JPH04767A - Ｍｏｓ型半導体素子 - Google Patents

Ｍｏｓ型半導体素子

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JPH04767A
JPH04767A JP2181159A JP18115990A JPH04767A JP H04767 A JPH04767 A JP H04767A JP 2181159 A JP2181159 A JP 2181159A JP 18115990 A JP18115990 A JP 18115990A JP H04767 A JPH04767 A JP H04767A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基体の一面側に複数のＭＯＳ構造が形
成され、そのチャネル電流により基体の両面に設けられ
た主電極間に流れる電流を制御するＭＯＳ型半導体素子
に関する。
〔従来の技術〕
上述のようなＭＯＳ型半導体素子としては電力用縦型Ｍ
ＯＳＦＥＴあるいは絶縁ゲート型バイポーラトランジス
タ　（ＩＧＥＴ）がある、第７図は電力用縦型ＭＯＳＦ
ＥＴの構造を示し、ドレイン接触層となるｎ゛層２上に
高抵抗のｎ−ドレイン領域１が積層されている。ドレイ
ン領域１の表面部には複数のｐ−チャネル拡散領域３が
形成され、その中央には低抵抗のｐ゛ウェル拡散領域４
が設けられている。各チャネル拡散領域３の表面部には
一対のｎ９ソース領域５が間隔を明けて形成されている
。チャネル拡散領域３のドレイン領域１とソース領域５
にはさまれた表面層３１にｎチャネルを形成するために
、ゲート酸化膜６１を介して、例えば多結晶シリコンか
らなるゲート電極７が備えられている。ゲート電極７と
、例えばＰｓＧからなる絶縁膜６２を介して個々のセル
のｐ°ウェル拡散領域４およびソース領域５に接触する
ソース電極８が設けられ、またドレイン接触層２にはド
レイン電極９が接触している。ＩＧＢＴでは、さらにｎ
゛層２代わりに、あるいはその下にｐ層が形成された構
造を有する。
（発明が解決しようとする３１題） このようなＭＯＳ型半導体素子においては、ｎ゛ソース
領域５．ｐ−チャネル拡散領域３およびｎ−ドレイン領
域１からなる寄生ｐｎｐバイポーラトランジスタが含ま
れており、ｐ−ｆｉｌ域３とｎ−領域１との間のｐｎ接
合に過渡時に加わる逆電圧によってアバランシェ電流が
ｐ−領域３に流れ込んだ際、上記の寄生バイポーラトラ
ンジスタが動作することにより破壊に至る問題があった
。
このような破壊を防ぐために、ｐ゛ウェル拡散領域４の
拡散を深くして、この領域とｎ−ドレイン領域１の間に
形成されるダイオード部でアバランシェが発生しやすく
し、このダイオード部分に流れるアバランシェ電流をふ
やすことにより、上記の寄生バイポーラトランジスタの
ベース領域となるｐ−チャネル拡散領域３に流れるアバ
ランシェ電流を減らす方法、あるいはｐ−チャネル拡散
領域３の抵抗を下げる方法により、寄生バイポーラトラ
ンジスタを動作しにくくすることが行われていた。しか
し、ｐ９ウェル拡散領域４の拡散を深くしてアバランシ
ェ耐量を向上させると、耐圧が低下する、オン抵抗が高
くなるなどの問題があリ、また何れの方法においてもプ
ロセス状態の影響を受けやすく、耐量についても限界が
あった。
この問題は、Ｉ　ＧＢＴでもまた導電型を逆にしたｐチ
ャネルＭＯＳ型半導体素子でも同じであった。
本発明の目的は、上述の問題を解決して各ＭＯ８構造セ
ルに含まれる寄生バイポーラトランジスタの動作するの
を防いでアバランシェ耐量を向上させたＭＯＳ型半導体
素子の製造方法を提供することにある。
〔課題を解決するための手段〕
上記の問題を解決するために、本発明の第一は、第一導
電形の半導体層の表面部に選択的に複数の第二導電形の
第−領域が、その第一領域の表面部に選択的に第一導電
形の第二領域が、また第一領域の中央部に第一領域より
高不純物濃度の第二導電形の第三領域がそれぞれ形成さ
れ、第一領域の前記第一導電形の半導体層と第二領域と
にはさまれた表面層上に絶縁膜を介してゲート電極が設
けられ、第二領域と第三領域に共通に主電極の一つが接
触するＭＯＳ型半導体素子において、前記半導体層に第
三領域より深い高不純物濃度の第二導電形の第四領域が
形成され、その第四領域が前記主電極に接続されたもの
とする。本発明の第二は、前記のようなＭＯＳ型半導体
素子において、前記半導体層にその半導体層との界面の
最深部の曲率が第三領域よりも大きい高不純物濃度の第
二導電形の第四領域が形成され、その第四領域が前記主
電極に接続されたものとする６本発明の第三は、前記の
ようなＭＯＳ型半導体素子において、第一領域の相互間
の間隔より広い間隔を第一領域との間に介して高不純物
濃度の第二導電形の第四領域が形成され、その第四領域
が前記主電極に接続されたものとする０本発明の第四ば
、前記のようなＭＯＳ型半導体素子において、前記半導
体層に、その半導体層表面における面積が第一領域以上
で深さが第三領域以上の高不純物濃度の第二導電形の第
四領域が、またその第四領域の表面部に選択的に第一導
電形の第五領域が形成され、その第五領域が前記主電極
に接続されたものとする０本発明の第五は、前記のよう
なＭＯＳ型半導体素子において、前記半導体層に高不純
物濃度の第二導電形の第四領域が形成され、その第四領
域が前記ゲート電極と、第四領域側が第二導電形領域で
ゲート電極側が第−導電影領域であるダイオードを介し
て接続されてものとする。
〔作用〕
本発明の第一では、第三領域よりも深い第二導電形の第
四領域が形成され、土竜”極に接続されることにより、
過渡時に発生する電圧によるアバランシェ電流は、深い
第四領域に流れ込み、一般のセルの第二導電形の第一領
域、第三領域に流れ込みにくくなる。その結果、一般の
ＭＯＳ構造セルに存在する寄生バイポーラトランジスタ
は動作しにく（なる０本発明の第二では、第三領域より
も半導体層との界面の最深部の曲率が大きい第二導電形
の第四領域が形成され、主電極に接続されることにより
、第二導電形の第四領域と第一導電形の半導体層との間
の接合における電界が第二導電形の第三領域と半導体層
との間の接合における電界よりも強くなるため、この部
分で先にアバランシェを起こすようになり、アバランシ
ェ電流が流れ込み、一般のセルの第一領域、第三領域に
流れ込みに（くなる、その結果、一般のＭＯＳ構造セル
に存在する寄生バイポーラトランジスタは動作しにくく
なる０本発明の第三では、第一領域相互間よりも広い間
隔を第一領域との間に介して第二導電形の第四領域が形
成され、主電極の一つに接続されることにより主電極間
に過渡的に発生する電圧による空乏層は、この広い間隔
の間には広がりにくくなり、電界が強くなってアバラン
シェ電流が集中して流れるようになる。その結果、一般
のＭＯＳ構造セルに存在する寄生バイポーラトランジス
タは動作しにくくなる０本発明の第四では、第一領域よ
りも表面における面積が広く、第三領域よりも深い第二
導電形の第四領域とその表面部に選択的に形成される第
五領域により、一般のＭＯＳ構造セルに存在する寄生バ
イポーラトランジスタよりも容量の大きなバイポーラト
ランジスタを構成し、その第五領域を主電極に接続する
ことによって、アバランシェ電流をこの容量の大きなバ
イポーラトランジスタに集中させ、積極的にトランジス
タ動作をさせて大電流をここで流し、他の寄生バイポー
ラトランジスタの動作を防ぐ。本発明の第五では、半導
体基板内の第四領域と半導体層によって形成されるダイ
オードをさらに他のダイオードと共にゲート電極に接続
することにより、もう一つの主電極とゲートの間に双方
向のダイオードが接続される。これによって両生電極間
の電圧によるアバランシヱ時に発生するアバランシェ電
流は、半導体基板内に形成されたダイオードのアバラン
シェ電圧を越えて流れ、順方向の他のダイオードを経て
ゲートに電圧を印加する。これにより一般のＭＯＳ構造
セルにチャネルが形成され、両生電極間は導通状態にな
るので、発生したアバランシェ電流は導通した両生電極
間に流れて消費され、破壊に至らなくなる。
〔実施例〕
第１図は本発明の第一の実施例の低耐圧縦型ＭＯＳＦＥ
ＴのＭＯＳ構造部を示し、第２図と共通の部分には同一
の符号が付されている。このＭＯＳＦＥＴは、一般のセ
ルの低抵抗のｐ゛ウェル拡散領域４形成の際に、３０ｎ
以下に微細化された一般のセルの４倍以上の面積をもつ
ｐ゛拡散領域１０を形成したものである。この領域１０
は、ｐ−拡散領域３を有する一般のセルの外周あるいは
ソース電極８のバント部近傍などに配置することによっ
てシリコン基板の面積の無効部分を少なくする。
ｐ゛拡散領域１０は、面積が大きいため多量に注入され
た不純物を拡散源としているから、一般のセルのｐ゛拡
散領域４より深い、従って、過渡時に発生するアバラン
シェ電流はｎ−ドレイン領域１とｐ゛拡散領域１０によ
って形成されるダイオード部分に流れ、一般のセルのｐ
″領域４あるいはｐ領域３に流れ込みにくくなる。この
ため、ｎ゛ソース領域５．　　ｐ−チャネル拡散領域３
およびｎドレイン領域１からなる寄生トランジスタの動
作が抑制され、破壊に至ることがない。なお、ｐ゛領域
１０にはソース電極８が接触しており、流れ込んだアバ
ランシェ電流はソース電極８へ流れる。
第２図に示す本発明の第二の実施例の中、高耐圧縦型Ｍ
ＯＳＦＥＴでは、一般のセルのｐ゛ウェル拡散領域４形
成の際に、一般のセルの１７２以下の面積をもつｐ゛拡
散領域１１を形成したものである。このｐ″領域１１は
面積が小さいため、最深部の曲率はｐ″頭域４よりも大
きくなって電界も強くなり、このｐ″領域１１を通して
ソース電極８ヘアバランシエ電流が流れることになる。
第３図に示す本発明の第三の実施例の縦型ＭＯＳＦＥＴ
では、一般のセルのｐ゛ウェル拡散領域４形成の際、そ
れらの間隔ｗ１よりも広い間隔−２を介してｐ゛拡散碩
域１２を形成したものである。１１ｇは−、の１．５倍
以上にする。こうすることにより、ドレイン領域１とｐ
’ｆｉｌ域１２より形成されるｐｎ接合からの空乏層は
伸びにくくなり、アバランシェ電流がこのダイオード部
に流れるようになる。
その結果、上記の実施例と同様耐量が向上する。
第４図に示す本発明の第四の実施例の縦型ＭＯＳＦＥＴ
では、一般のセルのｐ゛ウェル拡散領域４形成の際、そ
の拡散面積の３倍以上の拡散面積をもつｐ゛拡散領域１
３を形成し、さらにその中にｎ゛ソース領域５形成の際
に同様にゲート電極のための多結晶シリコン層をマスク
としてｎ″領域１４を形成し、このｎ″領域１４にソー
ス電極８を接触させたものである。ｎ−ドレイン領域１
．ｐ゛拡散領域１３およびｎ゛拡散領域１４よりなるｎ
ｐｎバイポーラトランジスタは、ｎ−ドレイン領域１ｐ
゛チヤネル拡散領域３およびｐ°ウェル４ならびにｎ゛
ソース領域５からなる寄生ｎｐｎバイポーラトランジス
タよりも容量が大きいので、この容量の大きなバイポー
ラトランジスタにアバランシェ電流を流すと、ｐ″領域
１３へのアバランシェ電流の流入により伝導度変調が起
こるため、上記の各実施例のダイオードの場合よりも大
きいアバランシェ電流をｎ″領域１４に接触するソース
電極８へ流すことができ、耐量が一層向上する。
第５図に示す本発明の第四の実施例では、第１図に示し
たｐ″領域１０のほかに、さらに大きなｐ゛拡散領域１
５を形成している。一般のセルの上に設けられるゲート
電極７１はｎ形の多結晶シリコンから−なり、その延長
部にゲートバット部７２が設けられている、ゲートバッ
ト部７２とシリコン基板との間には厚いフィールド酸化
膜６３が存在するが、その上にゲートバット部のｎ形多
結晶シリコン層７２に隣接してｐ形多結晶シリコン層７
３が設けられている。この９層７３は０層７２ツエナと
ダイオードを形成しており、ｐ″領域１５とソース電極
８と同様にＭからなる電極８１により接続されている。
第６図はこのＭＯＳ型素子の等価回路で、ＦＥＴ５１は
ｎ−ドレイン領域１とｎ−ソース領域５の間に形成され
る一般のセルからなるＭＯＳ　Ｆ　ＥＴに、ダイオード
５２はｎ−９３域１とｐ″領域１０からなるダイオード
に、ツェナダイオード５３はｎ−領域１とｐ″碩域１５
からなるダイオードに、またツェナダイオード５４はｎ
形多結晶シリコン層７２とｐ形多結晶シリコン層７３か
らなるダイオードにそれぞれ対応している。そして端子
りはドレイン、端子Ｓはソース、端子Ｇはゲートに対応
している。このＭＯＳ型素子では、ダイオード５３のア
バランシェ電圧を越えない限り、通常はドレインからゲ
ート電極へは電流は流れず、素子を動作させる際ゲート
端子Ｇにかける正電圧は、多結晶シリコン層中に形成さ
れたダイオード５４のツェナ電圧を印加電圧より高くす
ることにより、ゲート電圧がそのまま印加されるように
なり動作に問題はない、そして、ダイオード５３の逆方
向にアバランシェ電圧がかかり、ダイオード５３をアバ
ランシェ電流の流れると、多結晶シリコン層内にアバラ
ンシェ電流によって電圧降下が発生し、ゲート電極に電
圧が印加され、素子が動作し、ソース・ドレイン間が導
通し、大量の電流が流れ、消費され、他のセル部での破
壊を防ぎ耐量を向上させる。この際、５３でのアバラン
シェを他のセルよりも早く起こさせ、他セル部での破壊
を防ぐ方法として、ｐ″領域１５の拡散面積を第５図に
示したとおり第１図のｐ″領域１０のように広くしたり
、第２図のｐ″領域１１のように狭くしたり、あるいは
ｐ−チャネル拡散領域３あるいはｐ４Ｍ域１０との間隔
を第３図のように広くしたりすることが有効である。な
お、ゲート端子Ｇに過電圧が加わってダイオード５４の
ツェナ電圧を越える場合は、ゲート端子Ｇとドレイン端
子りが短絡され、ゲート酸化膜６１が保護される。
以上の各実施例は、Ｉ　ＧＢＴでも同様に実施でき、ま
た導電形を逆にすればｐチャネルＭＯＳ型半導体素子で
も実施できることは明らかである。
〔発明の効果〕
本発明によれば、第一導電形の半導体層中に一般のＭＯ
Ｓ型セルのための第二導電形の拡散領域と別に第二導電
形の拡散領域を設けてダイオードを形成し、あるいはそ
の領域中にさらに第一導電形の領域を設けてバイポーラ
トランジスタを形成し、両生電極間電圧の上昇の際、ア
バランシェ電流が一般のセル部分よりもそのダイオード
あるいはトランジスタに集中するようにすることにより
、一般のセルの破壊が防止されるのでアバランシェ耐量
の向上したＭＯＳ型半導体素子を得ることができた。あ
るいは、上記のダイオードと順方向が逆のダイオードと
を一方の主電極と素子のゲート電極の間に直列接続し、
アバランシェを発生させる電圧によってゲート電極の下
にチャネルを生成させ、素子の両生電極間を導通状態に
することにより、耐量の向上したＭＯＳ型半導体素子を
得ることができた。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＯＳＦＥＴの要部断面図
、第２図、第３図、第４図、第５図はそれぞれ本発明の
異なる実施例のＭＯＳＦＥＴの要部断面図、第６図は第
５図のＭＯＳＦＥＴ等価回路図、第７図は従来の縦型Ｍ
ＯＳＦＥＴの要部断面図である。 １：ｎ−ドレイン領域、３：ｐ−チャネル拡散領域、４
：ｐ゛ウェル拡散領域、５：ｎ゛ソース領域６１：ゲー
ト酸化膜、７：ゲート電極、８：ソース電極、１０，１
１，１２，１３．１５　　：　ｐ　”拡散領域、１４：
ｎ”拡散領域、７２：ｎ形多結晶シリコン層、７３：ｐ
形多結晶シリコン層。 第１面 ！ １５ど拡訂積鳴 第５閃 第６図 ！ 第３図 第７図

Claims (1)

  1. 【特許請求の範囲】 １）第一導電形の半導体層の表面部に選択的に複数の第
    二導電形の第一領域が、その第一領域の表面部に選択的
    に第一導電形の第二領域が、また第一領域の中央部に第
    一領域より高不純物濃度の第二導電形の第三領域がそれ
    ぞれ形成され、第一領域の前記第一導電形の半導体層と
    第二領域とにはさまれた表面層上に絶縁膜を介してゲー
    ト電極が設けられ、第二領域と第三領域に共通に主電極
    の一つが接触するものにおいて、前記半導体層に第三領
    域より深い高不純物濃度の第二導電形の第四領域が形成
    され、その第四領域が前記主電極に接続されたことを特
    徴とするＭＯＳ型半導体素子。 ２）第一導電形の半導体層の表面部に選択的に複数の第
    二導電形の第一領域が、その第一領域の表面部に選択的
    に第一導電形の第二領域が、また第一領域の中央部に第
    一領域より高不純物濃度の第二導電形の第三領域がそれ
    ぞれ形成され、第一領域の前記第一導電形の半導体層と
    第二領域とにはさまれた表面層上に絶縁膜を介してゲー
    ト電極が設けられ、第二領域と第三領域に共通に主電極
    の一つが接触するものにおいて、前記半導体層にその半
    導体層との界面の最深部の曲率が第三領域よりも大きい
    高不純物濃度の第二導電形の第四領域が形成され、その
    第四領域が前記主電極に接続されたことを特徴とするＭ
    ＯＳ型半導体素子。 ３）第一導電形の半導体層の表面部に選択的に複数の第
    二導電形の第一領域が、その第一領域の表面部に選択的
    に第一導電形の第二領域が、また第一領域の中央部に第
    一領域より高不純物濃度の第二導電形の第三領域がそれ
    ぞれ形成され、第一領域の前記第一導電形の半導体層と
    第二領域とにはさまれた表面層上に絶縁膜を介してゲー
    ト電極が設けられ、第二領域と第三領域に共通に主電極
    の一つが接触するものにおいて、第一領域相互間の間隔
    より広い間隔を第一領域の間に介して高不純物濃度の第
    二導電形の第四領域が形成され、その第四領域が前記主
    電極に接続されたことを特徴とするＭＯＳ型半導体素子
    。 ４）第一導電形の半導体層の表面部に選択的に複数の第
    二導電形の第一領域が、その第一領域の表面部に選択的
    に第一導電形の第二領域が、また第一領域の中央部に第
    一領域より高不純物濃度の第二導電形の第三領域がそれ
    ぞれ形成され、第一領域の前記第一導電形の半導体層と
    第二領域とにはさまれた表面層上に絶縁膜を介してゲー
    ト電極が設けられ、第二領域と第三領域に共通に主電極
    の一つが接触するものにおいて、前記半導体層にその半
    導体層表面における面積が第一領域以上で深さが第三領
    域以上の高不純物濃度の第二導電形の第四領域が、また
    その第四領域の表面部に選択的に第一導電型の第五領域
    が形成され、その第五領域が前記主電極に接続されたこ
    とを特徴とするＭＯＳ型半導体素子。 ５）第一導電形の半導体層の表面部に選択的に複数の第
    二導電形の第一領域が、その第一領域の表面部に選択的
    に第一導電形の第二領域が、また第一領域の中央部に第
    一領域より高不純物濃度の第二導電形の第三領域がそれ
    ぞれ形成され、第一領域の前記第一導電形の半導体層と
    第二領域とにはさまれた表面層上に絶縁膜を介してゲー
    ト電極が設けられ、第二領域と第三領域に共通に主電極
    の一つが接触するものにおいて、前記半導体層に高不純
    物濃度の第二導電形の第四領域が形成され、その第四領
    域が前記ゲート電極と、第四領域側が第二導電形領域で
    ゲート電極側が第一導電型領域であるダイオードを介し
    て接続されたことを特徴とするＭＯＳ型半導体素子。
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