DE4110369C2 - MOS-Halbleiterbauelement - Google Patents
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Description
Die vorliegende Erfindung betrifft Halbleiterbauelemente des MOS-Typs, bei
welchen mehrere MOS-Strukturen auf einer Oberfläche eines Halbleitersub
strats ausgebildet werden, so daß der zwischen Hauptelektroden fließende
Strom durch den Kanalstrom jeweiliger MOS-Strukturen gesteuert wird.
Typisch für solche Halbleiterbauelemente des MOS-Typs sind der vertikale
Leistungs-MOS-FET und der Bipolar-Transistor mit isoliertem Gate (IGBT).
Fig. 7 zeigt den Aufbau eines konventionellen vertikalen Leistungs-MOS-
FET, bei welchem ein n--Drainbereich 1 mit hohem Widerstand über einer
n⁺-Drainkontaktschicht 2 ausgebildet ist. Mehrere p--Kanaldiffu
sionsbereiche 3 sind auf der Oberfläche des Drainbereiches 1 mit hohem
Widerstand ausgebildet, mit entsprechenden p⁺-Grabendiffusionsberei
chen 4 mit niedrigem Widerstand in dessen Mitte. Auf der Oberfläche der
jeweilige Kanaldiffusionsbereiche 3 ist ein Paar von n⁺-Sourceberei
chen 5 ausgebildet. Jedes Paar von n⁺-Sourcebereichen 5 ist durch eine
vorbestimmte Entfernung getrennt. Eine Gateelektrode 7 aus beispiels
weise kristallinem Polysilizium ist auf der Gateoxidschicht 61 ausgebil
det, so daß ein n-Kanal auf der Oberflächenschicht 31 des Drains des
Kanaldiffusionsbereiches 3 zwischen getrennten Sourcebereichen 5 ausge
bildet wird. Eine Sourceelektrode 8 wird in Kontakt mit dem p⁺-Graben
bereich 4 und den Sourcebereichen 5 über die Gateelektrode 7 und die
Isolierschicht 62 ausgebildet, die typischerweise aus PSG hergestellt
ist. Eine Drainelektrode 9 befindet sich in Berührung mit der Drain
kontaktschicht 2. Bei einem IGBT-Aufbau wird eine P-Schicht anstelle der
n⁺-Schicht 2 oder statt dieser ausgebildet.
Jedes dieser Halbleiterbauelemente des MOS-Typs weist einen parasitären
pnp-Bipolartransistor auf, der aus dem n⁺-Sourcebereich 5, dem
p--Kanalbereich 3, und einem n--Drainbereich 1 besteht. Wenn ein
Avalanche-Strom in einem pn-Übergang zwischen den p--Kanalbereich 3
und dem n--Drainbereich 1 in Folge einer Umkehrspannung fließt, die
während einer Übergangsperiode eingeprägt wird, so wird der voranstehend
erwähnte parasitäre Transistor aktiv und kann eine Beschädigung des MOS-
Halbleitergerätes hervorrufen.
Um einen derartigen Schaden zu vermeiden, werden unterschiedliche Ver
fahren eingesetzt, um zu verhindern, daß der parasitäre Bipolar-Tran
sistor aktiv wird. Diese Verfahren umfassen eine Erhöhung der Diffu
sionstiefe des p--Grabenbereiches 4, um zu helfen, daß eine Avalanche
(Lawinendurchbruch) über einem pn-Übergang auftritt, der zwischen dem
p⁺-Grabenbereich 4 und dem n--Drainbereich 1 ausgebildet ist. Im
Ergebnis wird der Avalanche-Strom durch diesen pn-Übergang vergrößert.
Allerdings wird der Avalanche-Strom durch den p--Kanalbereich 3 als
einem Basisbereich des parasitären Bipolar-Transistors entsprechend ver
ringert. Die Verbesserung der Avalanche-Widerstandsfähigkeit (Toleranz)
durch tiefe Diffusion des p--Grabenbereiches 4 unterliegt den Proble
men, daß die Aufrechterhaltungsspannung abnimmt und der Einschaltwider
stand zunimmt. Ein weiteres Verfahren der Verhinderung des parasitären
Bipolar-Transitors verringert den Widerstand des p--Kanalbereiches 3.
Allerdings ist jegliches Verfahren der Verhinderung des parasitären
Bipolar-Transistors abhängig von Beschränkungen in dem Verfahren, wel
ches zur Konstruktion des Halbleiterbauelementes eingesetzt wird. Dies trifft
auch zu für die Halbleiterbauelemente des IGBT-Typs und des p-Kanal-
MOS-Typs, bei welchen die Leitfähigkeitsarten gegenüber den
voranstehend beschriebenen Typen umgekehrt sind.
Ein MOS-Halbleiterbauelement mit den Merkmalen des Oberbegriffs des
Anspruchs 1 ist aus der DE 35 40 433 bekannt. In dieser Druck
schrift wird ein vertikaler MOS-FET mit Gateelektrode,
Sourceelektrode und Drainelektrode offenbart. Die Sourceelek
trode ist mit Sourcebereichen des gleichen Leitfähigkeitstyps
wie zwei Halbleiterschichten verbunden. Die beiden Sourceberei
che des MOS-FET sind in der Oberfläche eines jeden der Kanalbe
reiche gebildet. Ein solcher Kanalbereich weist einen nach au
ßen gewölbten Bereich und einen kanalbildenden Bereich zur Bil
dung eines Kanals auf. Ein solcher Grabenbereich kann im Kanal
bereich ausgebildet sein. Ein Diffusionsbereich des gleichen
Leitfähigkeitstyps wie der Kanalbereich ist in der Oberfläche
der Halbleiterschicht ausgebildet, wobei die Tiefe des Diffusi
onsbereichs größer als die Tiefe des Grabenbereichs ist.
Der Diffusionsbereich soll eine Diode zur Erhöhung der Stromka
pazität und zur Erhöhung der Durchbruchspannung bilden.
Im Hinblick auf den aus der DE 35 40 433 bekannten Stand der
Technik, liegt der Erfindung die Aufgabe zugrunde, ein MOS-
Halbleiterbauelement dahingehend zu verbessern, daß parasitäre Bipo
lar-Transistoren in den jeweiligen MOS-Strukturen an ihrer Ak
tivierung gehindert werden, das heißt, daß die parasitären Bi
polar-Transistoren nicht leitfähig werden und weiterhin das
MOS-Halbleiterbauelement eine erhöhte Lawinenwiderstandsfähigkeit
besitzt.
Diese Aufgabe wird bei einem MOS-Halbleiterbauelement mit den Merk
malen des Oberbegriffs des Anspruchs 1 dadurch gelöst, daß der
Grabenbereich eine Verunreinigungsdichte größer als die vorbe
stimmte Verunreinigungsdichte der Kanalbereiche aufweist und
der Diffusionsbereich eine Verunreinigungsdichte größer als die
Verunreinigungsdichte des Grabenbereichs aufweist.
Aus der DE 35 37 004 A1 ist ein vertikaler MOS-FET ähnlich wie
aus DE 35 40 433 bekannt. Allerdings werden Diffusionsbereiche
und Grabenbereiche gleichzeitig gebildet, wobei beide gleiche
Tiefe und gleiche Leitfähigkeitsprofile aufweisen. Eine Verun
reinigungsdichte des Grabenbereichs ist dabei größer als die
Verunreinigungsdichte des Kanalbereichs.
Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes sind
durch die Merkmale der Unteransprüche gegeben.
Es zeigen:
Fig. 1 eine Querschnittsansicht einer Ausführungs
form eines Halbleiters des MOS-Typs gemäß der
vorliegenden Erfindung;
Fig. 2-5 Querschnittsansichten verschiedener zusätzli
cher Ausführungsformen der vorliegenden Erfin
dung;
Fig. 6 eine äquivalente Schaltung für den MOS-FET
nach Fig. 5; und
Fig. 7 eine Querschnittsansicht eines bekannten ver
tikalen MOS-FET.
Fig. zeigt einen vertikalen MOS-FET mit einer niedrigen Aufrechterhal
tungs-Spannung gemäß der ersten Ausführungsform der vorliegenden Erfin
dung. Der MOS-FET weist einen p⁺-Diffusionsbereich 10 auf, der ausge
bildet wird, wenn der p⁺-Grabenbereich 4 mit niedrigerem Widerstand
gebildet wird.
Der p⁺-Diffusionsbereich 10 ist tiefer ausgebildet als der p⁺-Gra
benbereich 4, und ist mit den Hauptelektroden verbunden. Daher fließt
ein Avalanche-Strom (Lawinenstrom) in Folge einer Spannung während einer
transienten Periode eher in den tiefen p⁺-Diffusionsbereich 10 als in
den p⁺-Grabenbereich 4, wie bei dem konventionellen MOS-FET-Aufbau.
Das führt dazu, daß parasitäre oder verborgene Bipolar-Transistoren, die
bei dem konventionellen MOS-Aufbau vorhanden sind, nicht aktiv werden.
Fig. 2 zeigt eine weitere Ausführungsform der vorliegenden Erfindung.
Bei dieser Ausführungsform weist der p⁺-Diffusionsbereich 11 eine
Fläche auf, die kleiner ist als die Hälfte der Fläche des Diffusions
bereiches 10 des MOS-FET in Fig. 1. Da der p⁺-Diffusionsbereich 11
eine kleinere Fläche aufweist, ist die Krümmung des tiefsten Abschnittes
größer als die des p⁺-Grabenbereiches 4.
Der p⁺-Diffusionsbereich 11 ist mit den Hauptelektroden verbunden. Da
her ist das elektrische Feld an dem Übergang des p⁺-Diffusionsberei
ches 11 und der n--Halbleiterschicht 1 stärker als das elektrische
Feld an dem Übergang des p⁺-Grabenbereiches 4 und der n -Halbleiter
schicht 1. Daher besteht eine Neigung zum Auftreten einer Lawine so, daß
ein Avalanche-Strom eher in den p⁺-Diffusionsbereich 11 fließt als in
den p⁺-Grabenbereich 4. Dies führt dazu, daß in dem MOS-Aufbau vorhan
dene parasitäre oder verborgene Bipolar-Transistoren nicht aktiv werden.
Fig. 3 zeigt eine dritte Ausführungsform des vertikalen MOS-FET mit
niedriger Aufrechterhaltungs-Spannung, bei welcher ein p⁺-Diffusions
bereich 12 mit dem p⁺-Grabenbereich 4 ausgebildet wird. Der p⁺-Dif
fusionsbereich 12 ist mit den Hauptelektroden verbunden. Der Diffusions
bereich 12 ist von dem Grabenbereich 4 um eine Entfernung W2 getrennt,
die größer ist als eine Entfernung W1 zwischen benachbarten p⁺-Gra
benbereichen 4. Die Entfernung W2 ist typischerweise so ausgewählt, daß
sie mehr als das 1,5fache der Entfernung W1 beträgt. In dieser Anord
nung kann sich der Verarmungsbereich, der durch den pn-Übergang erzeugt
wird, der durch den Drainbereich 1 und den p⁺-Diffusionsbereich 12
gebildet wird, nicht ausdehnen, was den Avalanche-Strom zu einem Fluß in
diesen Diodenaufbau veranlaßt. Daher wird die Avalanche-Stromtoleranz
verbessert.
Fig. 4 zeigt eine vierte Ausführungsform eines vertikalen MOS-FET mit
niedriger Aufrechterhaltungs-Spannung, bei welcher ein p⁺-Diffusions
bereich 13, der eine Diffusionsfläche aufweist, die größer als das Drei
fache der Fläche des p⁺-Grabenbereiches 4 ist, mit dem p⁺-Graben
bereich 4 ausgebildet wird. Dann wird ein n⁺-Bereich 14 gebildet unter
Verwendung der Polysiliziumschicht für die Gateelektrode als Maske, wenn
der n⁺-Sourcebereich 5 ausgebildet wird. Schließlich wird die Source
elektrode 8 in Berührung mit dem n⁺-Bereich 14 gebracht. Der Bipolar-
Transistor, der gebildet ist aus dem n--Drainbereich 1, dem p⁺-Dif
fusionsbereich 13 und dem n⁺-Diffusionsbereich 14, weist eine hohe
Stromkapazität auf. Wenn der Avalanche-Strom durch diesen Transistor mit
hohem Stromvermögen fließt, so führt der in den p⁺-Bereich 13 fließende
Avalanche-Strom zu einer Leitungsmodulierung, die es gestattet,
daß ein größerer Avalanche-Strom in die Sourceelektrode in Berührung mit
dem n⁺-Bereich 14 fließt anstelle in die pn-Übergangsdiodenstrukturen
bei den voranstehenden jeweiligen Ausführungsformen, durch die Ava
lanche-Stromtoleranz weiter verbessert wird.
Fig. 5 zeigt eine fünfte Ausführungsform der Erfindung, bei welcher ein
zweiter p⁺-Diffusionsbereich 15 zusätzlich zu dem in Fig. 1 gezeigten
p⁺-Diffusionsbereich 10 ausgebildet wird. Eine Gateelektrode 71 wird
aus Polysilizium des n-Typs hergestellt und bildet eine Gateanschluß
fläche 72 durch ihre Verlängerung. Zwischen der Gateanschlußfläche 72
und dem Siliziumsubstrat befindet sich ein dickes Feldoxid 63, auf
welchem eine Polysiliziumschicht 73 des p-Typs benachbart dem Polysili
zium 72 des n-Typs ausgebildet wird. Diese Schicht des p-Typs bildet
eine Zenerdiode zusammen mit einer Schicht 72 des n-Typs, und ist mit
dem p⁺-Bereich 15 über eine Al-Elektrode 81 auf ähnliche Weise wie die
Sourceelektrode 8 verbunden.
Fig. 6 ist eine Äquivalenzschaltung des MOS-Geräts gemäß der fünften
Ausführungsform. Ein FET 51 entspricht einem MOS-FET, der aus einer kon
ventionellen Zelle zwischen dem n--Drainbereich 1 und dem n--Source
bereich 5 ausgebildet ist. Eine Diode 52 entspricht einer Diode, die aus
dem n--Bereich 1 und dem p⁺-Bereich 10 gebildet wird. Eine Zener
diode 53 entspricht einer Diode, die aus dem n--Bereich 1 und dem
p⁺-Bereich 15 gebildet ist, und eine Zenerdiode 54 entspricht einer
Diode, die aus dem n-Typ-Polysilizium 72 und dem p-Typ-Polysilizium 73
gebildet ist.
In Fig. 6 bezeichnet der Anschluß D den Drain, der Anschluß S die
Source, und der Anschluß G das Gate. In Geräten des MOS-Typs fließt kein
Strom vom Drain zum Gate, bis die Avalanche-Spannung der Diode 53 über
schritten wird. Die positive Spannung kann direkt dem Gateanschluß G
eingeprägt werden, da die Zenerspannung der Diode 54, die in dem Poly
silizium ausgebildet ist, so ausgewählt ist, daß sie höher ist als die
mögliche anzulegende Spannung. Wenn die Diode 53 in Sperrichtung vorge
spannt ist durch eine Avalanche-Spannung, die zu einem Avalanche-Strom
durch die Diode führt, dann führt der Avalanche-Strom zu einem Span
nungsabfall, der an die Gateelektrode angelegt wird, um das Gerät zum
Arbeiten zu veranlassen. Daher fließt ein hoher Strom vom Drain zur
Source, was die Leistung verteilt, wodurch Schäden der anderen Zellen
vermieden werden, um so die Avalanche-Widerstandsvermögens-Toleranz zu
verbessern.
Damit sich die Lawine an der Diode 53 schneller entwickelt als bei den
anderen, um so Schäden bei den anderen Zellen zu verhindern, fließt der
hauptsächliche Avalanche-Strom in die Diode oder in den Transistor an
statt in die konventionellen Zellen, wodurch eine Beschädigung der kon
ventionellen Zellen verhindert wird. Dies stellt ein Halbleitergerät des
MOS-Typs zur Verfügung, welches eine verbesserte Avalanche-Widerstands
fähigkeits-Toleranz aufweist. Eine Diode ist mit der voranstehend er
wähnten Diode in Wechselkopplung verbunden, und diese in Reihe geschal
teten Dioden sind zwischen eine der Hauptelektroden und das Gate des
Gerätes eingefügt. Ein Kanal wird unter der Gateelektrode durch eine
Spannung gebildet, die eine Lawine verursacht, um so eine Leitung zwi
schen den beiden Hauptelektroden des Geräts zu gestatten, wodurch ein
MOS-Halbleitergerät mit einer verbesserten Lawinenbeständigkeits-
Toleranz zur Verfügung gestellt wird.
Claims (6)
1. MOS-Halbleiterbauelement mit:
- a) einer Halbleiterschicht (1) eines ersten Leit fähigkeitstyps;
- b) mehreren Kanalbereichen (3) eines zweiten Leit fähigkeitstyps mit einer vorbestimmten Verun reinigungsdichte, die selektiv in der Ober fläche der Halbleiterschicht gebildet sind, um einen Kanal (31) zwischen benachbarten Kanalbe reichen des zweiten Leitfähigkeitstyps in der Halbleiterschicht bereitzustellen;
- c) Basisbereichen (5) des ersten Leitfähigkeits typs, die selektiv in einer Oberfläche eines jeden der Kanalbereiche (3) ausgebildet sind;
- d) einem Grabenbereich (4) des zweiten Leit fähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Bereich jedes der Kanalbereiche (3) ausgebildet ist;
- e) einer auf der Oberfläche der Halbleiter schicht ausgebildeten Isolierschicht (61);
- f) auf der Isolationsschicht (61) ausgebildeten Gateelektroden (7), welche den Kanal (31) in der Halbleiterschicht überlagern;
- g) einer Hauptelektrode (8), die in Kontakt mit wenigstens einem der Basisbereiche und dem Grabenbereich steht;
- h) einem in der Oberfläche der Halbleiterschicht ausgebildeten Diffusionsbereich (10, 11, 12, 13) des zweiten Leitfähigkeitstyps, welcher ohmisch mit der Hauptelektrode (8) verbunden ist,
dadurch gekennzeichnet,
daß
- i) der Grabenbereich (4) eine Verunreinigungs dichte größer als die vorbestimmte Verunrei nigungsdichte der Kanalbereiche (3) aufweist, und
- ii) der Diffusionsbereich (10) eine Verunreini gungsdichte größer als die Verunreinigungs dichte des Grabenbereichs (4) aufweist.
2. MOS-Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß weiterhin
- iii) der Diffusionsbereich (11) mit einer Krümmung an einem Übergang zwischen dem Diffusionsbe reich (11) und der Halbleiterschicht (1) größer als die Krümmung an einem Übergang zwischen dem Grabenbereich (4) und der Halb leiterschicht (1) ausgebildet ist.
3. MOS-Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß weiterhin
- iii) der Diffusionsbereich (12) in Querrichtung von den Kanalbereichen (3) in einem Abstand (W₂) an geordnet ist, der größer als ein seitlicher Ab stand (W₁) zwischen benachbarten Kanalbereichen (3) ist.
4. MOS-Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß
- iii) der Diffusionsbereich (13) eine Fläche größer als eine vorbestimmte Fläche der Kanalbereiche (3) aufweist, und
- iv) ein Bereich (14) des ersten Leitfähigkeitstyps auf einer Oberfläche des Diffusionsbereichs (13) ausgebildet ist, wobei der Bereich (14) zwischen Hauptelektrode (8) und Diffusionsbereich (13) angeordnet ist.
5. MOS-Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß
- iii) ein weiterer Diffusionsbereich (15) des zwei ten Leitfähigkeitstyps in der Oberfläche der Halbleiterschicht (1) und seitlich beabstan det zum Diffusionsbereich (10) ausgebildet ist;
- iv) ein erster Übergangsbereich (72) des ersten Leitfähigkeitstyps auf der Isolationsschicht (36) gebildet ist und sich von dem Diffusions bereich (10) zu dem weiteren Diffusionsbereich (15) erstreckt;
- v) ein zweiter Übergangsbereich (73) des zweiten Leitfähigkeitstyps auf der Isolationsschicht (63) benachbart zum ersten Übergangsbereich (72) des ersten Leitfähigkeitstyps gebildet ist und sich vom weiteren Diffusionsbereich (15) zum Diffusionsbereich (10) erstreckt, wodurch der weitere Diffusionsbereich (15) mit der Gate elektrode (71) über eine Diodenstruktur verbun den ist, die durch den ersten Übergangsbereich (72) und den zweiten Übergangsbereich (73) ge bildet ist.
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