KR101291838B1 - 전력용 반도체 장치 - Google Patents

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슈헤이 나카타
겐이치 오츠카
쇼유 와타나베
시로 히노
아키히코 후루카와
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미쓰비시덴키 가부시키가이샤
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Abstract

고속으로 스위칭하는 전력용 반도체 장치에 있어서, 스위칭 시에 변위 전류가 흐르는 것에 의해, 그 유로의 저항과 함께 고전압이 발생하여, 그 전압에 의해서, 게이트 절연막 같은 얇은 절연막이 절연 파괴하여, 반도체 장치가 파괴하는 경우가 있었다. 본 발명에 따른 반도체 장치에 있어서는, 전력용 반도체 장치의 외주부에 배치되는 p형의 웰 영역을 내측과 외측의 2개로 분리하여, 외측의 웰 영역 상에 그 웰 영역의 내주의 내측에까지 게이트 절연막보다 막 두께가 큰 필드 산화막을 설치하고 있기 때문에, 스위칭 시에 변위 전류가 흐르는 것에 의해 발생하는 전압에 의해서 게이트 절연막이 절연 파괴하는 것을 방지할 수 있다.

Description

전력용 반도체 장치{POWER SEMICONDUCTOR DEVICE}
본 발명은, 탄화규소 반도체 장치 등의 전력용 반도체 장치에 관한 깃이다.
특허 문헌 1에 기재된 전력용 종형 금속-산화막-반도체 전계 효과형 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET)와 다이오드로 구성되는 전력용 반도체 장치는, 특허 문헌 1의 도 1 및 도 2에 나타내어져 있는 바와 같이, MOSFET의 셀 영역의 주연부, 즉, 게이트 패드부와 인접된 영역에 다이오드가 적어도 일렬로 배치되어 있다. 이러한 다이오드의 각각은, MOSFET가 온 상태로부터 오프 상태로 스위칭할 때에, 특허 문헌 1의 도 2에 나타내어지는 P 웰 및 P 베이스로부터 드레인측의 n형 반도체층 내에 순방향 바이어스 시에 주입된 홀을 흡수한다. 이 때문에, 특허 문헌 1의 상기 구조는, MOSFET가 순방향 바이어스로부터 역방향 바이어스로 전환될 때에, 특허 문헌 1의 도 3에 나타내어지는 기생 트랜지스터가 온하는 것을 방지할 수 있다.
여기서, 특허 문헌 1의 상기 구조에 있어서는, 그 도 2에 나타내어져 있는 바와 같이, MOSFET의 P 웰인 P 베이스가, 백게이트를 거쳐서, 소스 전극에 전기적으로 접속되어 있다.
(선행 기술 문헌)
(특허 문헌)
특허 문헌 1 : 일본 특허 공개 제5-198816호 공보(도 1 내지 도 3)
본 발명이 해결해야 할 문제점을, 특허 문헌 1의 도 2에 근거하여 이하에 설명한다.
특허 문헌 1에 기재된 전력용 반도체 장치의 MOSFET를 온 상태로부터 오프 상태로 스위칭할 때에, MOSFET의 드레인 전압, 즉, 드레인 전극의 전압이 급격히 상승하며, 경우에 따라서는 수백V 정도까지 도달하는 경우가 있다. 이 드레인 전압의 상승에 의해, 오프 상태로 되면 P 웰과 N-드레인층의 사이에 생기는 공핍층 용량을 거쳐서, 드레인 전극측과 소스 전극측에 각각 변위 전류가 발생한다. 이 변위 전류는, P 웰 또는 P 웰과 마찬가지로 p형의 영역이 N- 드레인층 중에 설치되어 있는 개소이면, MOSFET의 P 웰에 뿐만 아니라 다이오드에도 발생한다.
이렇게 하여 발생한 변위 전류는, 드레인 전극측에 발생한 것은 그대로 드레인 전극에 흐르지만, 소스 전극측에 발생한 것은, P 웰 또는 P형의 영역을 경유하여 소스 전극까지 흐른다.
특허 문헌 1에 나타내어지는 것과 같은 전력용 반도체 장치의 경우, 그 종래 예의 설명에 기재되어 있는 바와 같이 소스 전극과 필드 플레이트와는 전기적으로 접속되어 있기 때문에, 예컨대 도 2(c)에 나타내어지는 단면에 있어서, 게이트 패드 하의 P 웰에 내부로 흘러들어 온 변위 전류는, 게이트 패드 하의 P 웰 내를 MOSFET 셀 방향으로부터 필드 플레이트에 접속되어 있는 콘택트 홀을 향해서 흐르고, 필드 플레이트를 거쳐서 소스 전극에 유입한다.
여기서, MOSFET 셀의 P 웰과 다이오드 셀의 P 웰의 면적에 대하여 게이트 패드 하의 P 웰의 면적은 매우 크기 때문에, 게이트 패드 하의 P 웰에 변위 전류가 흐르면, 면적이 큰 P 웰 자체 및 콘택트 홀에 어는 정도 큰 저항치의 저항이 있기 때문에, P 웰 내에 무시할 수 없는 값의 전압이 발생한다. 그 결과, P 웰이 필드 플레이트를 거쳐서 소스 전극(통상 접지 전위에 접속됨)과 전기적으로 접속되어 있는 개소(콘택트 홀)로부터 평면 방향의 거리가 큰 P 웰 내의 위치에서는 비교적 큰 전위가 발생하게 된다.
이 전위는, 변위 전류가 커질수록 커지고, 상기 드레인 전압 V의 시간 t에 대한 변동 dV/dt가 커질수록 커진다.
여기서, 재차, 탄화규소 MOSFET를 고속 구동, 즉, 고 dV/dt에서 구동하는 것에 관해서 설명한다.
종래의 Si(실리콘)을 이용한 유니폴라(unipolar) 소자인 Si-MOSFET에서는, 동작 속도로서는 20V/nsec 이상으로 비교적 고속으로 동작시키고 있지만, 1kV 전후로부터 그 이상의 높은 전압으로 동작시키면 도통 손실이 매우 커지기 때문에, 그 동작 전압은 수10 내지 수100V로 한정되어 있었다. 그 때문에, 1kV 전후로부터 그 이상의 고전압 영역에서는, 주로 Si-IGBT(Insulated Gate Bipolar Transistor)가 이용되어 왔다. 그런데, IGBT는 바이폴라 소자이기 때문에, 소수 캐리어의 영향으로, 유니폴라 소자 같은 고속 스위칭 특성을 얻는 것은 어려웠다. 즉, dV/dt를 증가시키더라도 스위칭 손실을 크게 저감할 수 없기 때문에, 고 dV/dt에서 구동할 필요는 없고, 기껏해야 수V/nsec 정도의 동작 속도로 사용되고 있었다.
이에 대하여, 탄화규소를 이용한 MOSFET에서는, 1kV 이상의 고전압 영역에서도 낮은 도통 손실을 얻을 수 있고, 또한, 유니폴라 소자이기 때문에 고속 동작이 가능하며, 고속 스위칭에 의해 스위칭 손실을 저감할 수 있기 때문에, 인버터 동작시의 손실을 더 한층 저감할 수 있다.
이러한 1kV 이상의 고전압 영역 동작에서, 예컨대, 10V/nsec 이상의 고속 스위칭이라고 하는 종래의 Si 소자에서는 없었던 동작 환경에서, 앞서 설명한 바와 같은 스위칭시의 변위 전류에 의해 P 웰에 발생하는 전압이, 보다 현저하게 된다.
또한, 이러한 MOSFET를 탄화규소를 이용하여 형성한 경우, 탄화규소의 밴드갭 내에 충분히 얕은 p형의 불순물 레벨을 갖는 원소가 존재하지 않기 때문에, 실온 근방에서 저항률이 낮은 p형 탄화규소가 얻어지지 않고, 또한, 이 p형 탄화규소와 금속과의 접촉 저항도 높아진다. 따라서, 탄화규소를 이용하여 MOSFET 전력용 반도체 장치를 구성한 경우, 특히 p형 탄화규소로 구성되는 P 웰 및 이것과 금속과의 접촉 저항의 값이 커져, 변위 전류에 의해 발생하는 전압도 커진다.
이러한 MOSFET를 구비한 전력용 반도체 장치에 있어서, MOSFET의 게이트 절연막이 P 웰과 게이트 전극 사이에 배치되어 있는 개소에서, MOSFET를 온 상태로부터 오프 상태로 스위칭한 직후에 게이트 전극의 전압이 0V 부근으로 되었을 때에, 전술한 바와 같이 P 웰에 높은 전압이 발생하고, 그 고전압에 의한 고전계에 의해서 게이트 절연막이 파괴되는 경우가 있었다. 높은 신뢰성의 전력용 반도체 장치를 얻기 위해서는, 게이트 절연막인 이산화규소막에 인가되는 전계를 3MV/cm 이하로 하는 것이 바람직하고, 그 때문에도, 변위 전류에 의해 P 웰에 발생하는 전압을 어느 일정한 값 이하로 할 필요가 있었다.
본 발명은, 이러한 문제를 해결하기 위해서 이루어진 것으로, 고속으로 스위칭하는 MOSFET를 구비한 전력용 반도체 장치에 있어서, 스위칭 시에 있어서의 게이트 전극과 소스 전극 사이의 절연 파괴의 발생을 억제할 수 있는, 신뢰성이 높은 전력용 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 전력용 반도체 장치는, 제 1 도전형의 반도체 기판과, 상기 반도체 기판의 제 1 주면측에 형성된 제 1 도전형의 드리프트층과, 상기 드리프트층의 표층(surface layer)의 일부에 형성된 복수의 유닛 셀로 이루어지는 셀 영역과, 상기 셀 영역을 둘러싸도록 상기 셀 영역과 이간하여 형성된 제 2 도전형의 제 2 웰 영역과, 상기 셀 영역 상에, 그리고, 상기 제 2 웰 영역 상의 적어도 상기 셀 영역측에 형성된 게이트 절연막과, 상기 제 2 웰 영역의 외측에 상기 제 2 웰 영역과 이간하여 형성된 제 2 도전형의 제 3 웰 영역과, 상기 제 3 웰 영역 상의 상기 제 3 웰 영역의 내주의 내측까지 형성되어, 상기 게이트 절연막보다 막 두께가 큰 필드 산화막과, 상기 필드 산화막 상에 및 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 셀 영역 상의 상기 게이트 절연막을 관통하여 형성된 소스 콘택트 홀과, 상기 제 2 웰 영역 상의 상기 게이트 절연막을 관통하여 형성된 제 1 웰 콘택트 홀과, 상기 제 3 웰 영역 상의 상기 필드 산화막을 관통하여 형성된 제 2 웰 콘택트 홀과, 상기 소스 콘택트 홀, 상기 제 1 웰 콘택트 홀 및 상기 제 2 웰 콘택트 홀을 거쳐서 상기 셀 영역과 상기 제 2 웰 영역과 상기 제 3 웰 영역을 전기적으로 접속하는 소스 패드와, 상기 제 1 주면과 반대의 제 2 주면측에 설치된 드레인 전극을 구비한 것이다.
본 발명의 전력용 반도체 장치에 의하면, 전력용 반도체 장치를 고속 구동한 경우에 있어서도, 게이트 절연막에 큰 강도의 전계가 인가되지 않고 게이트 절연막이 절연 파괴하는 것을 억제할 수 있어, 보다 신뢰성이 높은 전력용 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 2는 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치를 모식적으로 나타내는 평면도이다.
도 3은 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 4는 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치의 일부의 단면을 모식적으로 나타내는 단면도이다.
도 5는 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 6은 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 7은 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 8은 본 발명의 실시 형태 1에 있어서의 전력용 반도체 장치의 일부를 모식적으로 나타내는 평면도이다.
도 9는 본 발명의 실시 형태 2에 있어서의 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
도 10은 본 발명의 실시 형태 2에 있어서의 전력용 반도체 장치의 일부를 모식적으로 나타내는 단면도이다.
(실시 형태 1)
본 발명의 실시 형태 1에 있어서는, 전력용 반도체 장치의 일례로서 종형의 n형 채널 탄화규소 MOSFET를 주로 한 것을 이용하여 설명한다. 또한, 하기 각 실시 형태에서는, 제 1 도전형을 n형, 제 2 도전형을 p형으로 하여 설명하지만, 반도체의 도전형에 관해서는, 그 반대이더라도 상관없다.
도 1은, 본 발명의 실시 형태 1의 전력용 반도체 장치인 탄화규소 MOSFET를 주로 한 전력용 반도체 장치를 상면으로부터 모식적으로 본 평면도이다. 도 1에 있어서, 전력용 반도체 장치의 상면의 중앙부에는, 소스 패드(10)가 설치되어 있다. 소스 패드(10)의 상면으로부터 본 한쪽의 측에는, 게이트 패드(11)가 설치되어 있다. 또한, 게이트 패드(11)로부터 연신하여 소스 패드(10)를 둘러싸도록, 게이트 배선(12)이 설치되어 있다.
소스 패드(10)는, 소스 패드(10)의 하부에 복수 설치된 MOSFET의 유닛 셀의 소스 전극에 전기적으로 접속된 것이고, 게이트 패드(11) 및 게이트 배선(12)은, 유닛 셀의 게이트 전극에 전기적으로 접속되고, 외부의 제어 회로로부터 공급된 게이트 전압을 게이트 전극에 인가하는 것이다.
도 2는, 도 1에 나타낸 본 실시 형태에 있어서의 전력용 반도체 장치의 소스 패드(10), 게이트 패드(11) 등의 층보다 하부의 층을 상부로부터 투시한 평면도이다. 도 2에 있어서, 도 1에 나타낸 소스 패드(10) 하부의 주위에는, 소스 패드(10)의 하부 전면에 설치된 도시하지 않은 층간 절연막에 제 2 웰 콘택트 홀(63)이라고 부르는 구멍이 형성되어 있다. 제 2 웰 콘택트 홀(63) 각각의 하부의 탄화규소로 구성된 층에는, p형 탄화규소의 제 3 웰 영역(43, 44)이 형성되어 있다. 또한, 제 3 웰 영역(43, 44)의 외측에는 p형의 접합 종단 구조(Junction Termination Extension : JTE) 영역(40)이 설치되어 있다.
평면도의 관점에서 제 2 웰 콘택트 홀(63) 및 제 3 웰 영역(43, 44)으로 둘러싸인 내측에는, 제 2 웰 콘택트 홀(63) 및 제 3 웰 영역(43, 44)과 0.5μm 이상의 소정의 간격을 두고, 층간 절연막에 형성된 제 1 웰 콘택트 홀(62) 및 그 하부의 제 2 웰 영역(42)이 형성되어 있다. 제 2 웰 영역(42)은, p형 탄화규소로 구성되어 있다.
평면도의 관점에서 제 1 웰 콘택트 홀(62) 및 제 2 웰 영역(42)으로 둘러싸인 내측에는, 전술의 유닛 셀이 다수 설치된 셀 영역이 설치되어 있다. 셀 영역에는, 층간 절연막에 형성된 복수의 소스 콘택트 홀(61) 및 각각의 하부에 제 1 웰 영역(41)이 형성되어 있다. 셀 영역의 세부 사항에 대해서는, 단면도를 이용하여 이후에 별도로 설명한다.
또한, 제 3 웰 영역(43, 44)의 상부의 일부에는 도시하지 않는 게이트 전극이 형성되어 있고, 게이트 패드(11), 게이트 배선(12)과 게이트 전극을 전기적으로 접속하는 구멍인 게이트 콘택트 홀(64)이, 층간 절연막에 형성되어 있다.
도 3 및 도 4는, 각각, 도 2의 평면도의 A-A 부분의 단면, B-B 부분의 단면을 모식적으로 나타낸 본 실시 형태에 있어서의 전력용 반도체 장치의 단면 모식도이다.
도 3 및 도 4에 있어서, n형으로 저저항의 탄화규소로 구성되는 기판(20)의 표면 상에, n형의 탄화규소로 구성되는 드리프트층(21)이 형성되어 있다. 도 2에서 설명한 게이트 패드(11) 및 게이트 전극(12)이 설치되어 있는 영역의 드리프트층(21)의 표층부에는, p형의 탄화규소로 구성되는 제 3 웰 영역(44, 43)이 설치되어 있다.
제 3 웰 영역(43, 44)의 전력용 반도체 장치 전체의 관점으로부터 내측(도 3에 있어서는 제 3 웰 영역(44)의 양측, 도 4에 있어서는 제 3 웰 영역(43)의 우측)의 드리프트층(21)의 표층부에는, 제 3 웰 영역(43, 44)으로부터 소정의 간격을 두고, 탄화규소로 구성된 p형의 제 2 웰 영역(42)이 설치되어 있다. 또한, 그 전력용 반도체 장치 전체의 관점으로부터 내측(도 3에 있어서는 제 2 웰 영역(42)의 양측, 도 4에 있어서는 제 2 웰 영역(42)의 우측)의 드리프트층(21)의 표층부에는, 제 2 웰 영역(42)으로부터 적어도 소정의 간격을 두고, p형으로 탄화규소로 구성된 제 1 웰 영역(41)이 복수 설치되어 있다.
제 1 웰 영역(41)의 각각의 표층부에는, 각각의 제 1 웰 영역(41)의 외주로부터 소정의 간격만큼 내부에 들어간 위치에 n형의 소스 영역(80)이 형성되어 있다. 또한, 제 1 웰 영역(41)의 소스 영역(80)으로 둘러싸인 내부의 표층부에는, 제 1 웰 콘택트 영역(46)이 설치되어 있다. 또한, 제 2 웰 영역(42) 및 제 3 웰 영역(43, 44)의 표층부에는, 각각, 저저항 p형의 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)이 설치되어 있다.
도 4에 있어서, 제 3 웰 영역(43)의 전력용 반도체 장치 전체의 관점으로부터 또한 외측(도 4의 좌측)의 드리프트층(21)의 표층부에는, 도 2에서 설명한 바와 같이, p형의 JTE 영역(40)이 형성되어 있다. 또한, JTE 영역(40)의 외측(도 4의 좌측)에는, 소정의 간격을 두고, n형의 필드 스토퍼 영역(81)이 형성되어 있다.
제 1 내지 제 3 웰 영역(41 내지 44), 소스 영역(80), 제 1 내지 제 3 웰 콘택트 영역(46 내지 48), 필드 스토퍼 영역(81)이 형성된 드리프트층(21) 위에 접하여, 이산화규소로 구성되는 게이트 절연막(30) 또는 이산화규소로 구성되는 필드 산화막(31)이 형성되어 있다. 게이트 절연막(30)이 형성되어 있는 것은, 셀 영역인 제 1 웰 영역(41)의 상부와, 제 2 웰 영역(42)의 상부의 일부이며, 필드 산화막(31)이 형성되어 있는 것은, 전력용 반도체 장치 전체의 관점으로부터 그 외측(도 3의 내측, 도 4의 좌측)이다. 본 실시 형태의 전력용 반도체 장치에 있어서는, 게이트 절연막(30)과 필드 산화막(31)의 게이트 절연막 필드 산화막 경계(33)는, 제 2 웰 영역(42)의 상부에 형성되어 있다.
게이트 절연막(30) 및 필드 산화막(31)의 상부의 일부에는 게이트 절연막(30), 필드 산화막(31)에 접하여 게이트 전극(50)이 형성되어 있다. 게이트 전극(50)은, 제 1 웰 영역(41)의 외주 위의 게이트 절연막(30) 위에 설치되고, 게이트 절연막(30) 상의 부분으로부터 필드 산화막(31) 상의 부분까지 전기적으로 접속되어 있고, 필드 산화막(31) 상에서, 필드 산화막(31) 상에 형성된 층간 절연막(32)을 관통하여 형성된 게이트 콘택트 홀(64)에 의해서, 게이트 전극(11) 또는 게이트 배선(12)과 접속되어 있다.
제 1 웰 영역(41)의 소스 영역(80) 및 제 1 웰 콘택트 영역(46)의 상부에는 층간 절연막(32)을 포함하는 절연막을 관통하여 설치된 소스 콘택트 홀(61)이 설치되어 있다. 또한, 제 2 웰 영역(42)의 제 2 웰 콘택트 영역(47)의 상부에는 층간 절연막(32)을 포함하는 절연막을 관통하여 설치된 제 1 웰 콘택트 홀(62)이 설치되어 있다. 또한, 제 3 웰 영역(43, 44)의 제 3 웰 콘택트 영역(48)의 상부에는 층간 절연막(32)과 필드 산화막(31)을 관통하여 설치된 제 2 웰 콘택트 홀(63)이 더 설치되어 있다.
제 1 내지 제 3 웰 영역(41 내지 44)은, 이 소스 콘택트 홀(61), 제 1 내지 제 2 웰 콘택트 홀(62 내지 63)에 의해서, 오믹 전극(71)을 사이에 두고, 소스 패드(10)에 의해 서로 전기적으로 접속되어 있다.
또한, 기판(20)의 이면측에는, 이면 오믹 전극(72)을 거쳐서 드레인 전극(13)이 형성되어 있다.
여기서, 제 1 웰 콘택트 홀(62) 및 제 2 웰 콘택트 홀(63)에 의해서 소스 패드(10)에 접속된 p형의 제 2 웰 영역(42) 및 제 3 웰 영역(43)과, 기판(20)과 이면 오믹 전극(72)을 통해 드레인 전극(13)에 접속된 n형의 드리프트층(21)과의 사이에 다이오드가 형성되어 있다. 또한, 종형의 MOSFET에서는, n형의 소스 영역(80)과 n형의 드리프트층(21)의 사이의 p형의 제 1 웰 영역(41)에서 게이트 절연막(30)에 접한 영역(채널 영역)의 도통을 게이트 절연막(30) 상의 게이트 전극(50)의 전압에 의해 제어할 수 있다. 본 실시 형태의 전력용 반도체 장치에 있어서는, MOSFET의 소스와 드레인의 사이에 다이오드가 병렬로 접속되어 있다.
다음에, 도 5, 도 6를 이용하여, 본 실시 형태의 전력용 반도체 장치의 제조 방법을 설명한다. 도 5 및 도 6은, 본 실시 형태의 전력용 반도체 장치의 제조 공정을 설명하기 위한 전력용 반도체 장치의 일부를 모식적으로 나타낸 단면도이며, 도 5 및 도 6에 있어서, 각각, (a)는 도 2의 A-A 단면부, (b)는 도 2의 B-B 단면부의 단면도에 대응한다.
우선, n형으로 저저항의 탄화규소의 기판(20) 상의 표면(제 1 주면) 상에 화학 기상 퇴적(Chemical Vapor Deposition : CVD)법에 의해 1×1013 cm-3 내지 1×1018 cm-3의 n형의 불순물 농도, 4 내지 200μm의 두께의 탄화규소로 구성되는 드리프트층(21)을 에피택셜 성장시킨다. 탄화규소 반도체의 기판(20)은, 제 1 주면의 면 방향이 (0001)면에서 4H의 폴리타입을 갖고 c축 방향에 대하여 8°이하로 경사져 있는 것을 이용했지만, 다른 면 방향, 폴리타입, 경사 각도이더라도 되고, 또한, 경사져 있지 않더라도 된다.
계속해서, 도 5에 나타낸 바와 같이, 드리프트층(21) 표면의 소정의 위치에, 이온 주입에 의해, p형의 제 1 웰 영역(41), p형의 제 2 웰 영역(42), p형의 제 3 웰 영역(43, 44), p형의 JTE 영역(40), n형의 소스 영역(80), 필드 스토퍼 영역(81), 제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)을 형성한다. 이온 주입하는 p형 불순물로서는, Al(알루미늄) 또는 B(붕소)이 적합하며, 이온 주입하는 n형 불순물로서, N(질소) 또는 P(인)이 적합하다. 또한, 이온 주입 시의 반도체 기판(20)의 가열은 적극적으로 행하지 않더라도 되고, 200 내지 800℃에서 가열을 행하더라도 된다.
제 1 웰 영역(41), 제 2 웰 영역(42) 및 제 3 웰 영역(43, 44) 각각의 깊이는, 에피택셜 결정 성장층인 드리프트층(21)의 바닥면보다 깊게 되지 않도록 설정해야 하고, 예컨대, 0.3 내지 2μm 범위의 값으로 한다. 또한, 제 1 웰 영역(41), 제 2 웰 영역(42) 및 제 3 웰 영역(43, 44) 각각의 p형 불순물 농도는, 에피택셜 결정 성장층인 드리프트층(21)의 불순물 농도보다 높고, 또한, 1×1015 cm-3 내지 1×1019 cm-3의 범위 내로 설정된다.
소스 영역(80)의 깊이에 관해서는, 그 바닥면이 제 1 웰 영역(41)의 바닥면을 초과하지 않도록 설정하고, 그 n형 불순물 농도는, 제 1 웰 영역(41)의 p형 불순물 농도보다 높고, 또한, 1×1017 cm-3 내지 1×1021 cm-3의 범위 내로 설정된다. 필드 스토퍼 영역(81)에 관해서는, 소스 영역(80)과 마찬가지의 조건에서 형성하면 바람직하다.
단, 드리프트층(21)의 최표면 근방에 한해서는, 탄화규소 MOSFET의 채널 영역에서의 도전성을 높이기 위해서, 제 1 웰 영역(41), 제 2 웰 영역(42) 및 제 3 웰 영역(43, 44) 각각의 p형 불순물 농도가 드리프트층(21)의 n형 불순물 농도보다 낮게 되더라도 된다.
제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)에 관해서는, 오믹 전극(71)을 사이에 두고 각각, 제 1 웰 영역(41), 제 2 웰 영역(42) 및 제 3 웰 영역(43, 44)과 소스 패드(10)와의 양호한 전기적 접촉을 얻기 위해서 설치하는 것으로, 제 1 웰 영역(41), 제 2 웰 영역(42) 및 제 3 웰 영역(43, 44)의 p형 불순물 농도보다 고농도의 불순물 농도로 설정하는 것이 바람직하다. 또한, 이들 고농도의 불순물을 이온 주입할 때에는, 반도체 기판(20)을 150℃ 이상에서 가열하여 이온 주입하는 것이 바람직하다.
계속해서, 아르곤(Ar) 가스 또는 질소 가스 등의 불활성 가스 분위기 중, 또는, 진공 중에서, 1500 내지 2200℃의 온도 범위, 0.5 내지 60분 범위의 시간의 어닐링을 행하고, 이온 주입된 불순물을 전기적으로 활성화시킨다. 이 어닐링을 행할 때에, 반도체 기판(20) 및 이것에 형성된 막을 탄소막으로 덮은 상태에서 어닐링할 수도 있다. 탄소막으로 덮어 어닐링함으로써, 어닐링 시에 있어서의 장치 내의 잔류 수분이나 잔류 산소 등에 의해서 발생하는 탄화규소 표면의 거칠기(roughness)의 발생을 방지할 수 있다.
다음에, 상기한 바와 같이 이온 주입된 드리프트층(21)의 표면을 희생 산화하는 것에 의해 열산화막을 형성하며, 이 열산화막을 불산에 의해 제거함으로써 이온 주입된 드리프트층(21)의 표면 변질층을 제거하여 청정한 면을 노출시킨다. 계속해서, CVD법, 포토리소그래피 기술 등을 이용하여, 셀 영역을 중심으로 하는 활성 영역을 개구하여, 셀 영역 이외의 영역에 필드 산화막(31)이라고 부르는 막 두께가 0.5 내지 2μm 정도의 이산화규소막을 형성한다. 여기서, 제 3 웰 영역(43, 44) 상의 필드 산화막(31)의 제 2 웰 콘택트 홀(63)로 되는 위치의 필드 산화막(31)도 제거해 둔다. 이와 같이 해 놓음으로써 제 2 웰 콘택트 홀(63)의 형성을, 예컨대, 소스 콘택트 홀(61)의 형성과 동일한 조건에서 동시에 행할 수 있어, 공정 간략화가 가능해진다.
또한, 셀 영역을 중심으로 하는 활성 영역에는, 열산화법 또는 퇴적법을 이용하여, 필드 산화막(31)보다 두께가 작고, 예컨대, 두께가 필드 산화막(31)의 1/10 정도의 이산화규소막으로 구성되는 게이트 절연막(30)을 형성한다.
게이트 절연막(30)의 막 두께로서 30nm 이상 300nm 이하이면 되고, 보다 바람직하게는 50nm 이상 150nm 이하이면 된다. 또한, 이 막 두께치는, 어느 정도의 게이트 전압 및 게이트 전계에서 MOSFET를 구동(스위칭 동작)시키는 것에 의존하고, 바람직하게는 게이트 전계(게이트 절연막(30)에 인가되는 전계)로서 3MV/cm 이하의 크기이면 된다.
계속해서, 게이트 절연막(30) 및 필드 산화막(31) 위에, CVD법, 포토리소그래피 기술 등을 이용하여 소정의 개소에, 다결정 실리콘 재료의 게이트 전극(50)을 형성한다. 이 게이트 전극(50)에 사용되는 다결정 실리콘은, P나 B가 포함되고 저저항인 것이 바람직하다. P나 B는 다결정 실리콘의 성막 중에 도입할 수도 있고, 성막 후에 이온 주입법 등에 의해서 도입할 수도 있다. 또한, 게이트 전극(50)은, 다결정 실리콘과 금속과의 다층막, 또는, 다결정 실리콘과 금속 실리사이드의 다층막이더라도 된다.
또한, 게이트 전극(50)의 최외단면은, 필드 산화막(31) 상에 있도록 배치할 수도 있다. 이와 같이 함으로써, 건식 에칭 처리에 의한 단면의 오버 에칭에 의해서 단면에서 노출되는 게이트 절연막(30)의 품질 열화를 방지할 수 있다
다음에, 게이트 전극(50) 등의 위에, CVD법 등의 퇴적법에 의해 이산화규소막으로 구성되는 층간 절연막(32)을 형성한다. 계속해서, 포토리소그래피 기술, 건식 에칭 기술을 이용하여, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)로 되는 개소의 층간 절연막(32)을 제거한다.
다음에, 스퍼터법 등에 의한 Ni를 주성분으로 하는 금속막의 형성에 이어 600 내지 1100℃의 온도의 열처리를 행하여, Ni를 주성분으로 하는 금속막과 탄화규소층을 반응시켜, 탄화규소층과 금속막의 사이에 실리사이드를 형성한다. 계속해서, 반응하여 생긴 실리사이드 이외의 층간 절연막(32) 상에 잔류한 금속막을, 황산, 질산, 염산 중 어느 하나, 또는 이들과 과산화수소수와의 혼합액 등에 의한 습식 에칭에 의해 제거한다.
이와 같이 하여 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63) 내에 형성된 실리사이드는, 도 3, 도 4에 나타낸 바와 같이 오믹 전극(71a, 71b, 71c)으로 되고, 소스 영역(80) 등의 n형의 탄화규소 영역과, 제 1 웰 영역(41) 등의 p형의 탄화규소 영역의 양쪽에 대하여 오믹 접속한다.
또한, 포토리소그래피 기술, 건식 에칭 기술을 이용하여, 게이트 콘택트 홀(64)로 되는 개소의 층간 절연막(32)을 제거한다. 계속해서, 기판(20)의 이면(제 2 주면)에 Ni를 주성분으로 하는 금속을 형성, 열처리함으로써 기판(20)의 이면측에 이면 오믹 전극(72)을 형성한다.
그 후, 기판의 표면에 Al 등의 배선 금속을 스퍼터법 또는 증착법에 의해 형성하여, 포토리소그래피 기술에 의해 소정의 형상으로 가공함으로써, 소스 패드(10), 게이트 패드(11), 게이트 배선(12)을 형성한다. 또한, 기판 이면의 이면 오믹 전극(72)의 표면상에 금속막을 형성하는 것에 의해 드레인 전극(13)을 형성하여, 도 3, 도 4에 그 단면도를 나타낸 전력용 반도체 장치를 제조할 수 있다.
다음에, 본 실시 형태의 전력용 반도체 장치의 동작에 대하여 설명한다.
본 발명의 전력용 반도체 장치에 있어서는, 도 2에서 설명한 바와 같이, MOSFET를 구성하는 유닛 셀(도 2의 제 1 웰 영역(41)의 위치에 거의 일치)이 복수 병렬로 형성된 셀 영역의 주위에, pn 다이오드(도 2의 제 1 웰 영역(42), 제 3 웰 영역(43, 44)의 위치 등이 이것에 상당)가 설치되어 있다. 여기서는, MOSFET(본 실시 형태에서는 n형 MOSFET)의 소스와 게이트가 pn 다이오드의 제 2 도전형(본 실시 형태에서는 p형)의 전극과, 또한, MOSFET(본 실시 형태에서는 n형 MOSFET)의 드레인이 pn 다이오드의 제 1 도전형(본 실시 형태에서는 n형)의 전극과 일체로 되어 있다.
현재, MOSFET의 게이트(본 실시 형태에 있어서는 게이트 패드(11))에 인가하는 전압을, MOSFET가 온 상태로부터 오프 상태로 스위칭하도록 변화시켰을 때, MOSFET의 드레인(본 실시 형태에 있어서는 드레인 전극(13))의 전압이 급격히 상승하여, 대략 0V로부터 수백V로까지 변화한다. 그렇게 되면, p형의 제 1 웰 영역(41), 제 2 웰 영역(42), 제 3 웰 영역(43, 44), JTE 영역(40)과, n형의 드리프트층(21)과의 사이의 각각에 발생하는 기생 용량을 거쳐서, 변위 전류가 p형, n형의 양쪽의 영역으로 흐른다. p형의 영역에서는, p형의 제 1 웰 영역(41), 제 2 웰 영역(42) 등으로부터, 소스 패드(10)를 향해서 변위 전류가 흐른다.
이 변위 전류에 의해, 콘택트부의 접촉 저항치도 포함하는 변위 전류가 흐르는 영역의 저항치와 변위 전류의 값으로 결정되는 전압이 발생하지만, 제 1 웰 영역(41)의 면적은 크지 않기 때문에, 그 영역의 저항치도 크지 않고, 발생하는 전압도 어느 정도의 값으로 제한된다. 제 2 웰 영역(42)은, 면적은 비교적 크지만, 제 1 웰 콘택트 홀(62)이 대부분 설치되고 제 1 웰 콘택트 홀(62)로부터 거리가 떨어진 제 2 웰 영역(42)이 없기 때문에, 제 2 웰 영역(42), 제 2 웰 콘택트 영역(47), 제 1 웰 콘택트 홀(62)의 오믹 전극(71b)을 경유하여 소스 패드(10)까지 변위 전류가 흐르더라도, 큰 전압은 발생하지 않는다. 한편, 제 3 웰 영역(43, 44)과 이것에 이어지는 JTE 영역(40)을 합한 p형의 영역은 면적이 크고, 제 2 웰 콘택트 홀(63)로부터 거리가 떨어진 제 3 웰 영역이 존재하기 때문에, 제 3 웰 영역(43, 44), 제 3 웰 콘택트 영역(48), 제 2 웰 콘택트 홀(63)의 오믹 전극(71c)을 경유하여 소스 패드(10)에까지 변위 전류가 흘러, 그 전류 경로의 저항치가 비교적 커져, 제 2 웰 콘택트 홀(63) 근방에서 발생하는 전압도 큰 값으로 된다.
이 제 2 웰 콘택트 홀(63) 근방에서 발생하는 전압은, 상기 드레인 전압 V의 시간 t에 대한 변동 dV/dt이 커질수록 커진다.
이러한 큰 전위가 발생하는 개소 위에 게이트 절연막(30)을 거쳐서 게이트 전극(50)이 형성되어 있으면, MOSFET를 오프 상태로 하여 전압이 대략 0V로 되어 있는 게이트 전극(50)과 큰 전위가 발생하는 개소와의 사이의 게이트 절연막(30)이 절연 파괴하는 경우가 있다.
본 실시 형태의 전력용 반도체 장치에 있어서는, 제 3 웰 영역(43, 44) 및 JTE 영역(40)이 소스 패드(10)에 접속되는 제 2 웰 콘택트 홀(63) 근방의 절연막이 게이트 절연막(30)보다 막 두께가 큰 필드 산화막(31)으로 형성되고, 필드 산화막(31) 상에 게이트 전극(50)이 형성되어 있기 때문에, 고 dV/dt 조건에서 동작시켰다고 해도 발생하는 전계를 작게 할 수 있어, 필드 산화막(31)이 절연 파괴하는 일이 없이 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
본 발명의 효과를 검증하기 위해서, 수치 계산을 행했다. 본 발명의 구조를 채용하지 않는 경우, 즉, 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)이 분리되어 있지 않고, 제 3 웰 콘택트 영역(48)이 설치되어 있지 않은 전력용 반도체 장치에, 게이트 패드(11)에 오프 신호를 입력하고, dV/dt=2V/nsec 정도의 드레인 전압 변화를 생기게 하는 구동을 행한 바, 게이트 전극(50)에 의해서 덮여진 게이트 절연막 필드 산화막 경계(33) 근방의 게이트 절연막(30)에, 10MV/cm 이상의 전계가 과도적으로 발생하는 것으로 계산되었다. 한편, 본 발명의 본 실시 형태의 전력용 반도체 장치의 게이트 패드(11)에 오프 신호를 입력하여, dV/dt=60V/nsec 정도의 드레인 전압 변화를 생기게 하는 고속 구동을 한 경우에 있어서도, 게이트 전극(50)에 의해서 덮어진 게이트 절연막 필드 산화막 경계(33) 근방의 게이트 절연막(30)에 유기되는(induced) 전계는, 3MV/cm로 계산되었다.
또한, 본 실시 형태의 구조를 채용한 전력용 반도체 장치와 채용하고 있지 않은 전력용 반도체 장치를 실제로 제작하여, 양자의 구동 속도 응답성을 비교했다. 본 실시 형태의 구조를 채용하지 않고 있는 전력용 반도체 장치에서는, dV/dt=10V/nsec 정도의 전압 변동에 의해 절연 불량으로 보이는 소자 파괴가 발생했지만, 본 실시 형태의 구조를 채용한 전력용 반도체 장치에서는, dV/dt=60V/nsec 이상의 전압 변동에 의해서도 소자 파괴가 생기지 않았다.
이와 같이, MOSFET의 드레인 전압의 스위칭 속도가 10V/nsec 이상의 속도로 되도록 스위치 오프한 경우에 있어서도, 변위 전류에 의해서 발생하는 전압을 저감할 수 있어, 게이트 절연막(30)에 유기되는 전계의 크기를 3MV/cm 이하로 할 수 있다. 그리고, 면적이 큰 제 3 웰 영역(43, 44) 등의 p 웰 영역 상부의 절연막이 절연 파괴하는 것을 방지할 수 있다.
따라서, 본 발명의 본 실시 형태의 전력용 반도체 장치에 의하면, 고속으로 스위칭한 경우에도 게이트 절연막(30)의 절연 불량이 발생하지 않고, 높은 신뢰성의 반도체 장치를 얻을 수 있다.
또한, 본 실시 형태의 전력용 반도체 장치에 있어서는, 최외주의 웰의 웰 콘택트 홀인 제 2 웰 콘택트 홀(63)보다 외측에 게이트 배선(12)을 배치하고 있기 때문에, 게이트 배선(12)의 외측에 필드 플레이트를 형성할 필요가 없고, 전력용 반도체 장치의 크기를 축소할 수 있어, 전력용 반도체 장치의 비용을 저감할 수 있다.
또한, 본 실시 형태의 전력용 반도체 장치에 있어서는, 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)의 간격은, 0.5μm 이상의 소정의 간격으로 했지만, 이것에 한정하는 것이 아니라, 셀 영역의 제 1 웰 영역(41)끼리의 간격과 동일한 정도의 0.5 내지 5μm 정도이면 된다.
제 2 웰 영역(42)과 제 3 웰 영역(43, 44)의 간격을 너무 좁게 하면, 스위칭 시에 제 3 웰 영역(43, 44)에서 발생한 전류가 터널 현상에 의해서 제 2 웰 영역(42)에 도달하여, 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)을 이간시킨 효과가 없어지는 경우가 있다. 또한, 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)의 간격을 너무 넓게 하면, MOSFET 오프 시에 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)의 사이의 상방에 있는 필드 산화막(31)에 유기되는 전계가 증가하는 경우가 있고, 경우에 따라서는, 소자의 신뢰성을 저하시키는 경우가 있다. 필드 산화막(31)에 유기되는 전계치도 3MV/cm 정도 이하로 한 쪽이, 소자의 신뢰성을 확보하는 데에 있어서 바람직하기 때문에, 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)의 간격은, 셀 영역의 제 1 웰 영역(41)끼리의 간격 정도 이하, 예컨대, 5μm 이하이면 된다.
또한, 본 실시 형태의 전력용 반도체 장치에 있어서는, 오믹 전극(71)과 제 1 웰 영역(41), 제 2 웰 영역(42), 제 3 웰 영역(43, 44) 각각과의 사이의 접촉 저항을 낮추기 위해서 제 1 웰 콘택트 영역(46), 제 2 웰 콘택트 영역(47), 제 3 웰 콘택트 영역(48)을 설치한 것을 설명했지만, 이들 웰 콘택트 영역은 필수적인 것은 아니며, 없더라도 된다. 즉, 오믹 전극(71)을 형성하는 금속을 p형 탄화규소에 적합한 것으로 변경하는 등으로 하여 충분히 접촉 저항이 낮은 콘택트 저항이 얻어지면, 이들 웰 콘택트 영역(46 내지 48)을 형성할 필요는 없다. 또한, 필드 스토퍼 영역(81)에 관해서도, 마찬가지로 필수적인 것은 아니며, 없더라도 된다.
또한, 본 실시 형태의 전력용 반도체 장치의 제조 방법의 설명에 있어서, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 형성과 게이트 콘택트 홀(64)의 형성은 개별적으로 행한다고 했지만, 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 형성과 게이트 콘택트 홀(64)의 형성을 동시에 행하더라도 된다. 소스 콘택트 홀(61), 제 1 웰 콘택트 홀(62), 제 2 웰 콘택트 홀(63)의 형성과 게이트 콘택트 홀(64) 형성을 동시에 형성함으로써 공정을 삭감할 수 있고 제조 시의 비용 삭감이 가능하게 된다.
또한, 본 실시 형태의 전력용 반도체 장치의 제조 방법의 설명에 있어서, 표면측의 오믹 전극(71)의 형성의 열처리와, 이면측의 이면 오믹 전극(72)의 형성의 열처리는, 개별적으로 행한다고 했지만, 표면측과 이면측의 양쪽에 Ni를 주성분으로 하는 금속을 형성한 후에 열처리하고, 표면측의 오믹 전극(71)과 이면측의 이면 오믹 전극(72)을 동시에 형성할 수도 있다. 이와 같이 하는 것에 의해서도, 공정을 삭감할 수 있고 제조 시의 비용 삭감이 가능하게 된다.
또한, 전력용 반도체 장치에 있어서는, 온도 센서용의 전극 및 전류 센서용의 전극이 전력용 반도체 장치의 일부에 형성되는 경우가 있지만, 본 실시 형태에 있어서의 전력용 반도체 장치에 이들 전극이 형성되어 있더라도 된다. 온도 센서용의 전극, 전류 센서용의 전극의 유무가, 본 실시 형태의 전력용 반도체 장치의 효과에 아무런 영향을 미치게 하지 않는다.
또한, 게이트 패드(11)의 위치, 개수 및 소스 패드(10)의 형상 등도 다종 다양의 케이스가 있을 수 있지만, 이들도, 상기의 전류 센서용 전극 등의 유무와 마찬가지로, 본 실시 형태의 전력용 반도체 장치의 효과에 아무런 영향을 미치게 하지 않는다.
또한, 도시 및 설명은 하지 않지만, 전력용 반도체 장치의 상부 표면의 소스 패드(10), 게이트 패드(11), 게이트 배선(12)을, 외부의 제어 회로와 접속할 수 있는 개구를 남기고, 실리콘 질화막이나 폴리이미드 등의 보호막으로 덮더라도 된다.
또한, 본 실시 형태의 전력용 반도체 장치에 있어서는, 게이트 전극(50)의 재료로서 불순물 첨가 다결정 실리콘을 사용한 예를 설명했지만, 불순물 첨가 다결정 실리콘의 저항은 충분히 낮지 않기 때문에, 게이트 패드(11)와의 접속 위치로부터 떨어진 개소의 게이트 전극(50)의 전위는, 게이트 패드(11), 게이트 배선(12)의 전위와의 사이에 시간적인 어긋남이 생기는 경우가 있다. 이 시간적인 어긋남은, 게이트 전극(50)의 저항 등의 저항 성분 및 소스 패드(10) 등과의 사이에 생기는 기생 용량으로 정해질 시정수에 의해서 결정된다. 본 실시 형태에 있어서는, 게이트 배선(12) 하부의 게이트 전극(50)에 저저항의 게이트 배선(12)을 병렬로 설치하는 것에 의해, 상기와 같은 시간적 어긋남의 발생을 억제하고 있다.
또한, 본 실시 형태의 전력용 반도체 장치에 있어서는, 제 1 웰 영역(41), 제 2 웰 영역(42), 제 3 웰 영역(43, 44) 각각의 p형 불순물 농도 및 깊이가 동일하게 되도록 설명하여 도시했지만, 이들 영역의 불순물 농도 및 깊이는 동일할 필요는 없고, 각각 개별적인 값이더라도 된다.
또한, 도 7에 그 단면도를 나타낸 바와 같이, MOSFET의 채널로 되는 제 1 웰 영역(41) 이외의 제 2 웰 영역(42), 제 3 웰 영역(43, 44)의 도전성을 높이기 위해서, 그들의 표층부에 추가의 이온 주입에 의해 p형 불순물 농도를 높게 할 수도 있다. 또한, 이 추가의 이온 주입과 JTE 영역(40)의 이온 주입을 동시에 행하더라도 된다. 도 7에 있어서, (a)는 게이트 패드를 횡단하는 단면, (b)는 종단부의 단면이다.
또한, 셀 영역 내의 유닛 셀의 배치 방법은, 정방형의 유닛 셀이 격자 형상으로 배열된 도 2에 나타낸 것일 필요는 없고, 예컨대, 도 8에 그 전력용 반도체 장치의 일부의 상면 투시도를 나타낸 바와 같이, 인접하는 열의 유닛 셀이 번갈아서 배치되더라도 된다. 도 8은, 전력용 반도체 장치의 일부인 게이트 패드(11)와 게이트 배선(12)의 접속부 부근을 상면으로부터 투시한 평면도이다. 또한, 변위 전류가 집중하기 쉬운 제 3 웰 영역이 위의 관점으로부터 오목 형상의 코너부에, 도 8에 나타낸 바와 같이, 제 2 웰 콘택트 홀(63)을 대부분 배치할 수도 있다. 도 8에서는, 제 2 웰 콘택트 홀(63)을 하나로 배치하고 있지만, 2중, 3중으로 배치할 수도 있다. 이와 같이 배치함으로써, 제 2 웰 콘택트 홀(63)의 콘택트 저항에 의해서 증가하는 변위 전류에 따라서 발생하는 전위를 저하시킬 수 있다.
(실시 형태 2)
도 9 및 도 10은, 본 발명의 실시 형태 2의 전력용 반도체 장치의 단면 모식도로, 상면으로부터 본 도면은 실시 형태 1의 도 1 및 도 2에 나타낸 것과 마찬가지이다. 도 9는, 도 2의 A-A 단면의 단면도이며, 도 10은, 도 2의 B-B 단면의 단면도이다.
본 실시 형태의 전력용 반도체 장치에 있어서는, 도 9 및 도 10에 있는 바와 같이, 게이트 절연막(30)과 필드 산화막(31)의 경계(게이트 절연막 필드 산화막 경계(33))가, 제 2 웰 영역(42)과 제 3 웰 영역(43, 44)의 사이의 상부에 있는 것이 특징이며, 그 밖의 점에 관해서는 실시 형태 1과 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다.
본 실시 형태의 전력용 반도체 장치에 의해서도, 변위 전류에 의한 고전압이 발생할 가능성이 있는 제 3 웰 영역(43, 44)을 모두 게이트 절연막(30)보다 두꺼운 필드 산화막(31)으로 덮을 수 있어, 절연 파괴가 발생하기 어려워, 신뢰성이 높은 전력용 반도체 장치를 얻을 수 있다.
또한, 상기 실시 형태 1, 2에서는, 셀 영역에 형성하는 반도체 소자가 종형의 MOSFET인 경우를 개시하고 있지만, 예컨대, 도 3에 나타내는 탄화규소 반도체 기판(20)과 이면측의 이면 오믹 전극(72)의 사이에 제 2 도전형의 콜렉터층을 설치하는 것에 의해 IGBT의 셀 영역을 갖는 반도체 소자를 구성하더라도, 상술한 본 발명의 효과가 IGBT의 셀 영역을 갖는 반도체 소자에 대해서도 마찬가지로 얻을 수 있다. 따라서, 본 발명의 효력이 미치는 범위는, MOSFET 또는 IGBT 등의 MOS 구조를 갖는 스위칭 소자로서의 반도체 소자이다. 도한, 반도체 소자가 IGBT인 경우에는, MOSFET의 드레인(전극)이 콜렉터(전극)에 상당하고, MOSFET의 소스(전극)가 에미터(전극)에 상당한다.
또한, 본 발명에 있어서는, 실시 형태 1, 2에서 기재한 MOSFET 구조를 갖는 반도체 소자 자체를 협의의 의미로 「반도체 장치」라고 정의하는 것 이외에, 예컨대, 이 MOSFET 구조를 갖는 반도체 소자와, 이 반도체 소자에 대하여 역병렬로 접속되는 프리휠(freewheel) 다이오드와, 이 반도체 소자의 게이트 전압을 생성, 인가하는 제어 회로 등과 함께 리드 프레임에 탑재하여 봉지된 인버터 모듈과 같은, 반도체 소자를 포함한 파워 모듈 자체도, 광의의 의미로 「반도체 장치」라고 정의한다.
10 : 소스 패드 11 : 게이트 패드
12 : 게이트 배선 13 : 드레인 전극
20 : 기판 21 : 드리프트층
30 : 게이트 절연막 31 : 필드 산화막
32 : 층간 절연막
33 : 게이트 절연막 필드 산화막 경계
40 : JTE 영역 41 : 제 1 웰 영역
42 : 제 2 웰 영역 43, 44 : 제 3 웰 영역
46, 47, 48 : 웰 콘택트 영역
50 : 게이트 전극 61 : 소스 콘택트 홀
62 : 제 1 웰 콘택트 홀 63 : 제 2 웰 콘택트 홀
64 : 게이트 콘택트 홀 71 : 오믹 전극
72 : 이면 오믹 전극 80 : 소스 영역

Claims (13)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 제 1 주면측에 형성된 제 1 도전형의 드리프트층과,
    상기 드리프트층의 표층(surface layer)의 일부에 형성된 복수의 유닛 셀로 이루어지는 셀 영역과,
    상기 셀 영역을 둘러싸도록 상기 셀 영역과 이간하여 형성된 제 2 도전형의 제 2 웰 영역과,
    상기 셀 영역 상에, 그리고, 상기 제 2 웰 영역 상의 적어도 상기 셀 영역측에 형성된 게이트 절연막과,
    상기 제 2 웰 영역의 외측에 상기 제 2 웰 영역과 이간하여 형성되어 상기 제 2 웰 영역보다 큰 면적의 제 2 도전형의 제 3 웰 영역과,
    상기 제 3 웰 영역 상의 상기 제 3 웰 영역의 내주의 내측까지 형성되어, 상기 게이트 절연막보다 막 두께가 큰 필드 산화막과,
    상기 필드 산화막 상에 및 상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 셀 영역 상의 상기 게이트 절연막을 관통하여 형성된 소스 콘택트 홀과,
    상기 제 2 웰 영역 상의 상기 게이트 절연막을 관통하여 형성된 제 1 웰 콘택트 홀과,
    상기 제 3 웰 영역 상의 상기 필드 산화막을 관통하여 형성된 제 2 웰 콘택트 홀과,
    상기 소스 콘택트 홀, 상기 제 1 웰 콘택트 홀 및 상기 제 2 웰 콘택트 홀을 거쳐서 상기 셀 영역과 상기 제 2 웰 영역과 상기 제 3 웰 영역을 전기적으로 접속하는 소스 패드와,
    상기 제 1 주면과 반대의 제 2 주면측에 설치된 드레인 전극을 구비한
    것을 특징으로 하는 전력용 반도체 장치.
  2. 제 1 항에 있어서,
    제 2 웰 영역과 제 3 웰 영역의 간격은 0.5μm 이상 5μm 이하인 것을 특징으로 하는 전력용 반도체 장치.
  3. 제 1 항에 있어서,
    반도체 기판은 탄화규소 반도체 기판이며, 드리프트층은 탄화규소 재료로 구성되어 있는 것을 특징으로 하는 전력용 반도체 장치.
  4. 제 1 항에 있어서,
    게이트 절연막과 필드 산화막의 경계는 제 2 웰 영역의 상부에 있는 것을 특징으로 하는 전력용 반도체 장치.
  5. 제 1 항에 있어서,
    게이트 절연막과 필드 산화막의 경계는 제 2 웰 영역과 제 3 웰 영역의 사이의 상부에 있는 것을 특징으로 하는 전력용 반도체 장치.
  6. 제 1 항에 있어서,
    상기 유닛 셀은 제 2 도전형의 제 1 웰 영역과, 상기 제 1 웰 영역의 표층의 일부에 형성된 제 1 도전형의 소스 영역을 포함하며,
    상기 제 1 웰 영역은 제 2 웰 영역과 제 3 웰 영역보다 불순물 농도가 낮게 형성되어 있는 것을 특징으로 하는 전력용 반도체 장치.
  7. 제 1 항에 있어서,
    드레인 전극의 전압의 스위칭 속도가 10V/nsec 이상의 속도로 스위치 오프할 때에, 제 2 웰 영역과 게이트 전극의 사이에 배치된 게이트 절연막에 유기되는(induced) 전계가 3MV/cm 이하인 것을 특징으로 하는 전력용 반도체 장치.
  8. 제 1 항에 있어서,
    제 2 웰 콘택트 홀의 외측에 게이트 배선을 설치한 것을 특징으로 하는 전력용 반도체 장치.
  9. 제 1 항에 있어서,
    제 2 웰 콘택트 홀은 제 3 웰 영역 상의 다른 영역보다도 상기 제 3 웰 영역 상의 코너부 부근에 많이 존재하는 것을 특징으로 하는 전력용 반도체 장치.
  10. 제 1 항에 있어서,
    온도 센서용의 전극 및 전류 센서용의 전극 중 어느 한 전극 또는 양 전극을 구비하는 것을 특징으로 하는 전력용 반도체 장치.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 기재된 전력용 반도체 장치와, 상기 전력용 반도체 장치의 동작을 제어하는 제어 회로를 탑재한 리드 프레임을 구비하는 것을 특징으로 하는 전력 모듈.
  12. 제 1 도전형의 반도체 기판의 제 1 주면측에 제 1 도전형의 드리프트층을 형성하는 공정과,
    상기 드리프트층의 표층의 일부에, 복수의 제 2 도전형의 제 1 웰 영역을 형성하는 공정과,
    상기 제 1 웰 영역의 각각의 표층의 일부에 제 1 도전형의 소스 영역을 형성하는 공정과,
    복수의 상기 제 1 웰 영역을 둘러싸도록 상기 제 1 웰 영역과 이간하여 제 2 도전형의 제 2 웰 영역을 형성하는 공정과,
    상기 제 2 웰 영역의 외측에 상기 제 2 웰 영역과 이간하여 상기 제 2 웰 영역보다 큰 면적의 제 2 도전형의 제 3 웰 영역을 형성하는 공정과,
    상기 제 3 웰 영역 상의 상기 제 3 웰 영역의 내주의 내측까지 필드 산화막을 형성하는 공정과,
    복수의 상기 제 1 웰 영역과 상기 소스 영역 상에, 그리고 상기 제 2 웰 영역 상에 상기 필드 산화막보다 막 두께가 작은 게이트 절연막을 형성하는 공정과,
    상기 필드 산화막 상에, 그리고 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,
    상기 제 1 웰 영역 상의 상기 게이트 절연막을 관통하는 소스 콘택트 홀을 형성하는 공정과,
    상기 제 2 웰 영역 상의 상기 게이트 절연막을 관통하는 제 1 웰 콘택트 홀을 형성하는 공정과,
    상기 제 3 웰 영역 상의 상기 필드 산화막을 관통하는 제 2 웰 콘택트 홀을 형성하는 공정과,
    상기 소스 콘택트 홀, 상기 제 1 웰 콘택트 홀 및 상기 제 2 웰 콘택트 홀을 거쳐서, 상기 제 1 웰 영역과 상기 제 2 웰 영역과 상기 제 3 웰 영역을 전기적으로 접속하는 소스 패드를 형성하는 공정과,
    상기 제 1 주면과 반대의 제 2 주면측에 드레인 전극을 형성하는 공정을 구비하는
    것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 필드 산화막을 형성하는 공정은 상기 제 2 웰 콘택트 홀이 형성되는 개소의 상기 필드 산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
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