JP6994991B2 - 半導体装置、パワーモジュールおよび電力変換装置 - Google Patents

半導体装置、パワーモジュールおよび電力変換装置 Download PDF

Info

Publication number
JP6994991B2
JP6994991B2 JP2018049883A JP2018049883A JP6994991B2 JP 6994991 B2 JP6994991 B2 JP 6994991B2 JP 2018049883 A JP2018049883 A JP 2018049883A JP 2018049883 A JP2018049883 A JP 2018049883A JP 6994991 B2 JP6994991 B2 JP 6994991B2
Authority
JP
Japan
Prior art keywords
region
insulating film
film
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018049883A
Other languages
English (en)
Other versions
JP2019161181A (ja
Inventor
雅一 佐川
隆士 石垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Priority to JP2018049883A priority Critical patent/JP6994991B2/ja
Priority to EP18202936.3A priority patent/EP3540781A1/en
Priority to US16/189,608 priority patent/US10529813B2/en
Publication of JP2019161181A publication Critical patent/JP2019161181A/ja
Application granted granted Critical
Publication of JP6994991B2 publication Critical patent/JP6994991B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode

Description

本発明は、半導体装置、パワーモジュールおよび電力変換装置に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
半導体パワーデバイスには高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワーデバイスは理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣパワーデバイスは、Ｓｉパワーデバイスを超える性能が期待されている。
前述したように、ＳｉＣはＳｉと比較して、バンドギャップが大きく、破壊電界強度が大きいと言った特徴を有するが、ＳｉＣをＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの素子に適用した場合、素子を構成する絶縁膜にかかる電界が問題となる。
例えば、特許文献１には、ワイドバンドギャップ材料からなる半導体基板を用いた電力用半導体装置であって、第２ウエル領域上のセル領域側に形成されたゲート絶縁膜と、第２ウエル領域上のセル領域側とは反対側に形成されゲート絶縁膜より膜厚の大きなフィールド絶縁膜と、ゲート絶縁膜上とフィールド絶縁膜上とに形成されたゲート電極とを有する電力用半導体装置が開示されている。そして、この電力用半導体装置は、さらに、第２ウエル領域上のゲート絶縁膜とフィールド絶縁膜との境界よりセル領域側とは反対側に形成された第２ウエルコンタクトホールと、第２ウエルコンタクトホールを介してセル領域と第２ウエル領域とを電気的に接続するソースパッドと、を有している。
また、特許文献２には、第１導電型のドリフト層と、ドリフト層の第１ウエル領域を取り囲むように形成された第２導電型の第２ウエル領域と、第２ウエル領域上の第１ウエル領域側とは反対側に形成されたフィールド絶縁膜と、を有する電力用半導体装置が開示されている。そして、第２ウエル領域上の第１ウエル領域側に形成されたゲート絶縁膜を貫通して設けられたウエルコンタクトホールを介して第２ウエル領域とソース領域とを電気的に接続するソースパッドとが開示されている。そして、この特許文献２においては、ウエルコンタクトホールからゲート絶縁膜とフィールド絶縁膜との境界までの距離を所定の値以下にすることにより、ゲート絶縁膜のような薄い絶縁膜が絶縁破壊することを防止している。
特開２０１７－５２７８号公報 特許第５６９２２２７号公報
本発明者は、ＳｉＣを用いたＭＯＳＦＥＴについての研究・開発に従事している。その中で、ＭＯＳＦＥＴを構成する絶縁膜の中でも比較的膜厚の大きい絶縁膜（フィールド酸化膜）の劣化が問題となる事象に直面した。
そこで、上記問題点の原因を探求し、特性の良好な半導体装置の構成を見出すに至った。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、基板上に形成され、かつ、セル領域とゲートパッド領域とを有し、炭化ケイ素を含む第１導電型のドリフト層と、前記セル領域に形成された単位セルと、を有する。そして、（ａ１）前記ゲートパッド領域の前記ドリフト層に形成された前記第１導電型と逆導電型の第２導電型の第１ボディ領域と、（ａ２）前記第１ボディ領域上に形成された第１絶縁膜と、を有する。そして、さらに、（ａ３）前記第１絶縁膜上に形成された第１導電膜と、（ａ４）前記第１導電膜上に形成された第２絶縁膜と、（ａ５）前記第２絶縁膜上に形成されたゲートパッドと、を有する。そして、前記第１絶縁膜の膜厚は、０．７μｍ以上である。
本願において開示される一実施の形態に示される半導体装置は、基板上に形成され、かつ、セル領域とゲートパッド領域とを有し、炭化ケイ素を含む第１導電型のドリフト層と、前記セル領域に形成された単位セルと、を有する。そして、（ａ１）前記ゲートパッド領域の前記ドリフト層に形成された前記第１導電型と逆導電型の第２導電型の第１ボディ領域と、（ａ２）前記第１ボディ領域上に形成された第１絶縁膜と、を有する。そして、さらに、（ａ３）前記第１絶縁膜上に形成された第１導電膜と、（ａ４）前記第１導電膜上に形成された第２絶縁膜と、（ａ５）前記第２絶縁膜上に形成されたゲートパッドと、を有する。そして、前記第１絶縁膜の膜厚は、１．５μｍ以上であり、前記ゲートパッド領域の前記第１絶縁膜上において、前記第１導電膜が形成されていない領域を有する。
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。また、この半導体装置を用いたパワーモジュールや、電力変換装置の性能を向上させることができる。
実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 インバータ回路図である。 インバータを構成するＭＯＳＦＥＴのスイッチング時の電流・電圧波形の一例を示す図である。 ゲートパッドが配置される領域の分割状態を示す図である。 各微細領域の等価回路を示す図である。 抵抗および容量の関係式を示す図である。 各微細領域の等価回路の接続状態を示す図である。 シミュレーション結果を示すグラフである。 シミュレーション条件を示す図である。 フィールド絶縁膜の膜厚と電界強度の関係を示す図である。 ゲートパッド形成領域の下方にｐ＋型の半導体領域を設けた半導体装置の断面図である。 ゲート電極の残渣の様子を示す断面図である。 フィールド絶縁膜の膜厚と電界強度の関係を示す図である。 実施の形態２の電力変換装置（インバータ）の回路図である。 実施の形態３の電気自動車の構成を示す概略図である。 実施の形態３の昇圧コンバータの回路図である。 実施の形態４の鉄道車両のコンバータおよびインバータを含む回路図である。 実施の形態５の応用例１の半導体装置の構成を示す平面図である。 実施の形態５の応用例２の半導体装置の構成を示す平面図である。 実施の形態５の応用例３の半導体装置の構成を示す平面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、符号「－」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ－」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１～図５は、本実施の形態の半導体装置の構成を示す平面図または断面図である。図１～図３は、平面図であり、図４および図５は、断面図である。図４の断面図において、（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、平面図のＡ－Ａ断面部、Ｂ－Ｂ断面部、Ｃ－Ｃ断面部に対応する。また、図５の断面図において、（Ａ）、（Ｂ）は、それぞれ、図２（平面図）のＢ１－Ｂ１断面部、Ｂ２－Ｂ２断面部に対応する。
本実施の形態の半導体装置は、セル領域、ゲートパッド形成領域ＧＰＡ、周辺領域を有する。セル領域は、ここでは、複数のサブセル領域ＳＣＡよりなる。
セル領域（サブセル領域ＳＣＡ）には、図４（Ｃ）に示すＭＯＳＦＥＴやソース電極ＳＥなどが形成される。また、ゲートパッド形成領域ＧＰＡには、ゲートパッドＧＰが形成される（図４（Ｂ））。また、周辺領域には、ｐ型の半導体領域（ターミネーション領域）ＴＭやその外周のｎ＋型の半導体領域ＮＲなどが形成される（図４（Ａ））。
図１においては、ｎ＋型のＳｉＣ基板ＮＳ上のＳｉＣよりなるｎ－型の半導体層（エピタキシャル層）ＮＤの主表面に設けられた種々の半導体領域を示す。ｎ－型の半導体層ＮＤは、主としてドリフト層となる。即ち、図１においては、ｎ－型の半導体層ＮＤの上面を示しており、ｎ－型の半導体層ＮＤ上のゲート絶縁膜、ゲート電極、絶縁膜、ゲートパッド、ソース電極などの図示を省略している。
具体的には、図１においては、セル領域（サブセル領域ＳＣＡ）を囲む周辺領域が示されている。この周辺領域には、ｐ型の半導体領域（ターミネーション領域）ＴＭとｎ＋型の半導体領域ＮＲと、が示されている。また、図１においては、４つのサブセル領域ＳＣＡを囲むｐ＋型の半導体領域ＧＲａと、サブセル領域ＳＣＡ間のｐ＋型の半導体領域ＧＲｂと、が示されている。ｐ＋型の半導体領域ＧＲｂは、十字状である。また、図１においては、ｐ＋型の半導体領域ＧＲａ、ＧＲｂを内在するｐ型ボディ領域ＰＢと、ゲートパッド形成領域ＧＰＡに設けられたｐ型ボディ領域ＰＢが示されている。また、ＭＯＳＦＥＴを構成するソース領域ＳＲと、ソース領域に隣接するｐ＋型の半導体領域ＰＲと、ソース領域ＳＲと、ｐ＋型の半導体領域ＰＲを内在するｐ型ボディ領域ＰＢと、が示されている。
なお、図１には示していないが、領域ＧＰＡのｐ型ボディ領域ＰＢには、ソース電位を給電するためのｐ＋型の半導体領域ＰＲが設けられている。このように、領域ＧＰＡのｐ型ボディ領域ＰＢには、コンタクトホール（Ｃ１ＰＢ）内のプラグ（ウエルコンタクト）およびｐ＋型の半導体領域ＰＲを介してソース電位が給電される（図４（Ｂ）参照）。
図２においては、セル領域（サブセル領域ＳＣＡ）のゲート電極ＧＥと、ゲートパッド形成領域ＧＰＡの抵抗部ＧＥ（Ｒ）と、接続部ＧＥ（Ｃ）と、が示されている。抵抗部ＧＥ（Ｒ）と、接続部ＧＥ（Ｃ）とは、ゲート電極ＧＥと同じ導電膜よりなる。別の言い方をすれば、抵抗部ＧＥ（Ｒ）と、接続部ＧＥ（Ｃ）とは、ゲート電極ＧＥと同層である。
図３においては、セル領域（サブセル領域ＳＣＡ）のソース電極（ソースパッド）ＳＥと、ゲートパッド形成領域ＧＰＡのゲートパッドＧＰと、が示されている。また、図３においては、サブセル領域（ＳＣＡ）間のゲートフィンガーＧＦが示されている。ゲートフィンガーＧＦは、十字状である。
ここで、本実施の形態においては、図１に示すゲートパッド形成領域ＧＰＡに、絶縁膜（フィールド酸化膜）ＩＬ１が形成されている（図４、図５）。この絶縁膜（フィールド酸化膜）ＩＬ１の膜厚は、０．７μｍ以上であり、より好ましくは、１．５μｍ以上である。また、ＭＯＳＦＥＴの動作時において、この絶縁膜（フィールド酸化膜）ＩＬ１に加わる電界強度は、３ＭＶ／ｃｍ以下である。
このように、ゲートパッドＧＰの下方の絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を大きくすることにより、スイッチング時に発生するサージ電圧による絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。
特に、後述するように、ゲートパッドＧＰの下方に配置されるゲート電極ＧＥに開口部ＯＡを設ける場合には、開口部ＯＡ内にゲート電極の残差（欠陥）が生じる場合がある。このような場合においては、ゲート電極ＧＥの残差と過電圧の影響により、絶縁膜（フィールド酸化膜）ＩＬ１が破壊し易くなるが、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を大きくすることにより、その破壊を抑制することができる。
次いで、図１～図５を参照しながら、本実施の形態の半導体装置の構成を詳細に説明する。
セル領域（サブセル領域ＳＣＡ）には、複数の単位セル（ＭＯＳＦＥＴ）が形成されている。このＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴである。図４（Ｃ）に示すように、ＭＯＳＦＥＴは、ｎ＋型のソース領域ＳＲと、チャネル領域となるｐ型ボディ領域ＰＢと、チャネル領域上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥとを有する。なお、ｎ＋型のＳｉＣ基板ＮＳが、ドレイン領域として機能する。
別の言い方をすれば、単位セルは、サブセル領域のｎ－型の半導体層（エピタキシャル層）ＮＤに形成されたｐ型ボディ領域ＰＢと、このｐ型ボディ領域ＰＢ内に形成されたソース領域ＳＲと、このソース領域ＳＲとｎ－型の半導体層ＮＤの露出部との間のｐ型ボディ領域ＰＢ上に形成されたゲート絶縁膜ＧＩと、この上に形成されたゲート電極ＧＥと、を有する。
平面視においては、図１に示すように、ｐ型ボディ領域ＰＢに囲まれるようにｎ＋型のソース領域ＳＲが配置され、ｎ＋型のソース領域ＳＲの内側にｐ＋型の半導体領域ＰＲが配置されている。ｐ＋型の半導体領域ＰＲは、ソース領域ＳＲを引き出すためのコンタクト領域となる。また、ｐ型ボディ領域ＰＢとその下層のｎ－型の半導体層（ドリフト層）ＮＤとはダイオード（即ち、ボディダイオード）を構成する。
このように、半導体装置内にボディダイオードを内蔵させることで、別途ダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。
図１においては、平面形状が正方形状のｐ型ボディ領域ＰＢの内側に、平面形状が正方形状のソース領域ＳＲが配置され、さらに、平面形状が正方形状のソース領域ＳＲの内側に平面形状が正方形状のｐ＋型の半導体領域ＰＲが配置されている。このような構成のユニット領域がアレイ状に配置され、例えば、ユニット領域間（隣り合うｐ＋型の半導体領域ＰＲ間）上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが配置されている（図４（Ｃ）参照）。ゲート電極ＧＥは絶縁膜（層間絶縁膜）ＩＬ２で覆われ、ｐ＋型の半導体領域ＰＲは、コンタクトホールＣ１Ｓ内のプラグを介してソース電極ＳＥと接続されている。また、ゲート電極ＧＥは、コンタクトホールＣ１ＧＥ内のプラグを介してゲートフィンガーＧＦと接続されている（図３参照）。
また、図２に示すように、ゲート電極ＧＥは、ゲートパッド形成領域ＧＰＡに設けられた抵抗部ＧＥ（Ｒ）を介してゲートパッドＧＰと接続される。別の言い方をすれば、ゲート電極ＧＥを構成する導電膜は、ゲートパッド形成領域ＧＰＡに開口部ＯＡを有し、この開口部ＯＡ内には、ゲート電極ＧＥと同層の抵抗部ＧＥ（Ｒ）と、接続部ＧＥ（Ｃ）とが設けられている。抵抗部ＧＥ（Ｒ）のＸ方向の長さは、開口部ＯＡのＸ方向の長さより小さい。また、抵抗部ＧＥ（Ｒ）のＸ方向の長さは、接続部ＧＥ（Ｃ）のＸ方向の長さより小さい。接続部ＧＥ（Ｃ）には、ゲートパッドＧＰと接続されるプラグが設けられる。このプラグは、コンタクトホールＣ１ＧＥ内に設けられる（図３参照）。
ここで、ゲートパッド形成領域ＧＰＡにおいて、ゲート電極ＧＥと同層の抵抗部ＧＥ（Ｒ）と、接続部ＧＥ（Ｃ）とは、絶縁膜（フィールド酸化膜）ＩＬ１上に形成されている（図５（Ａ））。そして、前述したように、絶縁膜（フィールド酸化膜）ＩＬ１上には、ゲート電極ＧＥと同層の導電膜（抵抗部ＧＥ（Ｒ）、接続部ＧＥ（Ｃ））が形成されていない領域（開口部ＯＡ）がある（図５（Ｂ））。
より具体的には、ゲートパッド形成領域ＧＰＡには、ｎ－型の半導体層（エピタキシャル層）ＮＤに形成されたｐ型ボディ領域ＰＢと、この上に形成された絶縁膜（フィールド酸化膜）ＩＬ１と、この上に形成された導電膜（抵抗部ＧＥ（Ｒ）、接続部ＧＥ（Ｃ））と、この上に形成された絶縁膜ＩＬ２と、この上に形成されたゲートパッドＧＰとが設けられている（図４（Ｂ）参照）。
このように、ゲートパッドＧＰの下方や、周辺領域においては、ｎ－型の半導体層（エピタキシャル層）ＮＤの上方に絶縁膜（フィールド酸化膜）ＩＬ１が配置されている（図１２参照）。この絶縁膜（フィールド酸化膜）ＩＬ１が、サージ電圧の影響を受け、破壊される恐れがあったが、本実施の形態においては、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を、０．７μｍ以上とすることにより、後述するように、サージ電圧が発生しても、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。また、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を、１．５μｍ以上とすることにより、ゲートパッドＧＰの下方のゲート電極ＧＥに開口部ＯＡを設ける構成とする場合においても、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。また、絶縁膜（フィールド酸化膜）ＩＬ１に加わる電界強度を３ＭＶ／ｃｍ以下に抑えることができる。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。図６～図１８は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
まず、図６（Ａ）～図６（Ｃ）に示すように、ｎ＋型のＳｉＣ基板ＮＳを準備する。ＳｉＣ基板ＮＳにはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１７～１×１０１９ｃｍ－３である。ＳｉＣ基板ＮＳの主面は例えば｛０００１｝面である。
次いで、ＳｉＣ基板ＮＳの主面上に、ｎ－型の半導体層ＮＤを形成する。例えば、ＳｉＣ基板ＮＳの主面上に、エピタキシャル成長法によりＳｉＣのｎ－型の半導体層（エピタキシャル層）を形成する。ｎ－型の半導体層ＮＤには、ＳｉＣ基板ＮＳの不純物濃度よりも低いｎ型不純物が導入されている。ｎ－型の半導体層ＮＤの不純物濃度は、素子の定格耐圧に依存し、例えば１×１０１４～１×１０１７ｃｍ－３である。また、ｎ－型の半導体層ＮＤの厚さは例えば３０μｍである。ｎ－型の半導体層ＮＤの厚さは、素子の耐圧に応じて例えば３～８０μｍの範囲で調整することができる。
次いで、図７（Ａ）～図７（Ｃ）に示すように、素子領域（セル領域、サブセル領域、素子形成領域、活性領域）を囲む周辺領域に、ｐ型の半導体領域ＴＭを形成する。例えば、ｐ型の半導体領域ＴＭの形成領域に開口部を有するマスク膜（図示せず、例えば、酸化シリコン膜）を形成し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域を囲む周辺領域のｎ－型の半導体層ＮＤ中に、矩形環状のｐ型の半導体領域ＴＭを形成することができる（図１参照）。ｐ型の半導体領域ＴＭの深さは、ｎ－型の半導体層ＮＤの表面から例えば０．５～２．０μｍ程度である。また、ｐ型の半導体領域ＴＭの不純物濃度は、例えば１×１０１６～５×１０１９ｃｍ－３である。
次いで、上記マスクを除去した後、素子領域に、ｐ型の半導体領域であるｐ型ボディ領域（ｐ型ウエル領域ともいう）ＰＢをアレイ状に形成する（図１参照、なお、図１には、アレイ状のｐ型ボディ領域ＰＢの一部を示す。）。また、この際、図１に示すｐ＋型の半導体領域ＧＲａ、ＧＲｂの形成領域を含む領域にも、ｐ型ボディ領域ＰＢを形成する。
例えば、ｐ型ボディ領域ＰＢの形成領域に開口部を有するマスク膜（図示せず、例えば、酸化シリコン膜）を形成し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域の外周にｐ型ボディ領域ＰＢを形成する。ｐ型ボディ領域ＰＢの深さは、ｎ－型の半導体層ＮＤの表面から例えば０．５～２．０μｍ程度である。また、ｐ型ボディ領域ＰＢの不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３である。これにより、素子領域に正方形状のｐ型ボディ領域ＰＢがアレイ状に複数形成される。また、ｐ型の半導体領域ＴＭの内側に、矩形環状のｐ型ボディ領域ＰＢが形成される。また、矩形環状のｐ型ボディ領域ＰＢの内側を４分割するように、十字状のｐ型ボディ領域ＰＢが形成される。また、ゲートパッド（ＧＰ）が配置される領域（図１中の破線で囲んだ領域）ＧＰＡに、ｐ型ボディ領域ＰＢが形成される（図１０参照）。領域ＧＰＡの短辺（Ｙ方向の長さ）は、例えば、５００～２０００μｍ程度であり、領域ＧＰＡの長辺（Ｘ方向の長さ）は、例えば、５００～３０００μｍ程度である。
次いで、上記マスク膜を除去した後、図８（Ａ）～図８（Ｃ）に示すように、素子領域のｐ型ボディ領域ＰＢ中に、ソース領域ＳＲを形成する。また、この際、ｐ型の半導体領域ＴＭの外周に、ｎ＋型の半導体領域ＮＲを形成する。
例えば、ソース領域ＳＲおよびｎ＋型の半導体領域ＮＲの形成領域に開口を有するマスク膜（図示せず）をマスクとして、ｎ型不純物（例えば窒素（Ｎ））をイオン注入することによりｎ＋型のソース領域ＳＲ等を形成する。ソース領域ＳＲは、例えば、素子領域にアレイ状に形成される。ソース領域ＳＲは、平面視において、略正方形状のｐ型ボディ領域ＰＢの中央部に形成する（図１０参照）。ソース領域ＳＲ等のｎ－型の半導体層ＮＤの上面からの深さは、例えば０．０５～１．０μｍ程度である。また、ソース領域ＳＲ等の不純物濃度は、例えば１×１０１８～１×１０２０ｃｍ－３である。
次いで、上記マスク膜を除去した後、図９（Ａ）～図９（Ｃ）および図１０に示すように、素子領域においてソース領域ＳＲの内側に、ｐ＋型の半導体領域ＰＲを形成する。ｐ＋型の半導体領域ＰＲは、ソース電極ＳＥとソース領域ＳＲとのコンタクト領域となる。例えば、ｐ＋型の半導体領域ＰＲの形成領域に開口を有するマスク膜（図示せず）をマスクとして、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入することによりｐ＋型の半導体領域ＰＲを形成する。また、上記イオン注入工程において、素子領域の外周のｐ型ボディ領域ＰＢ中に、環状のｐ＋型の半導体領域ＧＲａを形成し、素子領域の十字状のｐ型ボディ領域ＰＢ中に、十字状のｐ＋型の半導体領域ＧＲｂを形成する。また、上記イオン注入工程において、領域ＧＰＡのｐ型ボディ領域ＰＢ中であって、領域ＧＰＡの外周部（端部）にｐ＋型の半導体領域ＰＲを形成する。このｐ＋型の半導体領域ＰＲ上には、後述するコンタクトホールＣ１ＰＢ内に設けられたプラグが形成され、領域ＧＰＡのｐ型ボディ領域ＰＢは、プラグやｐ＋型の半導体領域ＰＲを介してソース電極ＳＥと接続される。別の言い方をすれば、領域ＧＰＡのｐ型ボディ領域ＰＢは、プラグやｐ＋型の半導体領域ＰＲを介してソース電位が給電される。このコンタクトホールＣ１ＰＢ内のプラグは、ウエルコンタクトとも呼ばれる（図１８（Ｂ）参照）。
なお、領域ＧＰＡの中央部に、別途ｐ＋型の半導体領域（ＰＲＧ）を形成してもよい（図２８参照）。
ｐ＋型の半導体領域ＰＲ、ＧＲａ、ＧＲｂ等の、ｎ－型の半導体層ＮＤの上面からの深さは、例えば１μｍ程度である。また、ｐ＋型の半導体領域ＰＲ、ＧＲａ、ＧＲｂ等の不純物濃度は、例えば１×１０１８～１×１０２０ｃｍ－３である。このように、ｐ＋型の半導体領域ＰＲ、ＧＲａ、ＧＲｂ等は、同層、即ち、同じイオン注入工程で形成され、同程度の不純物の濃度の領域である。なお、これらを別工程で形成し、必要に応じて不純物濃度を変えてもよい。但し、同層で形成した方が、マスク原版の枚数を少なくでき、短工程で半導体装置を製造することができる。
次いで、ＳｉＣ基板ＮＳの裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入し、ドレイン領域（図示せず）を形成する。ドレイン領域の、ＳｉＣ基板ＮＳの裏面からの深さは、例えば０．０５～２．０μｍ程度である。またドレイン領域の不純物濃度は、１×１０１９～１×１０２１ｃｍ－３である。
次いで、ｎ－型の半導体層ＮＤの上面およびＳｉＣ基板ＮＳ裏面に炭素（Ｃ）膜を形成し、熱処理を施すことで、ｎ－型の半導体層ＮＤの上部と、ＳｉＣ基板ＮＳの裏面にイオン注入した各不純物の活性化を行う。例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３～０．０５μｍ程度である。上記のようにして、炭素（Ｃ）膜によりｎ－型の半導体層ＮＤの上面およびＳｉＣ基板ＮＳの裏面を被覆した後、１５００度以上の温度で、２～３分程度の熱処理を施す。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。
次いで、図１１（Ａ）～図１１（Ｃ）および図１２に示すように、ｎ－型の半導体層ＮＤの上面上に、絶縁膜（フィールド絶縁膜）ＩＬ１を形成する。例えば、絶縁膜（フィールド絶縁膜）ＩＬ１として、酸化シリコン膜を、ＣＶＤ法により形成する。ここで、絶縁膜（フィールド絶縁膜）ＩＬ１の厚さは、０．７μｍ以上、より好ましくは、１．５μｍ以上とする。また、絶縁膜（フィールド絶縁膜）ＩＬ１の厚さの上限については、製造効率性の観点から３μｍ以下とすることが好ましい。
次いで、サブセル領域（ＳＣＡ）を開口したマスク膜をマスクとして、絶縁膜（フィールド絶縁膜）ＩＬ１をエッチングする。これにより、サブセル領域（ＳＣＡ）に対応する開口部ＯＡ（ＳＣ）が形成される（図１２）。即ち、絶縁膜（フィールド絶縁膜）ＩＬ１は、周辺領域、ゲートパッド（ＧＰ）が配置される領域（図１０中の破線で囲んだ領域ＧＰＡ）および十字状のｐ＋型の半導体領域ＧＲｂ上に残存する。即ち、サブセル領域ＳＣＡは、絶縁膜（フィールド絶縁膜）ＩＬ１で覆われていない素子領域となる。なお、上記絶縁膜（フィールド絶縁膜）ＩＬ１のエッチングの際、後述するコンタクトホールＣ１ＰＢ、Ｃ１ＧＲの形成領域の絶縁膜（フィールド絶縁膜）ＩＬ１をエッチングする。これにより、コンタクトホールＣ１ＰＢの形成領域に、開口部ＯＡ（Ｃ１ＰＢ）が形成され、コンタクトホールＣ１ＧＲの形成領域に、開口部ＯＡ（Ｃ１ＧＲ）が形成される。このように、予めコンタクトホールＣ１ＰＢ、Ｃ１ＧＲの形成領域の絶縁膜（フィールド絶縁膜）ＩＬ１をエッチングしておくことで、コンタクトホールＣ１ＰＢ、Ｃ１ＧＲの形成時のフォトリソ工程において、障害となり得る表面段差を緩和し、パターンの加工精度を向上することができる。
次いで、図１３（Ａ）～図１３（Ｃ）に示すように、ゲート絶縁膜ＧＩを形成する。例えば、ｎ－型の半導体層（ドリフト層、ｐ型ボディ領域ＰＢ、ｐ＋型の半導体領域ＰＲ、ソース領域ＳＲ）ＮＤ上に、ゲート絶縁膜ＧＩとなる酸化シリコン膜を例えば、熱酸化により形成する。ゲート絶縁膜ＧＩとして、酸化シリコン膜をＣＶＤ法で堆積してもよい。ゲート絶縁膜ＧＩの厚さは、例えば、０．０３～０．１５μｍ程度である。
次いで、図１４（Ａ）～図１４（Ｃ）および図１５に示すように、ソース領域ＳＲ間上に隣接するｐ型ボディ領域ＰＢ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ここでは、ソース領域ＳＲ間上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。なお、ソース領域ＳＲ近傍上には、後述するコンタクトホールＣ１Ｓ内に埋め込まれた接続部が配置されるため、この接続部の形成領域を含む領域に開口部ＯＡ１を有するように、ゲート電極ＧＥを加工する（図１５）。なお、この際、コンタクトホールＣ１ＰＢの形成領域にも開口部ＯＡ１が形成される。また、このゲート電極ＧＥは、十字状のｐ＋型の半導体領域ＧＲｂ上には残存し、環状のｐ＋型の半導体領域ＧＲａ上には配置されない。なお、環状のｐ＋型の半導体領域ＧＲａ上にもゲート電極ＧＥを配置してもよい。
例えば、ｎ－型の半導体層（ドリフト層、ｐ型ボディ領域ＰＢ、ｐ＋型の半導体領域ＰＲ、ソース領域ＳＲ）ＮＤおよび絶縁膜（フィールド絶縁膜）ＩＬ１上に、ゲート絶縁膜ＧＩを介して、ゲート電極ＧＥとなる導電膜を堆積する。ここでは、ゲート絶縁膜ＧＩ上にゲート電極ＧＥとして、多結晶シリコン膜をＣＶＤ法で堆積する。次いで、ゲート電極ＧＥを残存させる領域を覆うマスク膜を形成し、この膜をマスクとして多結晶シリコン膜をエッチングする（図１４（Ａ）～図１４（Ｃ）、図１５）。ゲート電極ＧＥの厚さは、例えば、０．２～０．５μｍ程度である。
ここで、本実施の形態においては、ゲート電極ＧＥとなる導電膜（導電性膜）のエッチングの際、領域ＧＰＡにおいて抵抗部ＧＥ（Ｒ）と接続部ＧＥ（Ｃ）とを形成する（図１５）。領域ＧＰＡにおいて、開口部ＯＡを設け、その内部に、抵抗部ＧＥ（Ｒ）と接続部ＧＥ（Ｃ）とが配置されるようパターニングする（図１５）。
次いで、上記マスク膜を除去した後、図１６（Ａ）～図１６（Ｃ）に示すように、絶縁膜（層間絶縁膜）ＩＬ２を形成する。例えば、ゲート電極ＧＥ、ゲート絶縁膜ＧＩおよび絶縁膜（フィールド絶縁膜）ＩＬ１上に、プラズマＣＶＤ法により酸化シリコン膜を形成する。
次いで、図１７（Ａ）～図１７（Ｃ）に示すように、絶縁膜（層間絶縁膜）ＩＬ２中にコンタクトホール（Ｃ１Ｓ、Ｃ１ＧＲ、Ｃ１ＧＥ、Ｃ１ＰＢ）を形成する。例えば、絶縁膜（層間絶縁膜）ＩＬ２上に、コンタクトホール（Ｃ１Ｓ、Ｃ１ＧＲ、Ｃ１ＧＥ、Ｃ１ＰＢ）の形成領域に開口部を有するマスク膜（図示せず）を形成し、この膜をマスクとして、絶縁膜（層間絶縁膜）ＩＬ２をエッチングする。
これにより、ソース領域ＳＲ上にコンタクトホールＣ１Ｓが形成され、環状のｐ＋型の半導体領域ＧＲａ上にコンタクトホールＣ１ＧＲが形成される。また、上記エッチング工程により、ゲート電極ＧＥ上にコンタクトホールＣ１ＧＥが形成され、また、領域ＧＰＡの近傍に、ｐ型ボディ領域ＰＢまで到達するコンタクトホールＣ１ＰＢが形成される（図３参照）。コンタクトホールＣ１Ｓは、略四角形状であり、セル領域にアレイ状に配置される。コンタクトホールＣ１ＧＲは、環状のｐ＋型の半導体領域ＧＲａ上に、環状に配置される。コンタクトホールＣ１ＧＥは、ゲートパッド（ＧＰ）が配置される領域（ＧＰＡ）において、ゲート電極ＧＥ上に配置される。なお、十字状のゲート電極（フィンガー電極）ＧＥ上にも、コンタクトホールＣ１ＧＥを形成してもよい。このコンタクトホールの形状（平面形状）は、略四角形状でもよいし、電極に沿ったライン状としてもよい。
次いで、上記マスク膜（図示せず）を除去した後、図１８（Ａ）～図１８（Ｃ）に示すように、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦを形成する。まず、コンタクトホール（Ｃ１Ｓ、Ｃ１ＧＲ、Ｃ１ＧＥ、Ｃ１ＰＢ）内を含む絶縁膜（層間絶縁膜）ＩＬ２上に、ソース電極ＳＥ、ゲートフィンガーＧＦおよびゲートパッドＧＰとなる導電膜を形成する。例えば、導電膜として、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ／Ａｌの積層膜を形成する。例えば、これらの膜を順にスパッタリング法などを用いて堆積する。次いで、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦの形成領域を覆うマスク膜（図示せず）をマスクとして、上記導電膜をエッチングすることにより、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦを形成する（図１８（Ａ）～図１８（Ｃ）および図３参照）。ソース電極ＳＥは、サブセル領域および環状のｐ＋型の半導体領域（ＧＲａ）を覆うように配置される。また、ゲートパッドＧＰは、セル領域の端部において、略矩形状に配置される。また、ゲートフィンガーＧＦは、サブセル領域間に、十字状に配置される。
これにより、ソース電極ＳＥとソース領域ＳＲとがコンタクトホールＣ１Ｓ内に埋め込まれた導電膜よりなるプラグにより接続され、ソース電極ＳＥと環状のｐ＋型の半導体領域ＧＲａとがコンタクトホールＣ１ＧＲ内に埋め込まれた導電膜よりなるプラグにより接続される。また、ゲートパッドＧＰとゲート電極ＧＥとがコンタクトホールＣ１ＧＥ内に埋め込まれた導電膜よりなるプラグにより接続される。その結果、ゲートパッドＧＰとゲート電極ＧＥとが抵抗部ＧＥ（Ｒ）を介して接続される。また、ゲートフィンガーＧＦとゲート電極ＧＥとがコンタクトホールＣ１ＧＥ内に埋め込まれた導電膜よりなるプラグにより接続される。なお、これらのプラグと下層の領域との接続抵抗を低減するため、プラグの下に金属シリサイド膜を形成してもよい。
次いで、上記マスク膜（図示せず）を除去し、ソース電極ＳＥ、ゲートパッドＧＰおよびゲートフィンガーＧＦ上に、保護膜（図示せず）を形成し、この保護膜をエッチングすることにより、ソース電極ＳＥおよびゲートパッドＧＰ上に開口部を設ける。この開口部が、パッド部（外部接続部）となる。
例えば、ソース電極ＳＥゲートパッドＧＰおよびゲートフィンガーＧＦ上に、保護膜（パッシベーション膜）として、ＳｉＯ２膜またはポリイミド膜などを形成し、エッチング技術などを用いて保護膜の一部を除去することで、パッド部を形成する。
次いで、ＳｉＣ基板ＮＳの裏面に、ドレイン電極ＤＥを形成する。例えば、ＳｉＣ基板ＮＳの裏面に、Ｔｉ／Ｎｉ／Ａｕの積層膜（総膜厚０．５～１μｍ）をスパッタリング法などを用いて順次堆積し、ドレイン電極ＤＥを形成する。なお、ＳｉＣ基板ＮＳとドレイン電極ＤＥとの間に、金属シリサイド膜を形成してもよい。
その後、ＳｉＣ基板ＮＳをダイシング工程により切削することで個片化し、これにより複数の半導体チップを得ることができる。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。また、各領域の平面形状や形成位置を適宜変更してもよい。例えば、ゲートパッドＧＰをセル領域の中央部に設けてもよい。また、ゲート電極ＧＥの上方に２層以上の配線を設けてもよい。
本実施の形態の半導体装置によれば、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を、０．７μｍ以上とすることにより、後述するように、サージ電圧が発生しても、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。また、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を、１．５μｍ以上とすることにより、ゲートパッドＧＰの下方のゲート電極ＧＥに開口部ＯＡを設ける構成とする場合においても、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。
以下、本実施の形態の効果について説明する。
１）サージ電圧の発生について
図１９は、インバータ回路図である。この回路は、ＤＣをＡＣに変換するインバータ回路である。
この回路は、第１ノードｎ１と第２ノードｎ２との間に、直列に接続された２つのＭＯＳＦＥＴ（ＧＤ１、ＧＤ２）と、第１ノードｎ１と第２ノードｎ２との間に、直列に接続された２つのＭＯＳＦＥＴ（ＧＤ３、ＧＤ４）を有し、これらの接続部間にＬ負荷が接続されている。また、第１ノードｎ１と第２ノードｎ２との間には、電源（Ｖｃｃ）が接続され、さらに、第１ノードｎ１と第２ノードｎ２との間には、コンデンサが接続されている。
上記４つのＭＯＳＦＥＴ（ＧＤ１～ＧＤ４）のうち、ＧＤ１とＧＤ４にオン信号、ＧＤ２とＧＤ３にオフ信号を入れると、Ｌ負荷に（１）方向の電流が流れる。逆に、ＧＤ１とＧＤ４にオフ信号、ＧＤ２とＧＤ３にオン信号を入れるとＬ負荷に（２）方向の電流が流れる。このようなオン、オフ信号の入力の切り替えを繰り返すことでＤＣ（直流）を数Ｈｚから数ｋＨＺのＡＣ（交流）に変換することができる。
図２０は、上記インバータを構成するＭＯＳＦＥＴのスイッチング時の電流・電圧波形の一例を示す図である。ここでは、ＭＯＳＦＥＴがオンからオフに切り替わるときの波形を示す。左側の縦軸は、ドレイン電圧（Ｖｄｓ、［Ｖ］）を、右側の縦軸は、ドレイン電流（Ｉｄ、［Ａ］）を、横軸は、時間（Ｔｉｍｅ、［ｓ］）を示す。
図２０に示すように、ＭＯＳＦＥＴがオンからオフに切り替わるとき、ＭＯＳＦＥＴのドレイン電流が４００Ａから急速にゼロに変化し、同時にドレイン電圧がゼロから１８００Ｖに変化している。この時の電圧変化速度（ｄＶｄｓ／ｄｔ）は、約４ｋＶ／μｓに達する。
このような急激な電圧変化に伴い半導体領域ではサージ電圧が発生し得る。図２０に示すように、１８００Ｖまで上昇させればよいドレイン電圧が、過渡期には、２１５０Ｖ程度まで上昇している。このようなサージ電圧により、ゲートパッドＧＰの下方の比較的厚い絶縁膜（フィールド絶縁膜）ＩＬ１が破壊されてしまう。例えば、絶縁膜（フィールド絶縁膜）ＩＬ１の絶縁耐圧は２００Ｖ程度で設計されているが、上記サージ電圧により破壊される場合があると考えられる。
２）過電圧のシミュレーション
図２１は、ゲートパッド（ＧＰ）が配置される領域（図１中の破線で囲んだ領域）ＧＰＡの分割状態を示す図である。図２１に示すように、領域ＧＰＡについて、長辺（２．２５８ｍｍ）を５１分割し、かつ、短辺（１．２３０ｍｍ）を２１分割した微細領域について、それぞれ、等価回路を設定し、各領域における過電圧をシミュレーションした。図２２は、各微細領域の等価回路を示す図である。図２３は、抵抗および容量の関係式である。図２４は、各微細領域の等価回路の接続状態を示す図である。
図２２～図２４に示すように、ゲートパッド（ＧＰ）が配置される領域を等価回路化し回路シミュレーションによりスイッチングに伴って発生する過電圧を計算した。図２５は、シミュレーション結果を示すグラフであり、図２６は、シミュレーション条件を示す図（表）である。図２６に示すように、各絶縁膜（各酸化膜）の膜厚として、絶縁膜（Field）ＩＬ１を３００ｎｍ、絶縁膜（Inter layer insulator）ＩＬ２を３５０ｎｍとした。また、各領域のシート抵抗（Sheet resistance)として、ｐ型ボディ領域ＰＢのシート抵抗を１８６ｋΩ／□、ｐ＋型の半導体領域ＰＲのシート抵抗を７８ｋΩ／□とした。また、各容量として、ＰＢ／ｎ－ｅｐｉ、即ち、ｐ型ボディ領域ＰＢとｎ－型の半導体層ＮＤとの間の容量（Ｃｊ０）を、１９．８ｎＦ／ｃｍ２、ＦＧ／ＰＢ、即ち、ｐ型ボディ領域ＰＢとゲート残差（フローティングゲート）との間の容量（Ｃｏｘ）を、１１．６ｎＦ／ｃｍ２、Ｍ１／ＰＢ、即ち、ｐ型ボディ領域ＰＢとゲートパッドＧＰとの間の容量（Ｃｏｘ２）を、５．３ｎＦ／ｃｍ２とした。なお、ｍ＝０．５３、Ｖｊ＝１．７Ｖとした。また、駆動条件として、電源電圧（Ｖｃｃ）を１．８ｋＶ、オフ時の電圧変化速度（ｄＶ／ｄｔ（ｏｆｆ））は、２．８ｋＶ／μｓ、オン時の電圧変化速度（ｄＶ／ｄｔ（ｏｎ））は、１．８ｋＶ／μｓとした。図２６に示すシミュレーション条件を図２３に示す関係式を用いたデバイスシミュレータを用いて、分割された微細領域毎に過電圧を算出した。また、過電圧および絶縁膜（Field）ＩＬ１の膜厚から絶縁膜（Field）ＩＬ１に加わる電界強度を算出した。
図２５の左側の縦軸は、電圧（Voltage）［Ｖ］であり、右側の縦軸は、電流（Current）［Ａ］であり、横軸は、時間（Time）［ｓ］である。前述したとおり、フィールド絶縁膜の膜厚は３００ｎｍ（０．３μｍ）とした。
図２５に示すように、ソース、ドレイン間電圧Ｖｄｓの上昇（立ち上がり、オフ時）に伴い、領域ＧＰＡの中央部（Center）においては、２４６Ｖ、領域ＧＰＡの端部、即ち、抵抗部ＧＥ（Ｒ）および接続部ＧＥ（Ｃ）の多結晶シリコン膜の部分（Poly-Si)においては、１３３Ｖのピーク電圧が確認された。また、ソース、ドレイン間電圧Ｖｄｓの下降（立ち下がり、オン時）に伴い、領域ＧＰＡの中央部（Center）においては、－１８３Ｖ、領域ＧＰＡの端部、即ち、抵抗部ＧＥ（Ｒ）および接続部ＧＥ（Ｃ）の多結晶シリコン膜の部分（Poly-Si)においては、－１０６Ｖのピーク電圧が確認された。なお、Ｉｄはドレイン電流、Ｉｐｂは、ｐ型ボディ領域に流れる電流、Ｉｇはゲート電流である。このように、過電圧が２００Ｖを超えることが判明した。また、領域ＧＰＡの端部より中央部（Center）において、より過電圧が大きいことが判明した。
また、領域ＧＰＡの中央部(Center)の電界強度については、７ＭＶ／ｃｍに達することが判明した。
同様のシミュレーションをフィールド絶縁膜の膜厚を変えて行い、フィールド絶縁膜の膜厚と電界強度の関係を調べた。図２７は、フィールド絶縁膜の膜厚と電界強度の関係を示す図である。図２７の縦軸は、ピークの電界強度［ＭＶ／ｃｍ］を示し、横軸は、フィールド絶縁膜の膜厚［μｍ］を示す。なお、ＳＴＤは、０．３μｍの場合を示し、Ｐ＋は、０．３μｍの場合であり、かつ、図２８に示すように、領域ＧＰＡの下方のｐ型ボディ領域ＰＢ中にｐ＋型の半導体領域ＰＲＧを設けた場合である。図２８は、ゲートパッド形成領域の下方にｐ＋型の半導体領域ＰＲＧを設けた半導体装置の断面図である。なお、“ｏｆｆ”は、ソース、ドレイン間電圧Ｖｄｓの上昇（立ち上がり）を意味し、“ｏｎ”は、ソース、ドレイン間電圧Ｖｄｓの下降（立ち下がり）を意味する。よって、Center offは、ソース、ドレイン間電圧Ｖｄｓの上昇（立ち上がり）時の領域ＧＰＡの中央部（Center）のピークの電界強度のグラフである。
図２７に示すように、フィールド絶縁膜の膜厚が大きくなるにしたがって、ピークの電界強度が低下している。フィールド絶縁膜の膜厚が０．７μｍ以上となると電界強度は３ＭＶ／ｃｍ以下となる。
３）ゲート電極の残渣の影響
本発明者の検討によれば、ゲート電極ＧＥの開口部において、フィールド絶縁膜が破壊するケースが確認された。これについて、解析したところ、図２９に示すような、ゲート電極ＧＥの残渣（欠陥）が確認された。図２９は、ゲート電極の残渣の様子を示す断面図である。
図２９に示すように、ゲート電極ＧＥの開口部のフィールド絶縁膜上にゲート電極ＧＥの残渣（poly-Si）が生じた場合、前述したように領域ＧＰＡの中央部においては過電圧が大きいため、ゲート電極ＧＥの残渣（poly-Si）とｐ型ボディ領域ＰＢとの間でブレークダウンが生じ、フィールド絶縁膜が破壊したと考えられる。
このようなゲート電極の残渣は、フローティングもしくはゲート電極と同電位状態の導電膜のパターンであり、電気的な検査で検出し難い。このため、ゲート電極の残渣が生じても、フィールド絶縁膜の破壊を抑制できるデバイス構成とすることが好ましい。
そこで、ゲート電極ＧＥを構成する導電膜の開口部にフローティング状態の導電膜のパターンが残存している場合を想定し、上記２）と同様にしてシミュレーションを行った。図３０は、フィールド絶縁膜の膜厚と電界強度の関係を示す図である。図３０の縦軸は、ピークの電界強度［ＭＶ／ｃｍ］を示し、横軸は、フィールド絶縁膜の膜厚［μｍ］を示す。なお、ＳＴＤは、０．３μｍの場合を示し、Ｐ＋は、０．３μｍの場合であり、かつ、図２８に示すように、領域ＧＰＡの下方のｐ型ボディ領域ＰＢ中にｐ＋型の半導体領域ＰＲＧを設けた場合である。なお、“ｏｆｆ”は、ソース、ドレイン間電圧Ｖｄｓの上昇（立ち上がり）を意味し、“ｏｎ”は、ソース、ドレイン間電圧Ｖｄｓの下降（立ち下がり）を意味する。
図３０に示すように、フィールド絶縁膜の膜厚が大きくなるにしたがって、ピークの電界強度が低下している。フィールド絶縁膜の膜厚が１．５μｍ以上となると電界強度は３ＭＶ／ｃｍ以下となる。
４）他のシミュレーションとの比較
例えば、特許文献２（特許第５６９２２２７号公報）の“数３”で示されるＥｍａｘの式による本発明者らの検討によれば、フィールド酸化膜（０．３μｍ）に加わる電界は０．１３ＭＶ／ｃｍ程度となり、破壊電界強度（例えば、１０ＭＶ／ｃｍ）と比べて十分に低くなる。しかしながら、本発明者らの検討によれば、前述したように、フィールド酸化膜（０．３μｍ）の破壊が確認された。このような実験との乖離は、上記“数３”で示されるＥｍａｘの式の近似が荒いためと考えられ、前述したゲートパッド領域を等価回路化した回路シミュレーションによれば、より実験に即した結果が得られた。
このように、本実施の形態の半導体装置によれば、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を、０．７μｍ以上とすることにより、サージ電圧が発生しても、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。また、絶縁膜（フィールド酸化膜）ＩＬ１に加わる電界強度を３ＭＶ／ｃｍ以下に抑えることができる。
また、絶縁膜（フィールド酸化膜）ＩＬ１の膜厚を、１．５μｍ以上とすることにより、ゲートパッドＧＰの下方のゲート電極ＧＥに開口部ＯＡを設ける構成とし、かつ、この開口部にゲート電極の残渣が残存している場合であっても、絶縁膜（フィールド酸化膜）ＩＬ１の破壊を抑制することができる。また、絶縁膜（フィールド酸化膜）ＩＬ１に加わる電界強度を３ＭＶ／ｃｍ以下に抑えることができる。
（実施の形態２）
本実施の形態では、上記実施の形態１の半導体装置（ＳｉＣパワー素子）を備えた電力変換装置について説明する。図３１は、本実施の形態の電力変換装置（インバータ）の回路図である。図３１に示すように、本実施の形態のインバータは、パワーモジュール４０２内に、スイッチング素子であるＳｉＣパワーＭＯＳＦＥＴ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）とも言う）４０４を複数有する。各単相において、端子４０５～４０９を介して、電源電圧Ｖｃｃと負荷（例えばモータ）４０１の入力電位との間に、ＳｉＣパワーＭＯＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＯＳＦＥＴ４０４が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＯＳＦＥＴ４０４が接続されており、当該ＳｉＣパワーＭＯＳＦＥＴ４０４が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＯＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子（ＳｉＣパワーＭＯＳＦＥＴ４０４）が設けられている。
電源電圧Ｖｃｃは、端子４０５を介して、各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子４０９を介して、各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のソース電極に接続されている。また、負荷４０１は、端子４０６～４０８のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のソース電極に接続され、端子４０６～４０８のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＯＳＦＥＴ４０４のドレイン電極に接続されている。
また、個々のＳｉＣパワーＭＯＳＦＥＴ４０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＯＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータは、制御回路４０３でパワーモジュール４０２を構成するＳｉＣパワーＭＯＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
ＳｉＣパワーＭＯＳＦＥＴ４０４には、上記実施の形態１において説明した半導体チップ（図１参照）に形成されたＭＯＳＦＥＴを用いている。図３１に示すように、電力変換装置は、実施の形態１において説明したＭＯＳＦＥＴとボディダイオード（内蔵ｐｎダイオード）とを有している。
即ち、ボディダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図３１に示す各単層において、ボディダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。このときのボディダイオードの機能について以下に説明する。
ボディダイオードは、負荷４０１がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷４０１にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、オンしているスイッチング素子であるＭＯＳＦＥＴとは逆方向に負荷電流が流れるモードがある。このとき、ＭＯＳＦＥＴ単体では、この逆方向に流れる負荷電流を流し得る機能を持たないので、ＭＯＳＦＥＴに逆並列にボディダイオードを接続する必要がある。
即ち、パワーモジュール４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＭＯＳＦＥＴをオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＭＯＳＦＥＴ単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＭＯＳＦＥＴに逆方向にボディダイオードを接続する。つまり、ボディダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
ＭＯＳＦＥＴおよびダイオードによりパワーモジュール４０２を構成する場合に、ＭＯＳＦＥＴが設けられた半導体チップに、ダイオードが設けられた半導体チップを接続することが考えられる。しかしこの場合、ＭＯＳＦＥＴを含む半導体チップの他に、ダイオードを含む半導体チップを設ける必要があるため、パワーモジュール４０２およびインバータが大型化する問題がある。ダイオードを含む半導体チップを別に用意するのではなく、ＭＯＳＦＥＴに接続するショットキーバリアダイオードなどを、当該ＭＯＳＦＥＴが形成された半導体チップに混載する場合にも、パワーモジュール４０２およびインバータが大型化する問題が生じる。また、ダイオードレス化を行わずに上記のようにダイオードを用意することは、半導体装置の製造コストの増大の原因となる。
これに対し本実施の形態では、パワーモジュール４０２において、上記実施の形態１にて示したＭＯＳＦＥＴおよびボディダイオードを用いている。つまり、図４に示すＭＯＳＦＥＴおよびこれに逆並列に接続されたボディダイオードは、１個の半導体チップに設けられている。基底面転位を含む半導体チップではボディダイオードにｐｎ電流を流すと通電劣化が起こる問題があるが、上記実施の形態１において説明した半導体装置は、内蔵ダイオードおよび周縁領域にｐｎ電流を流した場合に、通電劣化を抑えることができる。これにより、パワーモジュール４０２を含むインバータからなる電力変換装置について、通電劣化を防ぎつつ、装置の小型化、軽量化および低コスト化を実現することができる。
また、電力変換装置は、３相モータシステムに用いることができる。図３１に示した負荷４０１は３相モータであり、インバータに、上記実施の形態１にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
（実施の形態３）
上記実施の形態２で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図３２および図３３を用いて説明する。図３２は、本実施の形態の電気自動車の構成を示す概略図である。図３３は、本実施の形態の昇圧コンバータの回路図である。
図３２に示すように、本実施の形態の電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、上記実施の形態２において説明したインバータを用いる。
昇圧コンバータ５０８は図３３に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、上記実施の形態２で説明したインバータと同様であり、インバータ内の素子構成も同じである。ここでも、スイッチング素子をＳｉＣパワーＭＯＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置であるインバータ５０４および電力変換装置である昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により駆動輪（車輪）５０１ａ、５０１ｂを駆動する。
図３２の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、上記実施の形態２の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、上記実施の形態２の３相モータシステムを用いることができる。これにより、電気自動車のインバータ５０４および昇圧コンバータ５０８の通電劣化を防ぎつつ、電気自動車に占める駆動系の容積を低減することにより電気自動車の小型化、軽量化および低コスト化を実現することができる。
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
（実施の形態４）
上記実施の形態２の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両について説明する。図３４は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。
図３４に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。本実施の形態では、スイッチング素子をＳｉＣパワーＭＯＳＦＥＴ６０４として同期整流駆動させる。なお、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。
本実施の形態によれば、コンバータ６０７に、上記実施の形態２の電力変換装置を用いることができる。つまり、電力変換装置から負荷６０１に電力を供給することで、鉄道車両の車輪ＷＨを駆動することができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、上記実施の形態２の３相モータシステムを用いることができる。これにより、鉄道車両のインバータ６０２、コンバータ６０７の通電劣化を防ぎつつ、鉄道車両の小型化、軽量化および低コスト化を実現することができる。
（実施の形態５）
本実施の形態においては、上記実施の形態１の応用例について説明する。
（応用例１）
図３５は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。
実施の形態１の半導体装置（図２）においては、ゲートパッドＧＰとゲート電極ＧＥとの間に１つの抵抗部ＧＥ（Ｒ）を接続したが、図３５に示すように、ゲートパッドＧＰとゲート電極ＧＥとの間に複数の抵抗部（例えば、ＧＥ（Ｒａ）、ＧＥ（Ｒｂ）、ＧＥ（Ｒｃ））を並列に接続してもよい。
（応用例２）
図３６は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。
図３６に示すように、開口部ＯＡのＸ方向に延在するゲート電極ＧＥ部を省略してもよい。
（応用例３）
図３７は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。
図３７に示すように、開口部ＯＡのＸ方向に延在するゲート電極ＧＥ部に、他の抵抗部ＧＥ（Ｒ２）を設けてもよい。
なお、本実施の形態の半導体装置においても、実施の形態２で説明した電力変換装置や実施の形態３で説明した自動車の３相モータシステムや実施の形態４で説明した鉄道車両のインバータまたはコンバータなどに適用可能である。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
４０１ 負荷
４０２ パワーモジュール
４０３ 制御回路
４０４ ＳｉＣパワーＭＯＳＦＥＴ
４０５～４１１ 端子
５０１ａ 駆動輪（車輪）
５０１ｂ 駆動輪（車輪）
５０２ 駆動軸
５０３ ３相モータ
５０４ インバータ
５０５ バッテリ
５０６ 電力ライン
５０７ 電力ライン
５０８ 昇圧コンバータ
５０９ リレー
５１０ 電子制御ユニット
５１１ リアクトル
５１２ 平滑用コンデンサ
５１３ インバータ
５１４ ＳｉＣパワーＭＯＳＦＥＴ
６０１ 負荷
６０２ インバータ
６０４ ＳｉＣパワーＭＩＳＦＥＴ
６０７ コンバータ
６０８ キャパシタ
６０９ トランス
Ｃ１ＧＥ コンタクトホール
Ｃ１ＧＲ コンタクトホール
Ｃ１Ｓ コンタクトホール
Ｃ１ＰＢ コンタクトホール
ＤＥ ドレイン電極
ＧＤ１～ＧＤ４ ＭＯＳＦＥＴ
ＧＥ ゲート電極
ＧＥ（Ｃ） 接続部
ＧＥ（Ｒ） 抵抗部
ＧＦ ゲートフィンガー
ＧＩ ゲート絶縁膜
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＧＰＡ 領域（ゲートパッドが配置される領域、ゲートパッド形成領域）
ＧＲａ ｐ＋型の半導体領域
ＧＲｂ ｐ＋型の半導体領域
ＩＬ１ 絶縁膜（フィールド絶縁膜）
ＩＬ２ 絶縁膜（層間絶縁膜）
ｎ１ 第１ノード
ｎ２ 第２ノード
ＮＤ ｎ－型の半導体層
ＮＲ ｎ＋型の半導体領域
ＮＳ ＳｉＣ基板
ＯＡ 開口部
ＯＡ１ 開口部
ＯＡ（Ｃ１ＧＲ） 開口部
ＯＡ（Ｃ１ＰＢ） 開口部
ＯＡ（ＳＣ） 開口部
ＯＷ 架線
ＰＢ ｐ型ボディ領域
ＰＧ パンタグラフ
ＰＲ ｐ＋型の半導体領域
ＰＲＧ ｐ＋型の半導体領域
ＲＴ 線路
ＳＣＡ サブセル領域
ＳＥ ソース電極
ＳＲ ソース領域
ＴＭ ｐ型の半導体領域
Ｖｃｃ 電源電圧
ＷＨ 車輪

Claims (8)

  1. 基板上に形成され、かつ、セル領域とゲートパッド領域とを有し、炭化ケイ素を含む第１導電型のドリフト層と、
    前記セル領域に形成された単位セルと、
    （ａ１）前記ゲートパッド領域の前記ドリフト層に形成された前記第１導電型と逆導電型の第２導電型の第１ボディ領域と、
    （ａ２）前記第１ボディ領域上に形成された第１絶縁膜と、
    （ａ３）前記第１絶縁膜上に形成された第１導電膜と、
    （ａ４）前記第１導電膜上に形成された第２絶縁膜と、
    （ａ５）前記第２絶縁膜上に形成されたゲートパッドと、
    を有し、
    前記第１絶縁膜の膜厚は、１．５μｍ以上であり、
    前記単位セルは、
    （ｂ１）前記セル領域の前記ドリフト層に形成された前記第２導電型の第２ボディ領域と、
    （ｂ２）前記第２ボディ領域内に形成された前記第１導電型のソース領域と、
    （ｂ３）前記ソース領域と前記ドリフト層との間の前記第２ボディ領域上に形成され、且つ、前記第１絶縁膜よりも薄い厚さを有するゲート絶縁膜と、
    （ｂ４）前記ゲート絶縁膜上に形成されたゲート電極と、
    を有し、
    前記第１導電膜には、前記ゲートパッド領域の前記第１絶縁膜上において開口部が設けられ、
    前記第１導電膜は、平面視において前記開口部の内部に位置する接続部と、前記接続部および前記ゲート電極に接続された抵抗部とを有し、
    前記第２絶縁膜には、前記接続部上に位置するように、コンタクトホールが形成され、
    前記ゲートパッドは、前記コンタクトホールの内部にも形成され、且つ、前記接続部に電気的に接続され、
    前記抵抗部が前記接続部および前記ゲート電極に接続するように延在する第１方向に対して平面視で交差する第２方向において、前記抵抗部の幅は、前記接続部の幅よりも小さく、
    前記第１方向において、前記接続部および前記抵抗部の幅は、前記開口部の幅よりも小さい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１絶縁膜の電界強度は、３ＭＶ／ｃｍ以下である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記接続部と前記ゲート電極との間には、複数の前記抵抗部が設けられている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記ソース領域と電気的に接続されたソース電極を有し、
    前記第１ボディ領域は、前記ソース電極と、前記第１絶縁膜または前記第２絶縁膜を貫通するコンタクトにより電気的に接続されている、半導体装置。
  5. 請求項１記載の半導体装置を有する、パワーモジュール。
  6. 請求項５記載のパワーモジュールにおいて、
    請求項１記載の前記単位セルを構成するＭＯＳＦＥＴで構成されるインバータを有する、パワーモジュール。
  7. 請求項５記載のパワーモジュールと、
    前記パワーモジュール内の前記半導体装置を制御する制御回路と、
    を有する、電力変換装置。
  8. 請求項７記載の電力変換装置において、
    前記パワーモジュールは、請求項１記載の前記単位セルを構成するＭＯＳＦＥＴで構成されるインバータを有する、電力変換装置。
JP2018049883A 2018-03-16 2018-03-16 半導体装置、パワーモジュールおよび電力変換装置 Active JP6994991B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018049883A JP6994991B2 (ja) 2018-03-16 2018-03-16 半導体装置、パワーモジュールおよび電力変換装置
EP18202936.3A EP3540781A1 (en) 2018-03-16 2018-10-26 Semiconductor device, power module, and power conversion device
US16/189,608 US10529813B2 (en) 2018-03-16 2018-11-13 Semiconductor device, power module, and power conversion device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018049883A JP6994991B2 (ja) 2018-03-16 2018-03-16 半導体装置、パワーモジュールおよび電力変換装置

Publications (2)

Publication Number Publication Date
JP2019161181A JP2019161181A (ja) 2019-09-19
JP6994991B2 true JP6994991B2 (ja) 2022-02-04

Family

ID=64051442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018049883A Active JP6994991B2 (ja) 2018-03-16 2018-03-16 半導体装置、パワーモジュールおよび電力変換装置

Country Status (3)

Country Link
US (1) US10529813B2 (ja)
EP (1) EP3540781A1 (ja)
JP (1) JP6994991B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854761B1 (en) * 2015-03-30 2020-12-01 Southern Methodist University Electronic switch and active artificial dielectric
WO2021200543A1 (ja) * 2020-03-30 2021-10-07 住友電気工業株式会社 トランジスタおよび半導体装置
CN115152034A (zh) * 2020-09-11 2022-10-04 富士电机株式会社 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032736A (ja) 2002-06-10 2005-02-03 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
WO2011045834A1 (ja) 2009-10-14 2011-04-21 三菱電機株式会社 電力用半導体装置
WO2012001837A1 (ja) 2010-06-30 2012-01-05 三菱電機株式会社 電力用半導体装置
WO2017029748A1 (ja) 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2011125274A1 (ja) 2010-04-06 2011-10-13 三菱電機株式会社 電力用半導体装置およびその製造方法
JP5665567B2 (ja) * 2011-01-26 2015-02-04 株式会社東芝 半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032736A (ja) 2002-06-10 2005-02-03 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
WO2011045834A1 (ja) 2009-10-14 2011-04-21 三菱電機株式会社 電力用半導体装置
WO2012001837A1 (ja) 2010-06-30 2012-01-05 三菱電機株式会社 電力用半導体装置
WO2017029748A1 (ja) 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両

Also Published As

Publication number Publication date
JP2019161181A (ja) 2019-09-19
US10529813B2 (en) 2020-01-07
US20190288082A1 (en) 2019-09-19
EP3540781A1 (en) 2019-09-18

Similar Documents

Publication Publication Date Title
JP6514338B2 (ja) 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
JP6309656B2 (ja) 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
US10790386B2 (en) Silicon carbide semiconductor device with horizontal and vertical current flow
CN107112362B (zh) 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆
JP6994991B2 (ja) 半導体装置、パワーモジュールおよび電力変換装置
WO2015128975A1 (ja) パワーモジュールおよび電力変換装置
WO2015177914A1 (ja) 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
JP6255111B2 (ja) 半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法
CN110431669B (zh) 半导体装置以及电力变换装置
WO2016002057A1 (ja) 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
US10236370B2 (en) Semiconductor device and method of manufacturing the same, power converter, three-phase motor system, automobile and railway vehicle
JP6273020B2 (ja) 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
WO2015189929A1 (ja) 半導体装置、パワーモジュール、電力変換装置および半導体装置の製造方法
JP6626807B2 (ja) 半導体装置、パワーモジュールおよび電力変換装置
JP7002998B2 (ja) 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
JP2019075411A (ja) 炭化ケイ素半導体装置、パワーモジュールおよび電力変換装置
JP6556892B2 (ja) 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
WO2020137124A1 (ja) 炭化ケイ素半導体装置、電力変換装置、３相モータシステム、自動車および鉄道車両
US20230139229A1 (en) Semiconductor device and power converter
JP6662695B2 (ja) 炭化ケイ素半導体装置の製造方法
JP7051566B2 (ja) 半導体装置および半導体装置の製造方法
US20190259872A1 (en) Semiconductor device and method of manufacturing thereof, and power conversion apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211214

R150 Certificate of patent or registration of utility model

Ref document number: 6994991

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150