JP6255111B2 - 半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法 - Google Patents

半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
ＳｉＣの上記の利点に着目し、ＳｉＣ基板に設けるスイッチング素子として、トレンチ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、の研究開発が進められている。
特許文献１（特開２００７−２９９９７０号公報）には、トレンチゲート構造のトランジスタとショットキーバリアダイオードとを、同一基板上に混載することが記載されている。
特許文献２（特開２０１１−２２２６８１号公報）には、トレンチ型ＭＯＳＦＥＴと接合ダイオードとを同一のＳｉＣ基板上に混載することが記載されている。
特開２００７−２９９９７０号公報 特開２０１１−２２２６８１号公報
ＳｉＣ基板にトレンチ型ＭＯＳＦＥＴを形成した場合、当該ＭＯＳＦＥＴに内蔵されたＰＮ接合からなるダイオードが導通すると、少数キャリアの注入により基板内の欠陥が拡張し、オン抵抗が増大する問題がある。この対策の１つとして、特許文献１のようにショットキーバリアダイオードを設けることが考えられるが、この場合、ＭＯＳＦＥＴの集積度が下がり、オン抵抗が増大する問題がある。また、他の対策の１つとして、ＭＯＳＦＥＴの内蔵ダイオードよりも低抵抗な接合ダイオードを基板上に設けることが考えられるが、この場合、ダイオードのオン電圧の低減と、ＭＯＳＦＥＴの高耐圧の維持とを両立することが困難である問題がある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、ＳｉＣ基板上に、内蔵ダイオードを有するトレンチ型ＭＯＳＦＥＴと、Ｐ型半導体層を含まない接合ダイオードとを混載し、かつ、ＳｉＣ基板上のエピタキシャル層内に埋め込みＰ型層を形成するものである。
さらに、代表的な実施の形態による半導体装置の製造方法は、ＳｉＣ基板上の第１エピタキシャル層の上面に埋め込みＰ型層を形成した後、第１エピタキシャル層上に第２エピタキシャル層を形成し、第２エピタキシャル層上に、内蔵ダイオードを有するトレンチ型ＭＯＳＦＥＴと、Ｐ型半導体層を含まない接合ダイオードとを形成するものである。
代表的な実施の形態によれば、ＳｉＣ素子の高耐圧化、低抵抗化、および集積度の向上を実現することができるため、半導体装置の性能を向上させることができる。
本発明の実施の形態１である半導体装置を示す平面レイアウトである。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である。 図１のＣ−Ｃ線における断面図である。 本発明の実施の形態１である半導体装置の周縁部を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を説明する断面図である。 図６に続く半導体装置の製造方法を示す平面レイアウトである。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す平面レイアウトである。 図１３に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２の電力変換装置の回路図である。 本発明の実施の形態３の電気自動車の構成を示す概略図である。 本発明の実施の形態３の昇圧コンバータを示す回路図である。 本発明の実施の形態４である鉄道車両におけるコンバータおよびインバータを示す回路図である。 比較例である半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、導電型がＮ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ−」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
以下では、本実施の形態の半導体装置である半導体チップの構造について、図１〜図５を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの一部を示す平面レイアウトである。図２は、図１のＡ−Ａ線における断面図である。図３は、図１のＢ−Ｂ線における断面図である。図４は、図１のＣ−Ｃ線における断面図である。図５は、本実施の形態の半導体装置である半導体チップの周縁部の断面図である。
図１に示すように、本実施の形態の半導体チップは、炭化ケイ素（ＳｉＣ）からなる半導体基板（図２参照）と、その上に形成されたエピタキシャル層、つまりドリフト層（図２参照）を有している。当該エピタキシャル層の上面近傍にはトレンチゲート型のＭＯＳＦＥＴが形成され、当該エピタキシャル層内には、当該ＭＯＳＦＥＴに内蔵されたＰＮ接合からなるダイオードと、空乏層の拡がりにより動作する接合ダイオードとが形成されている。
なお、図１では、主にエピタキシャル層の上面を示しており、エピタキシャル層上のシリサイド層、層間絶縁膜、コンタクトプラグおよびパッドなどの図示を省略している。図１に示す構造は、ゲート絶縁膜８、ゲート電極９および埋め込みＰ型層ＢＰを除いて、他は全てエピタキシャル層の上面に形成された各種の半導体層である。また、図１では、積層構造を有するエピタキシャル層内に形成された埋め込みＰ型層ＢＰの形状を破線で示している。
また、本願では、炭化ケイ素基板を単にＳｉＣ基板と呼ぶ場合がある。また、本願では、ＳｉＣ基板とその上に形成されたエピタキシャル層とをまとめて基板と呼ぶ場合がある。また、本願では、トレンチゲート型のＭＯＳＦＥＴを単にトレンチ型ＭＯＳＦＥＴと呼ぶ場合がある。また、本願では、トレンチ型ＭＯＳＦＥＴが内蔵するダイオードを、内蔵ダイオードまたはボディダイオードと呼ぶ場合がある。
図１に示すように、Ｙ軸方向に延在する複数の溝７が、Ｙ軸方向に直交するＸ軸方向に複数並んで配置されている。なお、Ｙ軸方向およびＸ軸方向は、ＳｉＣ基板の主面に沿う方向である。また、Ｘ軸方向に並ぶ複数の溝７からなるパターンが、Ｙ軸方向において、Ｐ＋型コンタクト層６を挟んでさらに設けられている。つまり、Ｘ軸方向に並ぶ複数の溝７からなるパターンが、Ｙ軸方向において、Ｐ＋型コンタクト層６の両側に設けられている。このように、Ｙ軸方向に延在する溝７は、エピタキシャル層の上面においてＸ軸方向およびＹ軸方向にアレイ状に並んで複数配置されている。
Ｘ軸方向において隣り合う溝７同士の間には、複数のＰ＋型コンタクト層６がＹ軸方向に並んで配置されている。Ｘ軸方向において隣り合う溝７同士の間の複数のＰ＋型コンタクト層６のそれぞれは、平面視において矩形の形状を有しており、互いに離間している。
また、Ｙ軸方向において隣り合う溝７同士の間には、Ｘ軸方向に延在するＰ＋型コンタクト層６が配置されている。Ｘ軸方向に延在するＰ＋型コンタクト層６は、その下に設けられた埋め込みＰ型層ＢＰにソース電極と同じ電位、つまりソース電位を供給する半導体層である。また、溝７とＰ＋型コンタクト層６とは互いに離間している。
また、図１に示すエピタキシャル層の上面において、溝７およびＰ＋型コンタクト層６が形成された領域以外の領域には、Ｎ＋型ソース層５が形成されている。したがって、溝７およびＰ＋型コンタクト層６のそれぞれは、平面視においてＮ＋型ソース層５により囲まれている。つまり、エピタキシャル層の上面において、溝７とＰ＋型コンタクト層６との間にはＮ＋型ソース層５が介在している。
また、図１に破線で示すように、当該エピタキシャル層の上面、溝７、Ｐ＋型コンタクト層６およびＮ＋型ソース層５の下には、埋め込みＰ型層ＢＰが形成されている。埋め込みＰ型層ＢＰは、平面視において、各溝７の周囲を溝７から離間して囲むように形成されている。また、埋め込みＰ型層ＢＰは、各Ｐ＋型コンタクト層６と平面視において重なるように配置されている。したがって、埋め込みＰ型層ＢＰは、Ｘ軸方向およびＹ軸方向のそれぞれにおいて隣り合う溝７同士の間の領域の直下に形成されている。言い換えれば、埋め込みＰ型層ＢＰは、Ｙ軸方向において隣り合う溝７同士の間においてＸ軸方向に延在するパターンと、Ｘ軸方向において隣り合う溝７同士の間においてＹ軸方向に延在するパターンとが一体となったレイアウトを有している。
次に、図２に示す構造について説明する。図２は、図１に示す構造のＸ軸方向に沿う断面図であって、溝７を含み、Ｐ＋型コンタクト層６（図１参照）を含まない領域における半導体チップの断面図である。図２に示すように、本実施の形態の半導体装置である半導体チップは、ＳｉＣ基板１と、ＳｉＣ基板１上に形成されたエピタキシャル層２と、エピタキシャル層２上に形成されたエピタキシャル層３とを有している。ＳｉＣ基板１は具体的には４Ｈ−ＳｉＣ基板であり、ＳｉＣ基板１にはＮ型の不純物が比較的高い濃度で導入されている。このＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１８〜１×１０２１ｃｍ−３である。
図では、エピタキシャル層２とエピタキシャル層３との境界を破線で示している。エピタキシャル層２、３は共にドリフト層を構成している。本実施の形態では、上記のようにＳｉＣ基板１上のエピタキシャル層が積層構造を有している。
また、エピタキシャル層２の膜厚は例えば３０μｍであり、エピタキシャル層２はＮ型の半導体層である。エピタキシャル層２に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、３×１０１５ｃｍ−３である。エピタキシャル層３の膜厚は例えば１．５μｍであり、エピタキシャル層３はＮ型の半導体層である。エピタキシャル層３に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１６ｃｍ−３である。つまり、Ｎ型不純物の濃度は、エピタキシャル層２、エピタキシャル層３、およびＳｉＣ基板１の順に、より高くなる関係にある。
エピタキシャル層３の下であって、エピタキシャル層２の上面には、複数の埋め込みＰ型層ＢＰがＸ軸方向に並んで配置されている。埋め込みＰ型層ＢＰはＰ型の半導体層であり、埋め込みＰ型層ＢＰに導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、１×１０１９ｃｍ−３である。Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間隔は例えば２μｍである。埋め込みＰ型層ＢＰはエピタキシャル層２の上面近傍に形成されており、ＳｉＣ基板１には達していない。
エピタキシャル層３の上面には、Ｘ軸方向に並んで複数の溝７が形成されている。溝７はＸ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間の領域の直上に形成されており、エピタキシャル層２の上面には達していない。溝７はゲート電極９を埋め込むための開口部であり、各溝７の内側には、エピタキシャル層３側からゲート絶縁膜８を介してゲート電極９が形成されている。ゲート絶縁膜８は例えば酸化シリコン（ＳｉＯ２）膜からなり、その膜厚は例えば５０ｎｍである。ゲート電極９は例えばポリシリコン（Ｓｉ）膜からなり、リン（Ｐ）が導入されている。溝７のエピタキシャル層３の最上面からの深さは例えば１μｍであり、溝７のＸ軸方向の幅は例えば１μｍである。
Ｘ軸方向において隣り合う溝７同士の間のエピタキシャル層３の上面には、Ｎ＋型ソース層５が形成されている。Ｎ型の半導体層であるＮ＋型ソース層５に導入されたＮ型不純物は、例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０２０ｃｍ−３である。Ｎ＋型ソース層５のエピタキシャル層３の最上面からの形成深さは例えば０．３μｍである。
Ｘ軸方向において隣り合う溝７同士の間のエピタキシャル層３内であって、Ｎ＋型ソース層５の下には、溝７と接する２つのＰ型ボディ層４がＸ軸方向に並んで形成されている。つまり、Ｐ型ボディ層は溝７内のゲート絶縁膜８に接して形成されており、隣り合う溝７同士の間において、２つのＰ型ボディ層４は互いに離間している。
つまり、隣り合う溝７同士の間で対向するＰ型ボディ層４は、エピタキシャル層３の上面に沿う方向において、Ｎ＋型ソース層５の直下の領域のエピタキシャル層３を挟むように並んで形成されている。また、上記のように対向するＰ型ボディ層４は、隣り合う溝７同士の対向する側壁のいずれか一方および前記ソース層の下面に接している。このように、隣り合う溝７同士の間で２つのＰ型ボディ層４が離間しているのは、これらの２つのＰ型ボディ層４同士の間に、後述する接合ダイオードＪＤの電通経路が形成されているためである。
Ｐ型ボディ層４に導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、５×１０１７ｃｍ−３である。Ｐ型ボディ層４のエピタキシャル層３の最上面からの形成深さは例えば０．７μｍである。つまり、Ｐ型ボディ層４はＮ＋型ソース層５よりも深く形成されており、溝７はＰ型ボディ層４よりも深く形成されている。
エピタキシャル層３およびゲート電極９の上には、開口部１１を有する層間絶縁膜１０が形成されている。層間絶縁膜１０は例えば酸化シリコン膜からなり、層間絶縁膜１０を貫通する開口部１１の底部において、Ｎ＋型ソース層５の上面が層間絶縁膜１０から露出している。つまり、開口部１１はＸ軸方向において隣り合う溝７同士の間の領域の直上に設けられている。
層間絶縁膜１０上には金属膜１２が形成されており、金属膜１２は開口部１１内を埋め込んでいる。なお、図示は省略しているが、開口部１１内に埋め込まれた金属膜１２とＮ＋型ソース層５の上面との間にはシリサイド層が形成されている。開口部１１内の金属膜１２はコンタクトプラグとしての役割を有し、層間絶縁膜１０上において、上面を露出している金属膜１２はパッドとしての役割を有している。金属膜１２は例えばアルミニウム（Ａｌ）からなる。
ＳｉＣ基板１の底面にシリサイド層（図示しない）を介して接するように、ＳｉＣ基板１の下にはドレイン電極１３が形成されている。ドレイン電極１３は、ＳｉＣ基板１の底面側から順に、例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜を順に積層した構造を有している。また、図示していないが、ＳｉＣ基板１の底面には、Ｎ型不純物（例えば窒素（Ｎ））が打ち込まれてドレイン層が形成されていてもよい。
ここで、ゲート絶縁膜８、Ｎ＋型ソース層５、Ｐ型ボディ層４、エピタキシャル層２、３およびＳｉＣ基板１は、トレンチ型ＭＯＳＦＥＴＱ１を構成している。つまり、Ｎ＋型ソース層５はトレンチ型ＭＯＳＦＥＴＱ１のソースを構成している。また、Ｐ型ボディ層４はトレンチ型ＭＯＳＦＥＴＱ１のチャネルが形成される層である。また、Ｎ型の半導体からなるエピタキシャル層２、３およびＳｉＣ基板１は、トレンチ型ＭＯＳＦＥＴＱ１のドレインを構成している。したがって、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレイン間の電流は、ドレイン電極１３側から、ＳｉＣ基板１、エピタキシャル層２、３の順に流れ、Ｐ型ボディ層４に形成されたチャネルを通って、Ｎ＋型ソース層５に流れ、その後金属膜１３に流れる。つまりトレンチ型ＭＯＳＦＥＴＱ１のドレイン電流は、主に垂直方向に流れる。
埋め込みＰ型層ＢＰの直上には溝７、ゲート絶縁膜８およびゲート電極９は形成されておらず、平面視において、埋め込みＰ型層ＢＰと溝７は離間している。このため、トレンチ型ＭＯＳＦＥＴＱ１のチャネルとなる領域、つまり、Ｐ型ボディ層４とゲート絶縁膜８との界面近傍のＰ型ボディ層４の直下には、埋め込みＰ型層ＢＰが形成されていない。これは、トレンチ型ＭＯＳＦＥＴＱ１に流れる電流の経路を埋め込みＰ型層ＢＰが遮ることを防ぎ、また、トレンチ型ＭＯＳＦＥＴＱ１のチャネル領域を構成する半導体層の結晶性を向上させるためである。
つまり、エピタキシャル層２の上面上にエピタキシャル層３をエピタキシャル成長法により形成した場合、Ｐ型不純物濃度の高い埋め込みＰ型層ＢＰの直上のエピタキシャル層３よりも、埋め込みＰ型層ＢＰが形成されていない領域、つまり、不純物濃度が低い領域のエピタキシャル層２の直上のエピタキシャル層３の方が結晶性が良い。したがって、トレンチ型ＭＯＳＦＥＴＱ１のチャネル領域の結晶性の悪化を防ぐため、トレンチ型ＭＯＳＦＥＴＱ１のチャネル領域と埋め込みＰ型層ＢＰとが平面視において重ならないように、平面視において溝７と埋め込みＰ型層ＢＰとを離間させている。
次に、図３に示す構造について説明する。図３は、Ｘ軸方向に沿う断面図であって、溝７を含み、かつ、Ｐ＋型コンタクト層６を含む領域における半導体チップの断面図である。図３に示す構造は、エピタキシャル層３の上面にＰ＋型コンタクト層６が形成されている点のみ、図２に示す構造と異なる。
Ｐ＋型コンタクト層６は、Ｘ軸方向において隣り合う溝７同士の間のエピタキシャル層３の上面において、Ｎ＋型ソース層５に挟まれて配置されている。Ｐ＋型コンタクト層６に導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、１×１０２０ｃｍ−３である。Ｐ＋型コンタクト層６のエピタキシャル層３の上面からの形成深さは例えば０．３μｍである。つまり、Ｐ型不純物の濃度は、Ｐ型ボディ層４、埋め込みＰ型層ＢＰ、およびＰ＋型コンタクト層６の順により高い関係にある。
図３に示すＰ＋型コンタクト層６は、ソース電極とＰ型ボディ層４とを等電位に保つために形成された半導体層であり、金属膜１２とＰ型ボディ層４との間をオーミックに接続する役割を有している。このため、Ｐ＋型コンタクト層６はＰ型ボディ層４と接して形成されている。つまり、Ｐ型ボディ層４にはソース電位が印加される。層間絶縁膜１０の開口部１１の底部において、Ｐ＋型コンタクト層６の上面は露出しているが、当該Ｐ＋型コンタクト層６の両側のＮ＋型ソース層５は露出していない。図１および図３に示すように、Ｐ＋型コンタクト層６のＸ軸方向における幅は、同方向における埋め込みＰ型層ＢＰの幅よりも小さい。溝７の特定の側壁に接するＰ型ボディ層４は、当該側壁に接するＮ＋型ソース層５よりもＸ軸方向における幅が大きいため、当該Ｐ型ボディ層４の上面は、当該Ｎ＋型ソース層５の横のＰ＋型コンタクト層６の下面に接している。
次に、図４に示す構造について説明する。図４は、Ｙ軸方向に沿う断面図であって、Ｙ軸方向において隣り合う溝７と、それらの間のＰ＋型コンタクト層６、Ｐ型接続層４ａを含む領域における半導体チップの断面図である。図４に示す構造は、図３に示す構造と似ているが、溝７、ゲート絶縁膜８およびゲート電極９が断面に沿って延在している点、隣り合う溝７同士の間でＰ型ボディ層４が分断されていない点、および、Ｐ型接続層４ａが形成されている点で、図２に示す構造と異なる。
図４に示すように、隣り合う溝７同士の間のエピタキシャル層３の上面には、Ｐ＋型コンタクト層６がＮ＋型ソース層５に挟まれて配置されている。この構成は図３に示す構成と同様である。また、Ｐ＋型コンタクト層６の直下のエピタキシャル層３内には、Ｐ＋型コンタクト層６に接してＰ型ボディ層４が形成されている。Ｐ型ボディ層４は、Ｙ軸方向において対向するゲート絶縁膜８のそれぞれの側壁のうち、一方から他方に亘って形成されている。
Ｐ型ボディ層４の直下には、Ｐ型ボディ層４に接してＰ型接続層４ａが形成されている。Ｐ型接続層４ａは、エピタキシャル層３の底面に達し、埋め込みＰ型層ＢＰの上面に接している。埋め込みＰ型層ＢＰ（図１〜図４参照）には、図４に示すＰ＋型コンタクト層６およびＰ型接続層４ａを介して、トレンチ型ＭＯＳＦＥＴＱ１（図２参照）のソース電極に印加される電位、つまりＮ＋型ソース層５と同じ電位が印加される。
Ｐ型接続層４ａに導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、１×１０１８ｃｍ−３である。Ｐ型接続層４ａのエピタキシャル層３の最上面からの形成深さは例えば１．５μｍである。
ここで、図２に示すトレンチ型ＭＯＳＦＥＴＱ１はダイオードを内蔵している。すなわち、トレンチ型ＭＯＳＦＥＴＱ１はＰＮ接合により構成される複数の内蔵ダイオード、つまりボディダイオードを有している。複数の内蔵ダイオードのうちの１つは、Ｐ型ボディ層４とその下のＮ型のエピタキシャル層３との間のＰＮ接合により構成される。また、複数の内蔵ダイオードのうちの他の１つは、埋め込みＰ型層ＢＰとその下のＮ型のエピタキシャル層２との間のＰＮ接合により構成される。
内蔵ダイオードの順方向に流れる電流は、ソース電極側、つまりＰ型ボディ層４から、順にエピタキシャル層３、２およびＳｉＣ基板１を介してドレイン電極１３側に流れる。また、他の内蔵ダイオードの順方向に流れる電流は、ソース電極側、つまり埋め込みＰ型層ＢＰから、順にエピタキシャル層２およびＳｉＣ基板１を介してドレイン電極１３側に流れる。つまり、トレンチ型ＭＯＳＦＥＴＱ１のソース側の金属膜１２は、内蔵ダイオードのアノード電極であり、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３は、内蔵ダイオードのカソード電極である。したがって、内蔵ダイオードは、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレインに対して逆並列に接続されている。
また、図２に示す複数の溝７同士の間には、接合ダイオードＪＤが形成されている。接合ダイオードＪＤは、Ｎ＋型ソース層５、エピタキシャル層３、２およびＳｉＣ基板１により構成された、整流効果を発揮する半導体素子である。接合ダイオードＪＤは、少なくともＮ＋型ソース層５と、Ｎ＋型ソース層５の下面に接するエピタキシャル層３とを有している。接合ダイオードＪＤにおいて順方向に流れる電流は、Ｎ＋型ソース層５から、順にエピタキシャル層３、２およびＳｉＣ基板１側に流れる。つまり、トレンチ型ＭＯＳＦＥＴＱ１のソース側の金属膜１２は、接合ダイオードＪＤのアノード電極であり、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３は、接合ダイオードＪＤのカソード電極である。
したがって、接合ダイオードＪＤは、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレインに対して逆並列に接続されている。つまり、トレンチ型ＭＯＳＦＥＴＱ１の上記内蔵ダイオードと接合ダイオードＪＤとは、互いに並列に接続されている。
言い換えれば、トレンチ型ＭＯＳＦＥＴＱ１のソースに接合ダイオードＪＤのアノードと内蔵ダイオードのアノードとが接続されており、トレンチ型ＭＯＳＦＥＴＱ１のドレインに接合ダイオードＪＤのカソードと内蔵ダイオードのカソードとが接続されている。つまり、トレンチ型ＭＯＳＦＥＴＱ１のドレイン−ソース間に流れる電流の向きと、接合ダイオードＪＤに順方向に流れる電流の向きとは逆向きである。また、トレンチ型ＭＯＳＦＥＴＱ１のドレイン−ソース間に流れる電流の向きと、内蔵ダイオード１３１に順方向に電流が流れた場合の当該電流の向きとは、逆向きである。
以下に、接合ダイオードＪＤの動作について説明する。
アノード電極である金属膜１２に順電圧が印加されると、隣り合う溝７同士の間において対向する２つのＰ型ボディ層４からＰ型ボディ層４内およびエピタキシャル層３内に拡がっていた空乏層が後退し始め、所定の電圧で左右の空乏層の重なりがなくなり、当該２つのＰ型ボディ層４同士の間に電流経路が形成される。このときの電圧が接合ダイオードＪＤの立ち上がり電圧である。これにより、接合ダイオードＪＤにおいて順方向に電流が流れる。
一方、カソード電極であるドレイン電極１３に高電圧が印加されたブロッキング状態においては、Ｐ型ボディ層４の下端近傍で電界が大きくなる。このように逆バイアス状態では、電界効果により上記２つのＰ型ボディ層４から拡がる空乏層により電流経路を遮断し、接合ダイオードＪＤにおいて逆方向に電流が流れることを防ぐ。
したがって、接合ダイオードＪＤは整流作用を有する電界効果ダイオードと呼ぶことができる。ここで、接合ダイオードＪＤはＰ型の半導体層を含んでいないため、通常のＰＮ接合により構成されるダイオードと異なり、通電しても小数キャリア、つまり正孔が殆ど流れない。
上記のように、接合ダイオードＪＤはＰ型ボディ層４が無ければ整流素子として動作しない。したがって、接合ダイオードＪＤはＰ型ボディ層４を含む素子であると考えることもできる。
以上に述べたように、本実施の形態の半導体装置である半導体チップは、トレンチ型ＭＯＳＦＥＴＱ１と、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードと、接合ダイオードＪＤとが混載された、高耐圧半導体装置である。
次に、図５に示す半導体チップの周縁部の構造について説明する。図５の左側には、アクティブ領域１Ａを示し、右側には終端領域１Ｂを示している。つまり、図５に示す構造のうち、図の左側は、半導体チップの中心部に近く、図の右側は、半導体チップの周縁部に近い。なお、図１〜図４を用いて説明した構造はアクティブ領域１Ａに形成されており、終端領域１Ｂは、半導体チップの周縁を囲む環状の領域である。図５に示すように、半導体チップの終端領域には、半導体チップの表面電界を緩和するための構造が設けられている。
すなわち、終端領域１Ｂでは、エピタキシャル層３が一部除去されて溝１５が形成されており、溝１５の底面はエピタキシャル層２上面に達している。溝１５の表面は、層間絶縁膜１０により覆われている。ただし、溝１５の直上には金属膜１２は形成されていない。
また、終端領域１Ｂ近傍のエピタキシャル層３の直下の埋め込みＰ型層ＢＰは、溝１５の底部まで延在しているため、溝１５の底面の一部には、埋め込みＰ型層ＢＰが形成されている。また、溝１５の側壁には、Ｐ型ボディ層４が形成されており、当該Ｐ型ボディ層４は、アクティブ領域１ＡのＰ型ボディ層４と異なり、エピタキシャル層３の上面から溝１５の側壁に沿ってエピタキシャル層３の下面に亘って形成されている。
ここで、溝１５の底面、つまり終端領域１Ｂのエピタキシャル層２の上面には、Ｐ型ボディ層４、埋め込みＰ型層ＢＰおよびＰ＋型コンタクト層６よりもＰ型の不純物濃度が低いＰ型半導体層１６が形成されている。エピタキシャル層２の上面からの形成深さは、埋め込みＰ型層ＢＰよりもＰ型半導体層１６の方が深く、また、Ｐ型半導体層１６はＳｉＣ基板１の上面には達していない。不純物濃度が比較的薄いＰ型半導体層１６は、溝１５の底部において、より不純物濃度が高い埋め込みＰ型層ＢＰと接している。また、Ｐ型半導体層１６は、Ｘ軸方向における半導体チップの端部までは達していない。なお、溝１５は半導体チップの端部までは延在しておらず、半導体チップの端部にはエピタキシャル層３が形成されている。
このように、半導体チップの終端領域１Ｂに溝１５を形成すること、および、溝１５の内側の表面に、半導体チップの周縁に向かって徐々に不純物濃度が小さくなるように半導体層を形成することで、半導体チップの表面電界を緩和することができる。これにより、半導体装置の耐圧を向上させることができる。本実施の形態においては、埋め込みＰ型層ＢＰを、半導体チップの周縁に向かって段階的に不純物濃度を薄くする構成の一部として用いている。
次に、比較例を用いて、本実施の形態の半導体装置の効果について説明する。
高耐圧半導体装置としてＳｉＣ基板にトレンチ型ＭＯＳＦＥＴを形成する場合、トレンチ型ＭＯＳＦＥＴの内蔵ダイオードが導通することで、ＰＮ接合を構成するＰ型層内から小数キャリア（正孔）が注入され、ＳｉＣ基板内の欠陥がＳｉＣ基板上のエピタキシャル層に拡張するため、トレンチ型ＭＯＳＦＥＴのオン抵抗が増大する問題がある。つまり、トレンチ型ＭＯＳＦＥＴの内蔵ダイオードに電流が流れると、積層欠陥が拡大し、これによりＳｉＣ基板およびエピタキシャル層の抵抗が増大することで、オン電圧が上昇する。この問題が生じることを防ぐためには、当該内蔵ダイオードのＰＮ接合に電流が流れることを防ぐ必要がある。
上記問題の対策の一つとして、ＳｉＣ基板上にトレンチ型ＭＯＳＦＥＴと共にショットキーバリアダイオードを混載することが考えられる。内蔵ダイオードよりも順方向の立ち上がり電圧が低いショットキーバリアダイオードに電流が流れれば、内蔵ダイオードが導通しないため、欠陥の拡大を防ぐことができる。このショットキーバリアダイオードは、ＳｉＣ基板上のエピタキシャル層の上面と、当該エピタキシャル層上の金属配線とのショットキー接続により構成される。
しかし、ショットキーバリアダイオードを形成する領域にはトレンチ型ＭＯＳＦＥＴを形成することができないため、ショットキーバリアダイオードを設けると、半導体チップの主面においてトレンチ型ＭＯＳＦＥＴを形成することができる領域が減る。このため、トレンチ型ＭＯＳＦＥＴの集積度が低下することで、半導体装置の耐圧が低下する。すなわち、半導体チップの微細化が困難となる。
また、素子の耐圧を高めるほど、ショットキーバリアダイオードは、所定の電圧に対して流れる電流が小さくなる。このため、特に高耐圧の半導体装置では、ショットキーバリアダイオードよりもトレンチ型ＭＯＳＦＥＴの内蔵ダイオードの方が電流が流れやすくなるため、上記欠陥の拡大を防ぐことができない。つまり、トレンチ型ＭＯＳＦＥＴと共にショットキーバリアダイオードを混載した構成では、半導体装置を高耐圧にすることが困難となる。
また、上記問題の対策の他の一つとして、ＳｉＣ基板上にトレンチ型ＭＯＳＦＥＴと共に、トレンチ型ＭＯＳＦＥＴの内蔵ダイオードよりも低抵抗な素子である接合ダイオードを混載することが考えられる。接合ダイオードに電流が流れれば、内蔵ダイオードが導通しないため、欠陥の拡大を防ぐことができる。これは、上述したように、接合ダイオードＪＤの電流経路はＰ型半導体層を含まず、導通しても小数キャリア（正孔）が殆ど流れないためである。
以下に、図２６を用いて、トレンチ型ＭＯＳＦＥＴと接合ダイオードとを混載した構成について説明する。図２６は、比較例である半導体装置の断面図である。図２６には、図２に示す断面と対応する箇所における構造を示している。
図２６に示すように、比較例の半導体装置である半導体チップは、ＳｉＣ基板１と、その上に形成されたエピタキシャル層２ａを有している。つまり、ＳｉＣ基板１上に形成されたエピタキシャル層は１層のみである。ＳｉＣ基板１上には、図２に示す本実施の形態の半導体装置と同様にトレンチ型ＭＯＳＦＥＴＱ１、層間絶縁膜１０および金属膜１２が形成されている。また、ＳｉＣ基板１の底面に接してドレイン電極１３が形成されている。
接合ダイオードＪＤは、平面視において、隣り合う溝７同士の間に形成された２つのＰ型ボディ層４同士の間に形成されている。つまり、接合ダイオードＪＤは、Ｎ＋型ソース層５、エピタキシャル層２ａおよびＳｉＣ基板１により構成されている。接合ダイオードＪＤは、順バイアス時には両側のＰ型ボディ層４から拡がる空乏層同士が縮小し、互いに離れることで、導通する。また、接合ダイオードＪＤは、逆バイアス時には、両側のＰ型ボディ層４から拡がる空乏層同士が互いに接し、電流経路が遮断されるため、導通しない。本願では、このような動作により整流効果を発揮する半導体素子を接合ダイオードまたは電界効果ダイオードと呼ぶ。
ここでは、隣り合うゲート電極９同士の間に、トレンチ型ＭＯＳＦＥＴのチャネル層と共に接合ダイオードＪＤを配置することができる。このため、上記のようにショットキーバリアダイオードを形成する場合に比べ、図２６に示すように接合ダイオードＪＤを形成する構成では、トレンチ型ＭＯＳＦＥＴの集積度が低下することを防ぐことができる。
しかし、トレンチ型ＭＯＳＦＥＴを含む当該半導体チップを高耐圧化しようとすると、ドリフト層であるエピタキシャル層２ａ内の電界が高くなるため、Ｐ型ボディ層４から拡がる空乏層の小さくなるため、接合ダイオードＪＤの耐圧を維持することができない。つまり、電界が高くなると、空乏層によるバリアが弱まるため、半導体チップを高耐圧化することが困難となる。
この問題の対策として、接合ダイオードＪＤの耐圧を維持するために、接合ダイオードＪＤの両側のＰ型ボディ層４同士の間隔を小さくすることが考えられる。しかし、この場合、接合ダイオードＪＤの抵抗が上昇し、また、接合ダイオードＪＤの立ち上がり電圧である順方向電圧ＶＦが高くなるため、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードに電流が流れることを防ぐことが困難となる。つまり、エピタキシャル層２ａを含む基板内の電界が高まることに起因して、低抵抗かつ高耐圧の接合ダイオードＪＤを形成することが困難となる。
また、高耐圧な半導体チップ内においては、ＳｉＣ基板上のエピタキシャル層内の電界が高くなることで、ゲート絶縁膜が破壊されやすくなる問題がある。ＳｉＣ基板およびその上のエピタキシャル層は炭化ケイ素（ＳｉＣ）からなるため、電界が高い状態でも破壊されにくいが、エピタキシャル層上に堆積されたゲート絶縁膜は例えば酸化シリコン膜からなるため、高電界により破壊されやすい。特に、ゲート電極が埋め込まれた溝の底部に電界が集中するため、溝底部のゲート絶縁膜は高電界により破壊されやすい。
以上の問題に対し、本実施の形態の半導体装置では、図１〜図４に示すように、エピタキシャル層２、３からなる積層膜内に、埋め込みＰ型層ＢＰを形成している。埋め込みＰ型層ＢＰは、トレンチ型ＭＯＳＦＥＴＱ１のソース電極である金属膜１２およびＮ＋型ソース層５と同じ電位が印加される半導体層である。したがって、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３に高電圧が印加されていても、埋め込みＰ型層ＢＰの電位はソース電極と同様に０Ｖであるため、埋め込みＰ型層ＢＰの存在により、エピタキシャル層２および３の内部の電界を緩和することができる。特に、埋め込みＰ型層ＢＰの上側の半導体層、つまりエピタキシャル層３内において、電界が高くなることを防ぐことができる。
よって、接合ダイオードＪＤの近傍の電界が小さくなるため、接合ダイオードＪＤの動作に必要な空乏層によるバリアの拡がりを容易に保持することができる。このため、接合ダイオードＪＤの耐圧を高めることができる。また、接合ダイオードＪＤを挟むＰ型ボディ層４同士の間隔を小さくしなくても接合ダイオードＪＤの耐圧を維持できるため、接合ダイオードＪＤの抵抗が高くなることを防ぐことができる。したがって、低抵抗かつ高耐圧な接合ダイオードＪＤを形成することができる。
また、エピタキシャル層３内の電界が高くなることを抑えることで、接合ダイオードＪＤの立ち上がり電圧である順方向電圧ＶＦが高くなることを防ぐことできる。したがって、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードに電流が流れることを防ぐことができる。以上より、半導体装置の性能を高めることができる。
また、エピタキシャル層３内の電界が小さくなることで、溝７の底部のゲート絶縁膜８が高電界に起因して破壊されることを防ぐことができる。よって、半導体装置をより高耐圧化することが容易となるため、半導体装置の性能を高めることができる。
また、上記のようにショットキーバリアダイオードを形成する場合に比べ、接合ダイオードＪＤを形成する構成では、トレンチ型ＭＯＳＦＥＴの集積度が高めることができる。つまり、半導体チップの微細化が容易となる。したがって、半導体装置の性能を高めることができる。
本実施の形態では、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードよりも低抵抗であり、立ち上がり電圧が低く、かつ高耐圧な接合ダイオードＪＤを形成することで、接合ダイオードＪＤに並列に接続された内蔵ダイオードに電流が流れることを防ぐことができる。つまり、内蔵ダイオードに代わり接合ダイオードＪＤが導通することで、内蔵ダイオードのＰＮ接続に電流が流れることを防ぎ、小数キャリア（正孔）の移動を防ぐことができる。よって、エピタキシャル層２、３を含む基板内における積層欠陥の拡大を防ぐことができるため、トレンチ型ＭＯＳＦＥＴＱ１のオン抵抗の増大、およびオン電圧の上昇を防ぐことができる。
これにより半導体装置の消費電力の増大を防ぐことができるため、半導体装置の性能を向上させることができる。また、半導体装置が正常に動作しなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
また、トレンチ型ＭＯＳＦＥＴＱ１の集積度の低下を防ぎつつ、同一チップに、トレンチ型ＭＯＳＦＥＴＱ１と逆並列に接続された接合ダイオードＪＤを搭載することができるため、半導体装置の性能を高めることができる。
次に、本実施の形態の半導体装置の製造方法について、図６〜図２１を用いて説明する。図６、図８〜図１３、および図１５〜図２１は、本実施の形態の半導体装置の製造方法を説明する断面図である。また、図７および図１４は、本実施の形態の半導体装置の製造方法を説明する平面レイアウトである。
まず、図６に示すように、４Ｈ−ＳｉＣ基板であるＳｉＣ基板１を準備する。ＳｉＣ基板１にはＮ型の不純物が比較的高い濃度で導入されている。このＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１８〜１×１０２１ｃｍ−３である。続いて、周知のエピタキシャル成長法により、ＳｉＣ基板１上にエピタキシャル層２を形成する。エピタキシャル層２の膜厚は例えば３０μｍであり、エピタキシャル層２はＮ型の半導体層である。エピタキシャル層２に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、３×１０１５ｃｍ−３である。
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層２の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、埋め込みＰ型層ＢＰを形成する。埋め込みＰ型層ＢＰは、Ｙ軸方向に延在するパターンであって、Ｘ軸方向に複数並べられたパターンと、Ｘ軸方向に延在するパターンとが一体となったレイアウトを有している。Ｐ型不純物の濃度は例えば、１×１０１９ｃｍ−３である。Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間隔は例えば２μｍである。埋め込みＰ型層ＢＰはエピタキシャル層２の上面近傍に形成されており、ＳｉＣ基板１には達していない。
次に、図８に示すように、ＳｉＣ基板１およびエピタキシャル層２を覆うようにカーボン層を形成した後、エピタキシャル層２を含む基板を、１７００℃の熱処理により活性化する。その後、当該カーボン層を酸素アッシャにより除去する。図８は、図７のＡ−Ａ線に対応する位置における断面図である。
続いて、周知のエピタキシャル成長法により、エピタキシャル層２上にエピタキシャル層３を形成する。エピタキシャル層３の膜厚は例えば１．５μｍであり、エピタキシャル層３はＮ型の半導体層である。エピタキシャル層３に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１６ｃｍ−３である。図では、エピタキシャル層２とエピタキシャル層３との境界を破線で示している。
次に、ＳｉＣ基板１、エピタキシャル層２および３を含む基板の周縁部の上面に、フォトリソグラフィ技術およびエッチング技術を用いて、半導体装置の電界緩和のための溝を形成する。これにより、終端領域１Ｂ（図１３参照）のエピタキシャル層３が除去されて溝１５（図１３参照）が形成されることで、エピタキシャル層２の上面が露出される。これにより露出したエピタキシャル層２の上面、つまり溝１５の底面には、埋め込みＰ型層ＢＰが露出している。
次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、複数のＰ型ボディ層４を形成する。図９は、図７のＡ−Ａ線に対応する位置における断面図である。
Ｐ型ボディ層４は、Ｙ軸方向に延在するパターンであって、Ｘ軸方向に複数並べられたパターンと、Ｘ軸方向に延在するパターンとが一体となったレイアウトを有している。図では、Ｐ型ボディ層４はＸ軸方向において複数並べて形成されている。Ｐ型ボディ層４のＸ軸方向に延在するパターン（図１０参照）は、埋め込みＰ型層ＢＰのＸ軸方向に延在するパターンと平面視において重なる位置に形成されている。また、図９に示すＰ型ボディ層４のＹ軸方向に延在するパターンは、Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間の領域の直上に形成されている。つまり、Ｘ軸方向において隣り合うＰ型ボディ層４同士は、埋め込みＰ型層ＢＰの直上で離間している。
Ｐ型ボディ層４内のＰ型不純物の濃度は例えば、５×１０１７ｃｍ−３である。Ｐ型ボディ層４のエピタキシャル層３の上面からの形成深さは例えば０．７μｍである。上記のように複数のＰ型ボディ層４をそれぞれ離間させて形成しているのは、隣り合うＰ型ボディ層４同士の間の領域を、後述する接合ダイオードＪＤ（図１１参照）の電流経路とするためである。
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、Ｐ型接続層４ａを形成する。図１０は、図７のＣ−Ｃ線に対応する位置における断面図である。
Ｐ型接続層４ａはＰ型ボディ層４に接して形成され、かつ、埋め込みＰ型層ＢＰの上面に接している。Ｐ型接続層４ａ内のＰ型不純物の濃度は例えば、１×１０１８ｃｍ−３である。Ｐ型接続層４ａのエピタキシャル層３の上面からの形成深さは、例えば１．５μｍである。
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＮ型の不純物（例えば窒素（Ｎ））を打ち込むことで、Ｎ＋型ソース層５を形成する。図１１は、図７のＡ−Ａ線に対応する位置における断面図である。Ｎ＋型ソース層５内のＮ型不純物の濃度は例えば、１×１０２０ｃｍ−３である。Ｎ＋型ソース層５のエピタキシャル層３の上面からの形成深さは例えば０．３μｍである。なお、図ではエピタキシャル層３の上面の全面にＮ＋型ソース層５を形成しているが、埋め込みＰ型層ＢＰのＸ軸方向に延在するパターンの直上にはＮ＋型ソース層５を形成していない領域がある。
Ｎ＋型ソース層５を形成することにより、Ｎ＋型ソース層５、エピタキシャル層２および３と、Ｐ型ボディ層４とを備えた接合ダイオードＪＤが形成される。接合ダイオードＪＤはＰ型ボディ層４から拡がる空乏層の動きを利用して整流効果を得る素子であり、その具体的な動作は、図２を用いて上述した通りである。
次に、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、複数のＰ＋型コンタクト層６を形成する。図１２は、図７のＢ−Ｂ線に対応する位置における断面図である。Ｐ＋型コンタクト層６内のＰ型不純物の濃度は例えば、１×１０２０ｃｍ−３である。Ｐ＋型コンタクト層６のエピタキシャル層３の上面からの形成深さは例えば０．３μｍである。
ここでは、Ｐ＋型コンタクト層６を、埋め込みＰ型層ＢＰの直上において、Ｎ＋型ソース層５に挟まれるように形成する。複数のＰ＋型コンタクト層６は、Ｙ軸方向に延在する埋め込みＰ型層ＢＰの直上において、Ｙ軸方向に複数並んで配置されており、また、他のＰ＋型コンタクト層６は、Ｘ軸方向に延在する埋め込みＰ型層ＢＰと平面視において重なるように、Ｘ軸方向に延在している。Ｐ＋型コンタクト層６は、Ｘ軸方向におけるＰ型ボディ層４の端部の上面に接するように形成されている。
Ｘ軸方向において、Ｐ＋型コンタクト層６の幅は、その直下の埋め込みＰ型層ＢＰの幅よりも小さい。ここでは、平面視において、埋め込みＰ型層ＢＰのＸ軸方向における端部と、Ｎ＋型ソース層５の端部とが重なるように、埋め込みＰ型層ＢＰの直上にＰ＋型コンタクト層６を形成している。なお、図示はしていないが、図７のＡ−Ａ線と重なる位置には、Ｐ＋型コンタクト層６を形成しない。
次に、図１３に示すように、半導体チップの表面電界を緩和するための構造ターミネーション領域を形成する。図１３の左側には、アクティブ領域１Ａを示し、右側には終端領域１Ｂを示している。つまり、図１３に示す構造のうち、図の左側は、後に形成される半導体チップの中心部に近く、図の右側は、当該半導体チップの周縁部に近い。なお、図６〜図１２を用いて説明した構造はアクティブ領域１Ａ内の構造である。
図８を用いて説明したエピタキシャル層３の形成後にアクティブ領域１Ａの周縁部のエピタキシャル層３を除去して形成した溝１５の側壁には、図９を用いて説明した不純物打ち込み工程により、Ｐ型ボディ層４の一部が形成されている。つまり、溝１５の側壁の当該Ｐ型ボディ層４は、アクティブ領域１ＡのＰ型ボディ層４と異なり、エピタキシャル層３の上面から溝１５の側壁に沿ってエピタキシャル層３の下面に亘って形成されている。これに対し、図９〜図１２を用いて説明した工程では、溝１５の底面に不純物を導入していない。
上記の構造に対し、ここでは、溝１５の底面、つまり終端領域１Ｂのエピタキシャル層２の上面に、フォトリソグラフィ技術およびイオン注入法を用いて、Ｐ型の不純物（例えばアルミニウム（Ａｌ））を比較的低い濃度で打ち込むことにより、Ｐ型半導体層１６を形成する。溝１５の底面に形成されたＰ型半導体層１６は、Ｐ型ボディ層４、埋め込みＰ型層ＢＰおよびＰ＋型コンタクト層６よりもＰ型不純物の濃度が低い。エピタキシャル層２の上面からの形成深さは、埋め込みＰ型層ＢＰよりもＰ型半導体層１６の方が深く、また、Ｐ型半導体層１６はＳｉＣ基板１の上面には達していない。不純物濃度が比較的薄いＰ型半導体層１６は、溝１５の底部において、より不純物濃度が高い埋め込みＰ型層ＢＰと接している。また、Ｐ型半導体層１６は、Ｘ軸方向における半導体チップの端部までは達していない。
このように、半導体チップの終端領域１Ｂに溝１５を形成すること、および、溝１５の内側の表面に、半導体チップの周縁に向かって徐々に不純物濃度が小さくなるように複数の半導体層を形成することで、半導体チップの表面電界を緩和することができる。これにより、半導体装置の耐圧を向上させることができる。
本実施の形態においては、Ｐ型半導体層１６に隣接し、かつＰ型半導体層１６よりもＰ型不純物濃度が高く埋め込みＰ型層ＢＰを、半導体チップの周縁に向かって段階的に不純物濃度を薄くする構成の一部として用いている。したがって、半導体チップの周縁に向かって段階的に不純物濃度を薄くする構成のうち、Ｐ型半導体層１６よりもＰ型不純物の濃度が高い半導体層を設けるための工程を新たに設ける必要はない。このため、半導体装置の製造工程の煩雑化を防ぎつつ、終端領域１Ｂの電界緩和構造を形成することができる。
なお、図９〜図１３を用いて説明したそれぞれの不純物打ち込み工程は、適宜順序を変えて行ってもよい。
次に、図１４〜図１７に示すように、ＳｉＣ基板１、エピタキシャル層２および３を覆うようにカーボン層を形成した後、エピタキシャル層２、３を含む基板を、１７００℃の熱処理により活性化する。その後、当該カーボン層を酸素アッシャにより除去する。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、エピタキシャル層３の上面に、Ｘ軸方向に並ぶ複数の溝７を形成する。溝７の深さは例えば１μｍである。図１５は、図１４のＡ−Ａ線における断面図である。図１６は、図１４のＢ−Ｂ線における断面図である。図１７は、図１４のＣ−Ｃ線における断面図である。図１４では、埋め込みＰ型層ＢＰの形状を破線により示している。
図１４〜図１７に示すように、各溝７は、Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間の領域の直上に形成されており、エピタキシャル層２の上面には達していない。各溝７はＹ軸方向に延在しており、溝７はＸ軸方向に複数並んで配置されている。また、Ｘ軸方向に並ぶ複数の溝７からなるパターンが、Ｙ軸方向において、Ｐ＋型コンタクト層６の両側に設けられている（図１４参照）。このように、Ｙ軸方向に延在する溝７は、エピタキシャル層の上面においてＸ軸方向およびＹ軸方向にアレイ状に配置されている。
図１５および図１６に示すように、溝７はＰ型ボディ層４を分断するように形成されている。つまり、１つのＰ型ボディ層４のＸ軸方向における中央部に溝７が形成されることで、当該１つのＰ型ボディ層４の両端部が、溝７の両側に残る。よって、各Ｐ型ボディ層４は溝７に接している。また、Ｘ軸方向において隣り合う２つの溝７同士の間では、当該２つの溝７のうちの一方の溝７に接するＰ型ボディ層４と、もう一方の溝７に接するＰ型ボディ層４とが対向して離間している。すなわち、Ｐ型ボディ層４は、１つの溝７の両側の側壁に形成されている。
図１５に示すように、Ｘ軸方向において隣り合う２つの溝７同士の間のエピタキシャル層３の上面にはＮ＋型ソース層５のみが形成されている。また、図１６に示すように、Ｘ軸方向において隣り合う２つの溝７同士の間のエピタキシャル層３の上面には、Ｐ＋型コンタクト層６が形成され、当該Ｐ＋型コンタクト層６の両端と溝７との間のエピタキシャル層３の上面にはＮ＋型ソース層５が形成されている。
また、図１７に示すように、溝７はＹ軸方向に延在している。Ｙ軸方向において隣り合う溝７同士の間のエピタキシャル層３の上面には、Ｐ＋型コンタクト層６が形成され、当該Ｐ＋型コンタクト層６の両端と溝７との間のエピタキシャル層３の上面にはＮ＋型ソース層５が形成されている。また、Ｙ軸方向において隣り合う２つの溝７同士の間のＰ型ボディ層４は、分断されておらず、当該２つの溝の対向する側壁の一方から他方に亘って形成されている。
Ｙ軸方向において隣り合う溝７同士の間に形成された、Ｘ軸方向に延在するＰ＋型コンタクト層６は、その直下の埋め込みＰ型層ＢＰに対し、Ｐ型ボディ層４およびＰ型接続層４ａを介して電気的に接続されている。これは、エピタキシャル層３の上面のＰ＋型コンタクト層６と、埋め込みＰ型層ＢＰとに、ソース電極と同じ電位を印加するためである。
次に、図１８に示すように、エピタキシャル層３上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜を形成する。ゲート絶縁膜８は例えば５０ｎｍの膜厚で形成される。ゲート絶縁膜８は、複数の溝７のそれぞれの内側の側壁および底面を含む、エピタキシャル層３の上面全体を覆うように形成される。このとき、ゲート絶縁膜８は各溝７を完全には埋め込まない。続いて、ＳｉＣ基板１を酸窒化ガス雰囲気において熱処理する。これにより、ゲート絶縁膜８に窒素（Ｎ）を導入する。図１８および以下の説明で用いる図１９〜図２１は、図１４のＡ−Ａ線に対応する位置における断面図である。
続いて、エピタキシャル層３上およびゲート絶縁膜８上に、例えばＣＶＤ法を用いてポリシリコン膜９ａを形成する。ポリシリコン膜９ａは例えばＰ（リン）が導入されており、例えば３００ｎｍの膜厚で形成される。ポリシリコン膜９ａは、複数の溝７のそれぞれを完全に埋め込むように形成する。
次に、図１９に示すように、ポリシリコン膜９ａの上面をエッチバックし、ゲート絶縁膜８の上面を露出させることで、ポリシリコン膜９ａからなるゲート電極９を各溝７内に形成する。つまり、複数のゲート電極９は、隣り合う溝７同士の間において分離している。
これにより、ゲート絶縁膜８、Ｎ＋型ソース層５、Ｐ型ボディ層４、エピタキシャル層２、３およびＳｉＣ基板１からなるトレンチ型ＭＯＳＦＥＴＱ１が形成される。Ｎ＋型ソース層５はトレンチ型ＭＯＳＦＥＴＱ１のソースを構成し、Ｐ型ボディ層４はトレンチ型ＭＯＳＦＥＴＱ１のチャネルが形成される層である。また、Ｎ型の半導体からなるエピタキシャル層２、３およびＳｉＣ基板１は、トレンチ型ＭＯＳＦＥＴＱ１のドレインを構成している。
また、ここでは、トレンチ型ＭＯＳＦＥＴＱ１のＰＮ接合により構成される複数の内蔵ダイオードも形成される。複数の内蔵ダイオードのうちの１つは、Ｐ型ボディ層４とその下のＮ型のエピタキシャル層３との間のＰＮ接合により構成される。また、複数の内蔵ダイオードのうちの他の１つは、埋め込みＰ型層ＢＰとその下のＮ型のエピタキシャル層２との間のＰＮ接合により構成される。
接合ダイオードＪＤおよび内蔵ダイオードは、いずれも、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレインに対して逆並列に接続されている。つまり、接合ダイオードＪＤおよび内蔵ダイオードは互いに並列に接続されている。
続いて、例えばＣＶＤ法を用いて、エピタキシャル層３上、ゲート絶縁膜８上およびゲート電極９上に層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば酸化シリコン膜からなる。これにより、ゲート電極９の上面を層間絶縁膜１０により覆う。
次に、図２０に示すように、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１０およびゲート絶縁膜８をそれぞれ一部除去することで、開口部１１を形成する。これにより、層間絶縁膜１０の開口部１１の底部において、エピタキシャル層３の上面を露出させる。図１４のＡ−Ａ線と重なる領域においては、開口部１１の底部において、Ｎ＋型ソース層５の上面が露出する。図１４のＣ−Ｃ線と重なる領域（図示しない）においては、開口部１１の底部において、Ｐ＋型コンタクト層６と当該Ｐ＋型コンタクト層６の両側のＮ＋型ソース層５とのそれぞれの上面が露出する。ただし、図１４のＢ−Ｂ線と重なる領域（図示しない）においては、開口部１１の底部において、Ｐ＋型コンタクト層６の正面は露出するが、当該Ｐ＋型コンタクト層６の両側のＮ＋型ソース層５の上面は露出しない。
開口部１１は、Ｎ＋型ソース層５、Ｐ＋型コンタクト層６および埋め込みＰ型層ＢＰにソース電圧を供給するためのコンタクトプラグを埋め込むコンタクトホールである。開口部１１は、埋め込みＰ型層ＢＰの直上に設けられている。
次に、図２１に示すように、開口部１１の底部に露出するエピタキシャル層３の上面に、周知のサリサイド技術を用いて、シリサイド層（図示しない）を形成する。続いて、開口部１１を埋め込むように、層間絶縁膜１０上に金属膜１２を形成する。金属膜１２は、例えばアルミニウム（Ａｌ）からなり、上記シリサイド層を介して、開口部１１の底部のＮ＋型ソース層５、Ｐ＋型コンタクト層６に対してオーミックに接続される。金属膜１２は、例えばスパッタリング法により形成する。
金属膜１２はトレンチ型ＭＯＳＦＥＴＱ１のソース電極である。また、開口部１１内に埋め込まれた金属膜１２はコンタクトプラグとしての役割を有し、層間絶縁膜１０上において、上面を露出している金属膜１２はパッドとしての役割を有している。
続いて、ＳｉＣ基板１の底面に、イオン注入法によりＮ型の不純物（例えば窒素（Ｎ））を打ち込むことで、ドレイン領域（図示しない）を形成する。その後、周知のサリサイド技術を用いて、ＳｉＣ基板１の底面にシリサイド層（図示しない）を形成する。その後、例えばスパッタリング法を用いて、ＳｉＣ基板１の底面に、上記シリサイド層を介して、例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜を順に積層することで、この３層の積層膜からなるドレイン電極１３を形成する。
以上により、図２１に示す本実施の形態の半導体装置が完成する。上記製造工程により形成された半導体装置の具体的な構成は、図１〜図５を用いて上述した通りである。上記の工程を経たＳｉＣ基板１を、ダイシングにより個片化することで、複数の半導体チップを得ることができる。当該半導体チップは、トレンチ型ＭＯＳＦＥＴＱ１と、当該トレンチ型ＭＯＳＦＥＴＱ１に逆並列に接続された接合ダイオードＪＤと、当該トレンチ型ＭＯＳＦＥＴＱ１に逆並列に接続された内蔵ダイオードとが混載されたものである。
以下では、本実施の形態の半導体装置の製造方法の効果について説明する。本実施の形態の半導体装置の製造方法の効果は、主に図２および図２６を用いて上述した内容と同様である。
すなわち、上述したように、ＳｉＣ基板に設けられたトレンチ型ＭＯＳＦＥＴを駆動する際、トレンチ型ＭＯＳＦＥＴ内の内蔵ダイオードであるＰＮダイオードに電流が流れると、これに起因して基板内の欠陥が拡散し、半導体装置の性能が低下する問題がある。この問題の対策として、ＳｉＣ基板にトレンチ型ＭＯＳＦＥＴと共にショットキーバリアダイオードを混載すると、ＭＯＳＦＥＴの集積度が低下する問題が生じる。また、ショットキーバリアダイオードの代わりに接合ダイオードＪＤ（図２６参照）を形成すると、基板内の電界が高くなることに起因して、半導体装置の低抵抗かつ高耐圧の特性を維持することができなくなる問題がある。さらに、高耐圧な半導体チップ内においては、ＳｉＣ基板上のエピタキシャル層内の電界が高くなることで、ゲート絶縁膜が破壊されやすくなる問題がある。
これに対し、本実施の形態の半導体装置の製造方法では、図２１に示すように、エピタキシャル層２、３からなる積層膜内に、埋め込みＰ型層ＢＰを形成している。埋め込みＰ型層ＢＰは、トレンチ型ＭＯＳＦＥＴＱ１のソース電極である金属膜１２およびＮ＋型ソース層５と同じ電位が印加される半導体層である。したがって、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３に高電圧が印加されていても、埋め込みＰ型層ＢＰの電位はソース電極と同様に０Ｖであるため、埋め込みＰ型層ＢＰの存在により、エピタキシャル層２および３の内部において生じる電界を緩和することができる。
よって、接合ダイオードＪＤの近傍の電界が小さくなるため、接合ダイオードＪＤの動作に必要な空乏層によるバリアの拡がりを容易に保持することができる。このため、接合ダイオードＪＤの耐圧を高めることができる。また、接合ダイオードＪＤを挟むＰ型ボディ層４同士の間隔を小さくしなくても接合ダイオードＪＤの耐圧を維持できるため、接合ダイオードＪＤの抵抗が高くなることを防ぐことができる。したがって、低抵抗かつ高耐圧な接合ダイオードＪＤを形成することができる。
また、埋め込みＰ型層ＢＰを形成することによって、エピタキシャル層３内の電界が高くなることを抑えることで、接合ダイオードＪＤの立ち上がり電圧である順方向電圧ＶＦが高くなることを防ぐことできる。したがって、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードに電流が流れることを防ぐことができる。
また、埋め込みＰ型層ＢＰの形成によりエピタキシャル層３内の電界が小さくなることで、溝７の底部のゲート絶縁膜８が高電界に起因して破壊されることを防ぐことができる。また、上記のようにショットキーバリアダイオードを形成する場合に比べ、接合ダイオードＪＤを形成する構成では、トレンチ型ＭＯＳＦＥＴの集積度が高めることができるため、半導体チップの微細化が容易となる。
また、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードよりも低抵抗であり、かつ高耐圧な接合ダイオードＪＤを形成することで、接合ダイオードＪＤに並列に接続された内蔵ダイオードに電流が流れることを防ぐことができる。よって、エピタキシャル層２、３を含む基板内における積層欠陥の拡大を防ぐことができるため、トレンチ型ＭＯＳＦＥＴＱ１のオン抵抗の増大、およびオン電圧の上昇を防ぐことができる。
以上により、低抵抗かつ高耐圧な接合ダイオードＪＤを形成することで、積層欠陥の拡大によるオン電圧の上昇を防ぎ、かつ、トレンチ型ＭＯＳＦＥＴの集積度の低下を防ぐことできるため、半導体装置の性能を向上させることができる。また、高電界によりゲート絶縁膜８が破壊されることを防ぐことができるため、半導体装置の性能を向上させることができる。また、半導体装置が正常に動作しなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
（実施の形態２）
前記実施の形態１において説明したＭＯＳＦＥＴおよび接合ダイオードを有する半導体装置は、スイッチング素子として電力変換装置に用いることが出来る。本実施の形態のインバータモジュールを含む電力変換装置（インバータ）の回路図を図２２に示す。
図２２に示すように、インバータ１４０は、インバータモジュール１５０および制御回路１５４からなる３相モータ駆動用インバータである。インバータモジュール１５０は、複数のスイッチング素子１５１、複数のダイオード１５２および複数の内蔵ダイオード１３１からなる装置であり、図２２において破線で囲まれた範囲内の構成を有している。
制御回路１５４とインバータモジュール１５０とは、ノードＡ１、Ｂ１において接続されている。また、インバータモジュール１５０の各単相と負荷１５３とは、ノードＣ１、Ｄ１およびＥ１においてそれぞれ接続されている。
インバータモジュール１５０を構成する各単相において、電源電位（Ｖｃｃ）と負荷（例えばモータ）１５３の入力電位との間において、スイッチング素子１５１に対し、ダイオード１５２と内蔵ダイオード１３１とが逆並列に接続されている。つまり、スイッチング素子１５１のソースにダイオード１５２のアノードと内蔵ダイオード１３１のアノードとが接続されており、スイッチング素子１５２のドレインにダイオード１５２のカソードと内蔵ダイオード１３１のカソードとが接続されている。
また、スイッチング素子１５１のソース、ダイオード１５２のアノードおよび内蔵ダイオード１３１のアノードが、負荷１５３の入力電位に接続されており、スイッチング素子１５１のドレイン、ダイオード１５２のカソードおよび内蔵ダイオード１３１のカソードが、電源電位に接続されている。
すなわち、スイッチング素子１５１のドレイン−ソース間に流れる電流の向きと、ダイオード１５２に順方向に流れる電流の向き、および内蔵ダイオード１３１に順方向に流れ得る電流の向きとは、逆向きである。
同様に、負荷１５３の入力電位と接地電位（ＧＮＤ）との間においても、スイッチング素子１５１に対し、ダイオード１５２と内蔵ダイオード１３１とが逆並列に接続されている。つまり、スイッチング素子１５１のソース、ダイオード１５２のアノードおよび内蔵ダイオード１３１のアノードが、接地電位に接続されており、スイッチング素子１５１のドレイン、ダイオード１５２のカソードおよび内蔵ダイオード１３１のカソードが、負荷１５３の入力電位に接続されている。
つまり、負荷１５３の各単相に対し、２個のスイッチング素子１５１と２個のダイオード１５２と２個の内蔵ダイオード１３１とが設けられている。つまり、負荷１５３の全３相に対し、６個のスイッチング素子１５１と６個のダイオード１５２と６個の内蔵ダイオード１３１とが設けられている。
個々のスイッチング素子１５１のゲート電極には制御回路１５４が接続されており、この制御回路１５４によってスイッチング素子１５１が制御される。したがって、制御回路１５４でインバータモジュール１５０を構成するスイッチング素子１５１を流れる電流を制御することにより、負荷１５３を駆動することができる。
本実施の形態のスイッチング素子１５１と、これに逆並列に接続されたダイオード１５２および内蔵ダイオード１３１とは、前記実施の形態１において主に図２を用いて説明したトレンチ型ＭＯＳＦＥＴＱ１と、これに逆並列に接続された接合ダイオードＪＤおよび内蔵ダイオードとにそれぞれ対応している。つまり、本実施の形態のスイッチング素子１５１と、これに逆並列に接続されたダイオード１５２および内蔵ダイオード１３１とは、１個の半導体チップに混載されている。したがって、図２２に示す内蔵ダイオード１３１は、これに逆並列に接続されたスイッチング素子１５２に内蔵された素子である。内蔵ダイオード１３１は、半導体チップの基板内における欠陥の拡張を防ぐ観点から、電流が流れるべきではない素子である。
ここで、ダイオード１５２の機能について以下に説明する。
ダイオード１５２は、負荷１５３がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷１５３にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチング素子１５１とは逆方向に負荷電流が流れるモードがある。このとき、スイッチング素子１５１単体では、この逆方向に流れる負荷電流を流し得る機能をもたないので、スイッチング素子１５１に逆並列にダイオード１５２を接続する必要がある。
すなわち、インバータモジュール１５０において、例えばモータのように負荷１５３にインダクタンスを含む場合、スイッチング素子１５１をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、スイッチング素子１５１単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、スイッチング素子１５１に逆方向にダイオード１５２を接続する。つまり、ダイオード１５２は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
ここで、スイッチング素子１５１およびダイオード１５２によりインバータモジュール１５０を構成する場合に、スイッチング素子１５１が設けられた半導体チップに、ダイオード１５２が設けられた半導体チップを接続することが考えられる。しかしこの場合、スイッチング素子１５１を含む半導体チップの他に、ダイオード１５２を含む半導体チップを設ける必要があるため、インバータモジュール１５０およびインバータ１４０が大型化する問題がある。
これに対し本実施の形態では、インバータモジュール１５０において、スイッチング素子１５１およびダイオード１５２に、前記実施の形態１にて示した半導体装置である半導体チップを用いている。つまり、図２２に示すスイッチング素子１５１と、これに逆並列に接続されたダイオード１５２および内蔵ダイオード１３１とは、１個の半導体チップに設けられている。よって、スイッチング素子１５１を含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、インバータモジュール１５０を含むインバータ１４０からなる電力変換装置を小型化することができる。この小型化により、インバータモジュール１５０およびインバータ１４０の消費電力を低減することができる。
前記実施の形態１において説明した半導体装置は、接合ダイオードを形成することで、内蔵ダイオードに電流が流れることを防ぎ、順方向電圧（オン電圧）の増大を抑え、半導体装置の低抵抗かつ高耐圧な特性を実現するものである。
前記実施の形態１の半導体装置をスイッチング素子１５１に用いるインバータモジュール１５０およびインバータ１４０では、ＭＯＳＦＥＴの内蔵ダイオード１３１のＰＮ接合が導通することを防ぎつつ、スイッチング素子１５１とともに半導体装置に混載されたダイオード１５２を使用することが可能である。このため、スイッチング素子１５１が搭載された半導体チップの他に、ダイオード素子を含む余計な半導体チップをモジュールから取り除くことができ、かつ、スイッチング素子１５１が搭載された半導体チップの性能が基板内欠陥の拡張により低下することを防ぐことができる。
また、ダイオード１５２、つまり図２に示す接合ダイオードＪＤは、ソース電極に電気的に接続された埋め込みＰ型層ＢＰを形成することで、低抵抗化かつ高耐圧化な特性を実現することが可能である。また、ソース電極に電気的に接続された埋め込みＰ型層ＢＰを形成することで、溝７の底部のゲート絶縁膜８の破壊を防ぐことができ、トレンチ型ＭＯＳＦＥＴＱ１を高耐圧化することができる。よって、ダイオード１５２を搭載するインバータモジュール１５０およびインバータ１４０の消費電力を低減し、また、耐圧を向上させることができる。
また、上記のようにインバータモジュール１５０の消費電力を低減し、またインバータモジュール１５０を小型化することができるため、インバータモジュール１５０の発熱を抑えることができる。したがって、インバータ１４０に、インバータモジュール１５０を冷却する装置を設置する場合、当該冷却装置の規模を小さくすることができる。これにより、インバータ１４０を小型化することができる。
また、電力変換装置は、３相モータシステムに用いることができる。図２２に示した負荷１５３は３相モータであり、インバータ１４０に、前記実施の形態１にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
（実施の形態３）
前記実施の形態２において説明した３相モータシステムは、ハイブリッド車、電気自動車などの自動車に用いることができる。本実施の形態における３相モータシステムを用いた自動車を図２３および図２４を用いて説明する。図２３は、本実施の形態における電気自動車の構成を示す概略図であり、図２４は、本実施の形態における昇圧コンバータを示す回路図である。
図２３に示すように、電気自動車は、駆動輪１６０が接続された駆動軸１６１に動力を入出力可能とする３相モータ１６２と、３相モータ１６２を駆動するためのインバータ１６３と、バッテリ１６４とを備える。さらに、昇圧コンバータ１６５と、リレー１６６と、電源制御ユニット１７４とを備え、昇圧コンバータ１６５は、インバータ１６３が接続された電力ライン１６７と、バッテリ１６４が接続された電力ライン１６８とに接続されている。
ここでは、駆動軸１６１に３相モータ１６２が接続され、３相モータ１６２にインバータ１６３が接続され、インバータ１６３に電力ライン１６７を介して昇圧コンバータ１６５が接続されている。また、昇圧コンバータ１６５には、リレー１６６を有する電力ライン１６８を介して、バッテリ１６４が接続されている。図２２に示した構造と同様に、インバータ１６３は、複数のノードを介して昇圧コンバータ１６５に接続されており、また、複数のノードを介して３相モータ１６２に接続されている。
３相モータ１６２は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータと、を備えた同期発電電動機である。インバータ１６３には、前記実施の形態２において説明したインバータ１４０（図２２参照）を用いることができる。
昇圧コンバータ１６５は、図２４に示すように、インバータ１６９に、リアクトル１７０および平滑用コンデンサ１７１がそれぞれノードを介して接続された構成からなる。インバータ１６９の構成は、前記実施の形態２において説明したインバータ１４０と同様であり、インバータ１６９内のスイッチング素子１７２、ダイオード１７３および内蔵ダイオード１３２の構成も、前記実施の形態２において図２２を用いて説明したスイッチング素子１５１、ダイオード１５２および内蔵ダイオード１３１の構成とそれぞれ同じである。
電子制御ユニット１７４は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１６２のロータ位置を検出するセンサからの信号、またはバッテリ１６４の充放電値などを受信する。また、電子制御ユニット１７４は、インバータ１６３、昇圧コンバータ１６５、およびリレー１６６を制御するための信号を出力する。
本実施の形態８では、電力変換装置であるインバータ１６３および昇圧コンバータ１６５に、前記実施の形態２に示した電力変換装置を用いることができる。また、３相モータ１６２、およびインバータ１６３などからなる３相モータシステムに、前記実施の形態２に示した３相モータシステムを用いることができる。
これにより、電気自動車に占める駆動系の容積を低減することができて、電気自動車の小型化、軽量化、および省スペース化が可能となる。また、電気自動車に占める駆動系の消費電力を低減することができる。また、インバータ１６３を冷却する装置を設置する場合、当該冷却装置の規模を小さくすることができる。
なお、本実施の形態では電気自動車について説明したが、エンジンも併用するハイブリッド自動車にも同様に３相モータシステムを適用することができる。
（実施の形態４）
前記実施の形態２に示した３相モータシステムは、鉄道車両に用いることができる。前記実施の形態２における３相モータシステムを用いた鉄道車両を、図２５に示す。図２５は、実施の形態２の鉄道車両に備えられたコンバータおよびインバータを示す回路図である。
図２５に示すように、鉄道車両１４１は、パンタグラフＰＧ、車輪ＷＨ、トランス１８０、コンバータ１８１、キャパシタ１８２、インバータ１４０、および負荷（例えば電動機）１５３を有している。パンタグラフＰＧは、鉄道車両１４１外の架線ＯＷに接しており、車輪ＷＨは鉄道車両１４１外の線路ＲＴに接している。
パンタグラフＰＧと車輪ＷＨとの間にはトランス１８０が接続されている。トランス１８０はコンバータ１８１にノードを介して接続されており、コンバータ１８１にはキャパシタ１８２およびインバータ１４０がノードを介して並列に接続されている。また、インバータ１４０には負荷１５３がノードを介して接続されている。
鉄道車両１４１には架線ＯＷ（例えば２５ｋＶ）からパンダグラフＰＧを介して電力が供給される。鉄道車両１４１に備えられたトランス１８０を介して電圧が１．５ｋＶまで降圧され、コンバータ１８１で交流から直流に変換される。さらに、キャパシタ１８２を介してインバータ１４０で直流から交流に変換され、インバータ１４０から電力を供給されることで、負荷１５３である３相モータ（電動機）を駆動する。
コンバータ１８１内のスイッチング素子１５１およびダイオード１５２の構成、およびインバータ１４０内のスイッチング素子１５１およびダイオード１５２の構成は、前記実施の形態２において説明したスイッチング素子１５１およびダイオード１５２の構成と同じである。なお、図２５では、前記実施の形態２で示した制御回路１５４（図２２参照）の図示を省略している。
本実施の形態では、コンバータ１８１に、前記実施の形態２で示した電力変換装置を鉄道車両に用いることができる。また、鉄道車両に設置された負荷１５３、インバータ１４０、および制御回路からなる３相モータシステムに、前記実施の形態２で示した３相モータシステムを用いることができる。これにより、鉄道車両の小型化、軽量化および省電力化が可能となる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、ＳｉＣ半導体チップの素子領域には、接合型電界効果トランジスタ、金属−酸化膜半導体接合電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、ｐｎダイオード、ショットキーダイオード、またはジャンクションバリアショットキーダイオードなどが形成されていても構わない。
本発明は、炭化ケイ素を用いた半導体装置およびその半導体装置の製造方法、ならびにその半導体装置を用いたインバータモジュール、インバータ、および鉄道車両に適用して有効である。
１ ＳｉＣ基板
２、３ エピタキシャル層
４ Ｐ型ボディ層
４ａ Ｐ型接続層
５ Ｎ＋型ソース層
６ Ｐ＋型コンタクト層
７ 溝７
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ 開口部
１２ 金属膜
１３ ドレイン電極
ＢＰ 埋め込みＰ型層
ＪＤ 接合ダイオードＪＤ
Ｑ１ トレンチ型ＭＯＳＦＥＴ

Claims (14)

  1. 炭化ケイ素を含む第１導電型の半導体基板と、
    前記半導体基板上に形成された、炭化ケイ素を含む前記第１導電型のドリフト層と、
    前記ドリフト層の上面に形成された複数の溝のそれぞれの内側に、ゲート絶縁膜を介して形成されたゲート電極と、
    隣り合う前記複数の溝同士の間の前記ドリフト層の上面に形成された、前記第１導電型のソース層と、
    前記ドリフト層内に形成され、前記ソース層の下面と、前記ソース層を挟んで並ぶ前記複数の溝の対向する側壁のうちのいずれか一方とに接する、前記第１導電型とは異なる第２導電型の第１半導体層と、
    前記ドリフト層内において、前記複数の溝および前記第１半導体層よりも下に形成された、前記第２導電型の埋め込み半導体層と、
    を有し、
    前記ゲート電極、前記ソース層および前記ドリフト層は、トレンチ型のＭＯＳＦＥＴを構成し、
    前記ＭＯＳＦＥＴは、前記第１半導体層と前記ドリフト層との接合により構成される内蔵ダイオードを有し、
    前記ソース層と、隣り合う前記複数の溝同士の間で前記ソース層に接する前記ドリフト層とは、接合ダイオードを構成しており、
    前記ソース層、前記第１半導体層、および前記埋め込み半導体層には、前記ＭＯＳＦＥＴのソース電位が印加される、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ドリフト層は、第２半導体層と、前記第２半導体層上の第３半導体層とを含む積層構造を有しており、
    前記埋め込み半導体層は、前記第２半導体層の上面に形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記接合ダイオードと前記内蔵ダイオードとは、前記ＭＯＳＦＥＴに対して逆並列に接続されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記接合ダイオードは、前記内蔵ダイオードよりも立ち上がり電圧が低く、かつ低抵抗である、半導体装置。
  5. 請求項１記載の半導体装置において、
    平面視において、前記埋め込み半導体層は、隣り合う前記複数の溝同士の間において、前記複数の溝のそれぞれから離間して形成されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記接合ダイオードは、前記第１半導体層から拡がる空乏層の動きにより整流効果を奏する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記埋め込み半導体層は、所定の電位が印加されることで、前記ドリフト層内の電界を緩和する役割を有する、半導体装置。
  8. （ａ）炭化ケイ素を含む第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面上に、炭化ケイ素を含む前記第１導電型の第２半導体層を形成する工程、
    （ｃ）前記第２半導体層の上面に、前記第１導電型とは異なる第２導電型の埋め込み半導体層を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第２半導体層上に、炭化ケイ素を含む前記第１導電型の第３半導体層を形成することで、第２半導体層および第３半導体層を含むドリフト層を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記第３半導体層の上面に、前記第２導電型の第１半導体層を複数並べて形成する工程、
    （ｆ）前記（ｄ）工程の後、前記第３半導体層の上面に、前記第１導電型のソース層を形成する工程、
    （ｇ）前記（ｅ）工程および前記（ｆ）工程の後、前記第３半導体層の上面に、複数の溝を並べて形成する工程、
    （ｈ）前記複数の溝のそれぞれの内側に、ゲート絶縁膜を介してゲート電極を形成する工程、
    を有し、
    前記第１半導体層は、前記ソース層の下面と、前記ソース層を挟んで並ぶ前記複数の溝の対向する側壁のうちのいずれか一方とに接しており、
    前記ゲート電極、前記ソース層および前記ドリフト層は、トレンチ型のＭＯＳＦＥＴを構成し、
    前記ＭＯＳＦＥＴは、前記第１半導体層と前記ドリフト層との接合により構成される内蔵ダイオードを有し、
    前記ソース層と、隣り合う複数の前記溝同士の間において前記ソース層に接する前記ドリフト層とは、接合ダイオードを構成している、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記接合ダイオードと前記内蔵ダイオードとは、前記ＭＯＳＦＥＴに対して逆並列に接続されている、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記接合ダイオードは、前記内蔵ダイオードよりも立ち上がり電圧が低く、かつ低抵抗である、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記ソース層、前記第１半導体層、および前記埋め込み半導体層には、前記ＭＯＳＦＥＴのソース電位が印加される、半導体装置の製造方法。
  12. 請求項１記載の半導体装置を有する、インバータモジュール。
  13. 請求項１記載の半導体装置を有するインバータモジュールと、
    前記インバータモジュール内の前記半導体装置を制御する制御回路と、
    を有する、インバータ。
  14. 請求項１記載の半導体装置を用いたインバータと、
    前記インバータからの電力供給を受けて車両を駆動する電動機と、
    を備える、鉄道車両。
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