JP6606364B2 - 半導体装置およびその製造方法 - Google Patents
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Description
以下、図面を参照しながら実施の形態1の半導体装置について詳細に説明する。本実施の形態1の半導体装置は、GG型(ゲート−ゲート)のアクティブセル領域と、EE型(エミッタ−エミッタ型)のインアクティブセル領域(非アクティブセル領域)と、を有するIGBTを備えた半導体装置である。なお、IGBTがGG型のアクティブセル領域を有する、とは、アクティブセル領域に互いに間隔を空けて配置された2つのトレンチゲート電極の各々が、ゲート電極と電気的に接続されていることを、意味する。また、IGBTがEE型のインアクティブセル領域を有する、とは、インアクティブセル領域に互いに間隔を空けて配置された2つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続されていることを、意味する。
初めに、本実施の形態1の半導体装置としての半導体チップの構成について説明する。
次に、実施の形態1の半導体装置の製造方法を説明する。図7〜図24は、実施の形態1の半導体装置の製造工程を示す要部断面図である。図7〜図17、図19および図21〜図24は、図4と同様に、図3のA−A線に沿った断面図であり、図18および図20は、図5と同様に、図3のB−B線に沿った断面図である。
次に、GG構造、EGE構造およびGGEE構造の特徴について説明する。
次に、比較例の半導体装置について説明する。比較例の半導体装置も、実施の形態1の半導体装置と同様に、GG型のアクティブセル領域と、EE型のインアクティブセル領域と、を有するIGBTを備えている。
実施の形態1におけるEE型のインアクティブセル領域LCeは、比較例におけるEE型のインアクティブセル領域LCeと同様であるため、図28に示す寄生MOSFETは、実施の形態1の半導体装置にも設けられている。この観点からは、実施の形態1の半導体装置でも、EE型のインアクティブセル領域LCeが設けられていない場合に比べれば、オン状態、および、L負荷スイッチングのターンオン時に、IE効果が抑制されやすくなるとも考えられる。
実施の形態1の半導体装置では、GG型のアクティブセル領域LCaにおいて、p型ボディ領域PBの下に、n型の半導体領域としてのn型ホールバリア領域NHBが形成され、EE型のインアクティブセル領域LCeにおいて、p型ボディ領域PBの下に、n型の半導体領域としてのn型ホールバリア領域NHBが形成されていた。
実施の形態2では、GG型のアクティブセル領域およびEE型のインアクティブセル領域を有するIGBTを備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
前述したように、本実施の形態2のモジュールであるIGBTモジュール10に含まれる複数のIGBTチップ12の各々として、図1〜図6に示した実施の形態1の半導体装置を用いることができる。
10、10H、10L IGBTモジュール
11 ダイオードモジュール
12 IGBTチップ
13 ダイオード
AR1 セル形成領域
AR2 ゲート配線引き出し領域
AR3、AR4 領域
CE コレクタ電極
CF 導電膜
CHP 半導体チップ
CL p+型コレクタ領域
CP、GTG 接続電極
CT コンタクト溝
CTC1、CTC2 制御回路
EE エミッタ電極
EP エミッタパッド
FPF、IF 絶縁膜
GE ゲート電極
GI ゲート絶縁膜
GL ゲート配線
GND 接地電位
GP ゲートパッド
HM ハードマスク膜
IL 層間絶縁膜
INV インバータ
LC 単位セル領域
LCa アクティブセル領域
LCaa、LCba アクティブセクション
LCai、LCbi インアクティブセクション
LCe、LCi インアクティブセル領域
LCi1〜LCi3 部分
MOT モータ
ND n−型ドリフト領域
NE、NE1、NE2 n+型エミッタ領域
NHB、NHB1、NHB2 n型ホールバリア領域
Ns n型フィールドストップ領域
OP1、OP2 開口部
PB p型ボディ領域
PBC、PBCp p+型ボディコンタクト領域
PF、PFp p型フローティング領域
PH1 U相
PH2 V相
PH3 W相
PLP p+型ラッチアップ防止領域
PM1、PM2 パワーモジュール
PR p+型半導体領域
PT1 経路
R1〜R3 レジスト膜
Sa 上面
Sb 下面
SLn、SLp 半導体層
SS 半導体基板
T1〜T4 トレンチ
TG1〜TG4、TGz トレンチゲート電極
TGp1、TGp2 端部トレンチゲート電極
TGx エミッタ接続部
TM1、TM2 入力端子
VCC 電源電位
Wa、We、Wi 幅
Claims (8)
- 第1主面、および、前記第1主面と反対側の第2主面を有する半導体基板と、
前記半導体基板内に形成された第1導電型の第1半導体層と、
前記第1半導体層に対して前記第2主面側に位置する部分の前記半導体基板内に形成された、前記第1導電型と異なる第2導電型の第2半導体層と、
前記第1主面から前記第1半導体層の途中まで達し、かつ、平面視において、第1方向に延在する第1溝部と、
前記第1主面から前記第1半導体層の途中まで達し、平面視において、前記第1溝部と間隔を空けて配置され、かつ、前記第1方向に延在する第2溝部と、
前記第1主面から前記第1半導体層の途中まで達し、前記第2溝部を挟んで前記第1溝部と反対側に配置され、かつ、平面視において、前記第1方向に延在する第3溝部と、
前記第1主面から前記第1半導体層の途中まで達し、前記第3溝部を挟んで前記第2溝部と反対側に配置され、かつ、平面視において、前記第1方向に延在する第4溝部と、
前記第1溝部の内壁に形成された第1絶縁膜と、
前記第2溝部の内壁に形成された第2絶縁膜と、
前記第3溝部の内壁に形成された第3絶縁膜と、
前記第4溝部の内壁に形成された第4絶縁膜と、
前記第1絶縁膜上に、前記第1溝部を埋め込むように形成された第1トレンチ電極と、
前記第2絶縁膜上に、前記第2溝部を埋め込むように形成された第2トレンチ電極と、
前記第3絶縁膜上に、前記第3溝部を埋め込むように形成された第3トレンチ電極と、
前記第4絶縁膜上に、前記第4溝部を埋め込むように形成された第4トレンチ電極と、
前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に形成され、前記第1絶縁膜および前記第2絶縁膜に接触した、前記第2導電型の第1半導体領域と、
前記第3溝部と前記第4溝部との間に位置する部分の前記第1半導体層に形成され、前記第3絶縁膜および前記第4絶縁膜に接触した、前記第2導電型の第2半導体領域と、
前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に形成され、前記第1半導体領域および前記第1絶縁膜に接触した、前記第1導電型の第3半導体領域と、
前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に形成され、前記第1半導体領域および前記第2絶縁膜に接触した、前記第1導電型の第4半導体領域と、
前記第1溝部を挟んで前記第2溝部と反対側に位置する部分の前記第1半導体層に形成された、前記第2導電型の第5半導体領域と、
前記第2溝部と前記第3溝部との間に位置する部分の前記第1半導体層に形成された、前記第2導電型の第6半導体領域と、
前記第4溝部を挟んで前記第3溝部と反対側に位置する部分の前記第1半導体層に形成された、前記第2導電型の第7半導体領域と、
前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層にそれぞれ形成され、前記第1半導体領域にそれぞれ接触した、前記第2導電型の複数の第8半導体領域と、
前記第3溝部と前記第4溝部との間に位置する部分の前記第1半導体層に形成され、前記第2半導体領域に接触した、前記第2導電型の第9半導体領域と、
前記第3半導体領域、前記第4半導体領域、前記複数の第8半導体領域、前記第9半導体領域、前記第3トレンチ電極および前記第4トレンチ電極と電気的に接続されたエミッタ電極と、
前記第2半導体層と電気的に接続されたコレクタ電極と、
前記第1トレンチ電極および前記第2トレンチ電極と電気的に接続されたゲート電極と、
前記第1半導体領域および前記第2半導体領域を覆う第5絶縁膜と、
前記第5絶縁膜をそれぞれ貫通して前記第1半導体領域の途中までそれぞれ達する複数の第1開口部と、
前記第5絶縁膜を貫通して前記第2半導体領域の途中まで達する第2開口部と、
前記複数の第1開口部の各々にそれぞれ埋め込まれた複数の第1接続電極と、
前記第2開口部に埋め込まれた第2接続電極と、
を有し、
前記第5半導体領域の前記第2主面側の端部は、前記第1主面に垂直な第2方向において、前記第1溝部の前記第2主面側の端部に対して前記第2主面側に配置され、
前記第6半導体領域の前記第2主面側の端部は、前記第2方向において、前記第2溝部の前記第2主面側の端部、および、前記第3溝部の前記第2主面側の端部のいずれに対しても前記第2主面側に配置され、
前記第7半導体領域の前記第2主面側の端部は、前記第2方向において、前記第4溝部の前記第2主面側の端部に対して前記第2主面側に配置され、
前記複数の第8半導体領域の各々における前記第2導電型の不純物濃度は、前記第1半導体領域における前記第2導電型の不純物濃度よりも高く、
前記第9半導体領域における前記第2導電型の不純物濃度は、前記第2半導体領域における前記第2導電型の不純物濃度よりも高く、
前記複数の第8半導体領域は、平面視において、前記第1方向に沿って、互いに間隔を空けて配置され、
前記第9半導体領域は、前記第1方向に沿って、連続して形成され、
前記複数の第1開口部は、平面視において、前記第1方向に沿って、互いに間隔を空けて配置され、
前記第2開口部は、平面視において、前記第1方向に沿って、連続して形成され、
前記複数の第8半導体領域は、前記複数の第1開口部の各々に露出した部分の前記第1半導体領域にそれぞれ形成され、
前記第9半導体領域は、前記第2開口部に露出した部分の前記第2半導体領域に形成され、
前記エミッタ電極は、前記第3半導体領域、前記第4半導体領域および前記複数の第8半導体領域と、前記複数の第1接続電極を介して電気的に接続され、かつ、前記第9半導体領域と、前記第2接続電極を介して電気的に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第3半導体領域および前記第4半導体領域は、前記第1半導体領域に対して前記第1主面側に位置する部分の前記第1半導体層に形成されており、
前記第2半導体領域に対して前記第1主面側に位置する部分の前記第1半導体層には、前記第1導電型の半導体領域が形成されていない、半導体装置。 - 請求項1記載の半導体装置において、
前記第1溝部および前記第2溝部は、前記半導体基板の第1領域に形成され、
前記第3溝部および前記第4溝部は、前記半導体基板の第2領域に形成され、
前記第1領域では、前記第1トレンチ電極、前記第2トレンチ電極、前記第1絶縁膜、前記第2絶縁膜、前記第1半導体領域、前記第3半導体領域および前記第4半導体領域により絶縁ゲートバイポーラトランジスタが形成されており、
前記第2領域では、絶縁ゲートバイポーラトランジスタが形成されていない、半導体装置。 - 請求項1記載の半導体装置において、
前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に形成された、前記第1導電型の第10半導体領域と、
前記第3溝部と前記第4溝部との間に位置する部分の前記第1半導体層に形成された、前記第1導電型の第11半導体領域と、
を有し、
前記第10半導体領域は、前記第1半導体領域に対して前記第2主面側に配置され、
前記第11半導体領域は、前記第2半導体領域に対して前記第2主面側に配置され、
前記第10半導体領域における前記第1導電型の不純物濃度は、前記第10半導体領域に対して前記第2主面側に位置する部分の前記第1半導体層における前記第1導電型の不純物濃度よりも高く、かつ、前記第3半導体領域および前記第4半導体領域のいずれにおける前記第1導電型の不純物濃度よりも低く、
前記第11半導体領域における前記第1導電型の不純物濃度は、前記第11半導体領域に対して前記第2主面側に位置する部分の前記第1半導体層における前記第1導電型の不純物濃度よりも高く、かつ、前記第10半導体領域における前記第1導電型の不純物濃度よりも低い、半導体装置。 - 請求項1記載の半導体装置において、
複数の前記第3半導体領域と、
複数の前記第4半導体領域と、
を有し、
複数の前記第3半導体領域の各々は、前記第1方向において、前記複数の第8半導体領域の各々と同じ位置に配置され、
複数の前記第4半導体領域の各々は、前記第1方向において、前記複数の第8半導体領域の各々と同じ位置に配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記コレクタ電極は、前記半導体基板の前記第2主面に形成されている、半導体装置。 - (a)第1主面、および、前記第1主面と反対側の第2主面を有する半導体基板を用意する工程、
(b)前記半導体基板内に、第1導電型の第1半導体層を形成する工程、
(c)前記第1半導体層に対して前記第2主面側に位置する部分の前記半導体基板内に、前記第1導電型と異なる第2導電型の第2半導体層を形成する工程、
(d)前記第1主面から前記第1半導体層の途中まで達し、かつ、平面視において、第1方向に延在する第1溝部を形成し、前記第1主面から前記第1半導体層の途中まで達し、平面視において、前記第1溝部と間隔を空けて配置され、かつ、前記第1方向に延在する第2溝部を形成し、前記第1主面から前記第1半導体層の途中まで達し、前記第2溝部を挟んで前記第1溝部と反対側に配置され、かつ、平面視において、前記第1方向に延在する第3溝部を形成し、前記第1主面から前記第1半導体層の途中まで達し、前記第3溝部を挟んで前記第2溝部と反対側に配置され、かつ、平面視において、前記第1方向に延在する第4溝部を形成する工程、
(e)前記第1溝部の内壁に第1絶縁膜を形成し、前記第2溝部の内壁に第2絶縁膜を形成し、前記第3溝部の内壁に第3絶縁膜を形成し、前記第4溝部の内壁に第4絶縁膜を形成する工程、
(f)前記第1絶縁膜上に、前記第1溝部を埋め込むように第1トレンチ電極を形成し、前記第2絶縁膜上に、前記第2溝部を埋め込むように第2トレンチ電極を形成し、前記第3絶縁膜上に、前記第3溝部を埋め込むように第3トレンチ電極を形成し、前記第4絶縁膜上に、前記第4溝部を埋め込むように第4トレンチ電極を形成する工程、
(g)前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に、前記第1絶縁膜および前記第2絶縁膜に接触した、前記第2導電型の第1半導体領域を形成し、前記第3溝部と前記第4溝部との間に位置する部分の前記第1半導体層に、前記第3絶縁膜および前記第4絶縁膜に接触した、前記第2導電型の第2半導体領域を形成する工程、
(h)前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に、前記第1半導体領域および前記第1絶縁膜に接触した、前記第1導電型の第3半導体領域を形成し、前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に、前記第1半導体領域および前記第2絶縁膜に接触した、前記第1導電型の第4半導体領域を形成する工程、
(i)前記第1溝部を挟んで前記第2溝部と反対側に位置する部分の前記第1半導体層に、前記第2導電型の第5半導体領域を形成し、前記第2溝部と前記第3溝部との間に位置する部分の前記第1半導体層に、前記第2導電型の第6半導体領域を形成し、前記第4溝部を挟んで前記第3溝部と反対側に位置する部分の前記第1半導体層に、前記第2導電型の第7半導体領域を形成する工程、
(j)前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に、前記第1半導体領域にそれぞれ接触した、前記第2導電型の複数の第8半導体領域を形成し、前記第3溝部と前記第4溝部との間に位置する部分の前記第1半導体層に、前記第2半導体領域に接触した、前記第2導電型の第9半導体領域を形成する工程、
(k)前記第3半導体領域、前記第4半導体領域、前記複数の第8半導体領域、前記第9半導体領域、前記第3トレンチ電極および前記第4トレンチ電極と電気的に接続されたエミッタ電極を形成する工程、
(l)前記第2半導体層と電気的に接続されたコレクタ電極を形成する工程、
(m)前記第1トレンチ電極および前記第2トレンチ電極と電気的に接続されたゲート電極を形成する工程、
(n)前記第1半導体領域および前記第2半導体領域を覆う第5絶縁膜を形成する工程、
(o)前記第5絶縁膜をそれぞれ貫通して前記第1半導体領域の途中までそれぞれ達する複数の第1開口部を形成し、前記第5絶縁膜を貫通して前記第2半導体領域の途中まで達する第2開口部を形成する工程、
(p)前記複数の第1開口部の各々にそれぞれ埋め込まれた複数の第1接続電極を形成し、前記第2開口部に埋め込まれた第2接続電極を形成する工程、
を有し、
前記第5半導体領域の前記第2主面側の端部は、前記第1主面に垂直な第2方向において、前記第1溝部の前記第2主面側の端部に対して前記第2主面側に配置され、
前記第6半導体領域の前記第2主面側の端部は、前記第2方向において、前記第2溝部の前記第2主面側の端部、および、前記第3溝部の前記第2主面側の端部のいずれに対しても前記第2主面側に配置され、
前記第7半導体領域の前記第2主面側の端部は、前記第2方向において、前記第4溝部の前記第2主面側の端部に対して前記第2主面側に配置され、
前記複数の第8半導体領域の各々における前記第2導電型の不純物濃度は、前記第1半導体領域における前記第2導電型の不純物濃度よりも高く、
前記第9半導体領域における前記第2導電型の不純物濃度は、前記第2半導体領域における前記第2導電型の不純物濃度よりも高く、
前記複数の第8半導体領域は、平面視において、前記第1方向に沿って、互いに間隔を空けて配置され、
前記第9半導体領域は、前記第1方向に沿って、連続して形成され、
前記(j)工程では、前記複数の第1開口部の各々に露出した部分の前記第1半導体領域に、前記複数の第8半導体領域をそれぞれ形成し、前記第2開口部に露出した部分の前記第2半導体領域に、前記第9半導体領域を形成し、
前記(k)工程では、前記第3半導体領域、前記第4半導体領域および前記複数の第8半導体領域と、前記複数の第1接続電極を介して電気的に接続され、かつ、前記第9半導体領域と、前記第2接続電極を介して電気的に接続された前記エミッタ電極を形成し、
前記(o)工程では、平面視において、前記第1方向に沿って、互いに間隔を空けて配置された前記複数の第1開口部を形成し、前記第2開口部を、平面視において、前記第1方向に沿って、連続して形成する、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
(q)前記第1溝部と前記第2溝部との間に位置する部分の前記第1半導体層に、前記第1導電型の第10半導体領域を形成し、前記第3溝部と前記第4溝部との間に位置する部分の前記第1半導体層に、前記第1導電型の第11半導体領域を形成する工程、
を有し、
前記第10半導体領域は、前記第1半導体領域に対して前記第2主面側に配置され、
前記第11半導体領域は、前記第2半導体領域に対して前記第2主面側に配置され、
前記第10半導体領域における前記第1導電型の不純物濃度は、前記第10半導体領域に対して前記第2主面側に位置する部分の前記第1半導体層における前記第1導電型の不純物濃度よりも高く、かつ、前記第3半導体領域および前記第4半導体領域のいずれにおける前記第1導電型の不純物濃度よりも低く、
前記第11半導体領域における前記第1導電型の不純物濃度は、前記第11半導体領域に対して前記第2主面側に位置する部分の前記第1半導体層における前記第1導電型の不純物濃度よりも高く、かつ、前記第10半導体領域における前記第1導電型の不純物濃度よりも低い、半導体装置の製造方法。
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