JP2017017209A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、ゲート電極と電気的に接続されたトレンチゲート電極ＴＧ１およびトレンチゲート電極ＴＧ２と、エミッタ電極と電気的に接続されたトレンチゲート電極ＴＧ３およびトレンチゲート電極ＴＧ４と、を有する。トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２との間の半導体層ＳＬｎに、複数のｐ＋型半導体領域ＰＲが形成されている。複数のｐ＋型半導体領域ＰＲは、平面視において、トレンチゲート電極ＴＧ１の延在方向に沿って、互いに間隔を空けて配置されている。
【選択図】図４

Description

本発明は、半導体装置に関し、例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を備えた半導体装置に好適に利用できるものである。
オン抵抗の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されており、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
特開２０１２−２５６８３９号公報（特許文献１）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、セル形成領域内に設けられた各線状単位セル領域が、線状アクティブセル領域と、線状アクティブセル領域を両側から挟むように設けられた線状インアクティブセル領域と、を有する技術が開示されている。
特開２０１３−１４０８８５号公報（特許文献２）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、セル形成領域内に設けられた各線状単位セル領域が、第１および第２線状単位セル領域を有し、第１線状単位セル領域が線状アクティブセル領域を有し、第２線状単位セル領域が線状ホールコレクタセル領域を有する技術が開示されている。
特開２００６−２１０５４７号公報（特許文献３）には、絶縁ゲート型半導体装置において、第１導電型の第１の半導体層上に設けられた第２導電型の第２の半導体層と、第２の半導体層の表面に複数形成されたストライプの溝と、溝間の長手方向に選択的に形成された複数の第１導電型の第３の半導体領域と、が設けられた技術が開示されている。
特開２０１２−２５６８３９号公報 特開２０１３−１４０８８５号公報 特開２００６−２１０５４７号公報
例えば上記特許文献２に開示されたＩＥ型トレンチゲートＩＧＢＴのように、ＩＥ型トレンチゲートＩＧＢＴとしてＧＧ型（ゲート−ゲート型）のアクティブセル領域と、ＥＥ型（エミッタ−エミッタ型）のインアクティブセル領域（非アクティブセル領域）と、を有するＩＧＢＴを備えた半導体装置が知られている。
ＥＥ型のインアクティブセル領域が設けられることにより、オン状態で蓄積されたキャリアをターンオフ時に排出しやすくなる。ところが、ＥＥ型のインアクティブセル領域が設けられた場合、ＥＥ型のインアクティブセル領域が設けられない場合に比べ、ＩＥ効果が抑制されやすい。そのため、ＧＧ型のアクティブセル領域と、ＥＥ型のインアクティブセル領域と、を有するＩＧＢＴを備えた半導体装置では、ＩＥ効果などの半導体装置としての性能をさらに向上させることが望ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１トレンチ電極と、第１トレンチ電極と間隔を空けて配置された第２トレンチ電極と、第２トレンチ電極を挟んで第１トレンチ電極と反対側に配置された第３トレンチ電極と、第３トレンチ電極を挟んで第２トレンチ電極と反対側に配置された第４トレンチ電極と、を有する。第１トレンチ電極および第２トレンチ電極は、ゲート電極に接続され、第３トレンチ電極および第４トレンチ電極は、エミッタ電極に接続されている。第１トレンチ電極と第２トレンチ電極との間の半導体層に、複数のｐ＋型半導体領域が形成され、第３トレンチ電極と第４トレンチ電極との間の半導体層に、ｐ＋型半導体領域が連続して形成されている。第１トレンチ電極と第２トレンチ電極との間において、複数のｐ＋型半導体領域は、平面視において、第１トレンチ電極の延在方向に沿って、互いに間隔を空けて配置されている。
また、他の実施の形態によれば、半導体装置の製造方法において、第１トレンチ電極と、第１トレンチ電極と間隔を空けて配置された第２トレンチ電極と、第２トレンチ電極を挟んで第１トレンチ電極と反対側に配置された第３トレンチ電極と、第３トレンチ電極を挟んで第２トレンチ電極と反対側に配置された第４トレンチ電極と、を形成する。第１トレンチ電極および第２トレンチ電極は、ゲート電極に接続され、第３トレンチ電極および第４トレンチ電極は、エミッタ電極に接続される。次に、第１トレンチ電極と第２トレンチ電極との間の半導体層に、複数のｐ＋型半導体領域を形成し、第３トレンチ電極と第４トレンチ電極との間の半導体層に、ｐ＋型半導体領域を連続して形成する。第１トレンチ電極と第２トレンチ電極との間において、複数のｐ＋型半導体領域は、平面視において、第１トレンチ電極の延在方向に沿って、互いに間隔を空けて配置される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置としての半導体チップの平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 比較例の半導体装置の要部平面図である。 比較例の半導体装置の要部平面図である。 比較例の半導体装置の要部断面図である。 比較例の半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。 実施の形態１の変形例の半導体装置の要部断面図である。 実施の形態２の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 実施の形態２の半導体装置としてのモジュールを示す等価回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＧＧ型（ゲート−ゲート）のアクティブセル領域と、ＥＥ型（エミッタ−エミッタ型）のインアクティブセル領域（非アクティブセル領域）と、を有するＩＧＢＴを備えた半導体装置である。なお、ＩＧＢＴがＧＧ型のアクティブセル領域を有する、とは、アクティブセル領域に互いに間隔を空けて配置された２つのトレンチゲート電極の各々が、ゲート電極と電気的に接続されていることを、意味する。また、ＩＧＢＴがＥＥ型のインアクティブセル領域を有する、とは、インアクティブセル領域に互いに間隔を空けて配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続されていることを、意味する。
＜半導体装置の構成＞
初めに、本実施の形態１の半導体装置としての半導体チップの構成について説明する。
図１は、実施の形態１の半導体装置としての半導体チップの平面図である。図２および図３は、実施の形態１の半導体装置の要部平面図である。図４〜図６は、実施の形態１の半導体装置の要部断面図である。図３は、図２のうち二点鎖線で囲まれた領域ＡＲ３を拡大して示す。また、図４は、図３のＡ−Ａ線に沿った断面図であり、図５は、図３のＢ−Ｂ線に沿った断面図であり、図６は、図３のＣ−Ｃ線に沿った断面図である。
なお、図１では、理解を簡単にするために、絶縁膜ＦＰＦ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１、エミッタパッドＥＰおよびゲートパッドＧＰの外周を二点鎖線により示している。また、図２では、理解を簡単にするために、絶縁膜ＦＰＦ、ゲート配線ＧＬ、エミッタ電極ＥＥ、層間絶縁膜ＩＬ、および、ｐ型フローティング領域ＰＦ上に形成された部分のｐ型ボディ領域ＰＢ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１およびゲート配線ＧＬの外周を二点鎖線により示している。
図１に示すように、本実施の形態１の半導体装置としての半導体チップＣＨＰは、半導体基板ＳＳを有する。半導体基板ＳＳは、一方の主面としての上面Ｓａ（図４参照）と、他方の主面としての、上面と反対側の下面Ｓｂ（図４参照）と、を有する。また、半導体基板ＳＳは、上面Ｓａの一部の領域としてのセル形成領域ＡＲ１と、上面Ｓａの他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、セル形成領域ＡＲ１に対して、例えば半導体基板ＳＳの外周側に設けられている。
セル形成領域ＡＲ１には、エミッタ電極ＥＥが設けられている。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極ＥＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極ＥＥからなる。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、エミッタ電極ＥＥに対して、例えば半導体基板ＳＳの外周側に設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
図１〜図６に示すように、半導体基板ＳＳの上面内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＳの上面に垂直な方向、すなわち上下方向をＺ軸方向とする。このとき、セル形成領域ＡＲ１には、図２に示すように、複数の単位セル領域ＬＣが設けられている。複数の単位セル領域ＬＣは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。
なお、本願明細書では、平面視において、とは、半導体基板ＳＳの上面Ｓａに垂直な方向から視た場合を意味する。
各単位セル領域ＬＣは、ＧＧ型のアクティブセル領域としてのアクティブセル領域ＬＣａと、ＥＥ型のインアクティブセル領域としてのインアクティブセル領域ＬＣｅと、３つのインアクティブセル領域ＬＣｉと、を有する。
１つ目および２つ目のインアクティブセル領域ＬＣｉは、Ｘ軸方向において、アクティブセル領域ＬＣａを挟んで両側に配置されている。インアクティブセル領域ＬＣｅは、Ｘ軸方向において、２つ目のインアクティブセル領域ＬＣｉを挟んでアクティブセル領域ＬＣａと反対側に配置されている。３つ目のインアクティブセル領域ＬＣｉは、Ｘ軸方向において、インアクティブセル領域ＬＣｅを挟んで２つ目のインアクティブセル領域ＬＣｉと反対側に配置されている。アクティブセル領域ＬＣａ、インアクティブセル領域ＬＣｅ、ならびに、３つのインアクティブセル領域ＬＣｉの各々は、平面視において、Ｙ軸方向に延在する。
好適には、アクティブセル領域ＬＣａの幅Ｗａは、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い。また、インアクティブセル領域ＬＣｅの幅Ｗｅは、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い。
Ｘ軸方向で隣り合う２つの単位セル領域ＬＣは、１つのインアクティブセル領域ＬＣｉを共有する。したがって、単位セル領域ＬＣは、アクティブセル領域ＬＣａに対してＸ軸方向における負側に隣接して配置された１つ目のインアクティブセル領域ＬＣｉの正側の半分の部分ＬＣｉ１を有する。また、単位セル領域ＬＣは、アクティブセル領域ＬＣａとインアクティブセル領域ＬＣｅとの間に配置された２つ目のインアクティブセル領域ＬＣｉである部分ＬＣｉ２を有する。また、単位セル領域ＬＣは、インアクティブセル領域ＬＣｅに対してＸ軸方向における正側に隣接して配置された３つ目のインアクティブセル領域ＬＣｉの負側の半分の部分ＬＣｉ３を有する。
アクティブセル領域ＬＣａは、アクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉの部分ＬＣｉ１と、の境界面に配置された、トレンチ電極としてのトレンチゲート電極ＴＧ１を有する。また、アクティブセル領域ＬＣａは、アクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉの部分ＬＣｉ２と、の境界面に配置された、トレンチ電極としてのトレンチゲート電極ＴＧ２を有する。トレンチゲート電極ＴＧ１およびＴＧ２は、ゲート電極ＧＥと電気的に接続されている。
一方、インアクティブセル領域ＬＣｅは、インアクティブセル領域ＬＣｅと、インアクティブセル領域ＬＣｉの部分ＬＣｉ２と、の境界面に配置された、トレンチ電極としてのトレンチゲート電極ＴＧ３を有する。また、インアクティブセル領域ＬＣｅは、インアクティブセル領域ＬＣｅと、インアクティブセル領域ＬＣｉの部分ＬＣｉ３と、の境界面に配置された、トレンチ電極としてのトレンチゲート電極ＴＧ４を有する。
アクティブセル領域ＬＣａでは、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが形成されている。ｐ型ボディ領域ＰＢは、ｐ型の導電型の半導体領域であり、ｎ＋型エミッタ領域ＮＥは、ｐ型の導電型とは異なるｎ型の導電型の半導体領域である。アクティブセル領域ＬＣａにおいて、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。アクティブセル領域ＬＣａにおいて、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
なお、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
アクティブセル領域ＬＣａにおいては、Ｙ軸方向に沿って、ｎ＋型エミッタ領域ＮＥが形成された領域、すなわちアクティブセクションＬＣａａと、ｎ＋型エミッタ領域ＮＥが形成されていない領域（ｐ型ボディ領域ＰＢ）、すなわちインアクティブセクションＬＣａｉとが交互に配置されている。
インアクティブセル領域ＬＣｅでは、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、ｎ＋型エミッタ領域ＮＥが形成されていない。インアクティブセル領域ＬＣｅにおいて、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。
インアクティブセル領域ＬＣｉにはｐ型フローティング領域ＰＦが設けられている。ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチゲート電極ＴＧ１、ＴＧ２、ＴＧ３およびＴＧ４の各々がそれぞれ形成されたトレンチＴ１、Ｔ２、Ｔ３およびＴ４のいずれの下面Ｓｂ側の端部に対しても、下面Ｓｂ側に配置されている。このようなときは、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉが、アクティブセル領域ＬＣａのＸ軸方向における幅Ｗａよりも広い場合でも、耐圧を確保することができる。また、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉが、インアクティブセル領域ＬＣｅのＸ軸方向における幅Ｗｅよりも広い場合でも、耐圧を確保することができる。
なお、図２に示す例では、アクティブセル領域ＬＣａのＸ軸方向における幅Ｗａを、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉよりも狭くし、インアクティブセル領域ＬＣｅのＸ軸方向における幅Ｗｅを、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉよりも狭くしている。このようなときは、ＩＧＢＴのＩＥ効果をより高めることができる。
ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばｐ型フローティング領域ＰＦｐが設けられている部分がある。また、このｐ型フローティング領域ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域ＰＢＣｐを介して、エミッタ電極ＥＥと電気的に接続されている。
また、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向かって、セル形成領域ＡＲ１内から、トレンチゲート電極ＴＧ１およびＴＧ２が延在している。そして、ゲート配線引き出し領域ＡＲ２において、Ｘ軸方向で互いに隣り合うトレンチゲート電極ＴＧ１およびＴＧ２の端部同士は、トレンチゲート電極ＴＧｚにより接続されている。トレンチゲート電極ＴＧｚは、平面視において、ゲート配線ＧＬが配置された領域内に配置されている。そして、トレンチゲート電極ＴＧｚは、接続電極ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、インアクティブセル領域ＬＣｉのゲート配線引き出し領域ＡＲ２側の端部は、端部トレンチゲート電極ＴＧｐ１により区画されている。Ｘ軸方向で互いに隣り合うトレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２とは、端部トレンチゲート電極ＴＧｐ１によっても電気的に接続されている。
また、Ｘ軸方向で互いに隣り合うトレンチゲート電極ＴＧ３およびＴＧ４の端部同士は、端部トレンチゲート電極ＴＧｐ２により接続されている。また、トレンチゲート電極ＴＧ３と、トレンチゲート電極ＴＧ４とは、端部トレンチゲート電極ＴＧｐ２に加えて、当該トレンチゲート電極ＴＧ３およびＴＧ４と同層に形成され、例えば多結晶シリコン膜からなるエミッタ接続部ＴＧｘにより電気的に接続されている。そして、エミッタ接続部ＴＧｘは、エミッタ接続部ＴＧｘに形成されたコンタクト溝ＣＴを介して、エミッタ電極ＥＥと電気的に接続されている。このような構造とすることによって、トレンチゲート電極ＴＧ３およびＴＧ４と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を、向上させることができる。
本実施の形態１では、アクティブセル領域ＬＣａにおいて、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、複数個設けられている。アクティブセル領域ＬＣａにおいて、複数のｐ＋型半導体領域ＰＲは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎにそれぞれ形成され、ｐ型ボディ領域ＰＢにそれぞれ接触している。
アクティブセル領域ＬＣａにおいて、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。これにより、半導体チップＣＨＰのオン電圧を低減することができ、ＩＧＢＴのコレクタ電極またはエミッタ電極にインダクタンスＬを有するインダクタが負荷として接続されたときのＩＧＢＴのスイッチング（以下、「Ｌ負荷スイッチング」ともいう。）のターンオン時におけるスイッチング損失を低減することができる。
なお、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。
また、アクティブセル領域ＬＣａにおいて、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、複数個形成されている。複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。複数のコンタクト溝ＣＴの各々は、アクティブセル領域ＬＣａに配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
図２および図６に示すように、アクティブセル領域ＬＣａにおいては、Ｙ軸方向に沿って、ｐ＋型半導体領域ＰＲが形成された領域、すなわちアクティブセクションＬＣｂａと、ｐ＋型半導体領域ＰＲが形成されていない領域、すなわちインアクティブセクションＬＣｂｉとが、交互に配置されている。
好適には、本実施の形態１では、アクティブセル領域ＬＣａにおいて、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置されている。
なお、本実施の形態１では、インアクティブセル領域ＬＣｅにおいて、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、設けられている。インアクティブセル領域ＬＣｅにおいて、ｐ＋型半導体領域ＰＲは、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに形成され、ｐ型ボディ領域ＰＢに接触している。
また、インアクティブセル領域ＬＣｅにおいて、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが形成されている。コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、インアクティブセル領域ＬＣｅに配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
次に、本実施の形態１の半導体装置としての半導体チップにおける単位セル領域ＬＣの構成について説明する。具体的には、図３のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面構造について、図４〜図６を用いて説明する。
図４〜図６に示すように、半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａと反対側の第２主面としての下面Ｓｂと、を有する。半導体基板ＳＳ内には、ｎ型の半導体層ＳＬｎが形成され、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内には、半導体層ＳＬｐが形成されている。
半導体層ＳＬｎのうち上層部以外の部分には、ｎ型の半導体領域としてのｎ−型ドリフト領域ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型の半導体領域としてのｎ型フィールドストップ領域Ｎｓが形成されている。また、半導体層ＳＬｐにより、ｐ型の半導体領域としてのｐ＋型コレクタ領域ＣＬが形成されている。また、半導体基板ＳＳの下面Ｓｂには、ｐ＋型コレクタ領域ＣＬすなわち半導体層ＳＬｐと電気的に接続されたコレクタ電極ＣＥが形成されている。
一方、セル形成領域ＡＲ１では、半導体基板ＳＳの上面Ｓａ側、すなわち半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが設けられている。
アクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉの部分ＬＣｉ１と、の境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ１が形成されている。トレンチＴ１は、上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチ電極としてのトレンチゲート電極ＴＧ１が形成されている。トレンチゲート電極ＴＧ１は、ゲート電極ＧＥ（図１参照）と電気的に接続されている。なお、トレンチゲート電極ＴＧ１は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
アクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉの部分ＬＣｉ２と、の境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ２が形成されている。トレンチＴ２は、上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ１と間隔を空けて配置され、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ２の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチ電極としてのトレンチゲート電極ＴＧ２が形成されている。トレンチゲート電極ＴＧ２は、ゲート電極ＧＥ（図１参照）と電気的に接続されている。なお、トレンチゲート電極ＴＧ２は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
インアクティブセル領域ＬＣｅと、インアクティブセル領域ＬＣｉの部分ＬＣｉ２と、の境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ３が形成されている。トレンチＴ３は、上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ２を挟んでトレンチＴ１と反対側に配置され、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ３の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチ電極としてのトレンチゲート電極ＴＧ３が形成されている。トレンチゲート電極ＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチゲート電極ＴＧ３は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
インアクティブセル領域ＬＣｅと、インアクティブセル領域ＬＣｉの部分ＬＣｉ３と、の境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ４が形成されている。トレンチＴ４は、上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ３を挟んでトレンチＴ２と反対側に配置され、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ４の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ４の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ４を埋め込むように、トレンチ電極としてのトレンチゲート電極ＴＧ４が形成されている。トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチゲート電極ＴＧ４は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
アクティブセル領域ＬＣａでは、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、インアクティブセル領域ＬＣｅでは、ｐ型ボディ領域ＰＢは、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに形成され、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触している。
アクティブセル領域ＬＣａにおいては、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎの上層部に形成されている。また、インアクティブセル領域ＬＣｅにおいては、ｐ型ボディ領域ＰＢは、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎの上層部に形成されている。
図４に示すように、図３のＡ−Ａ線に沿った断面では、アクティブセル領域ＬＣａにおいて、半導体基板ＳＳの上面Ｓａ側には、ｎ＋型エミッタ領域ＮＥとしてのｎ＋型エミッタ領域ＮＥ１およびＮＥ２が形成されているが、インアクティブセル領域ＬＣｅにおいて、半導体基板ＳＳの上面Ｓａ側には、ｎ＋型エミッタ領域ＮＥが形成されていない。一方、図５に示すように、図３のＢ−Ｂ線に沿った断面では、アクティブセル領域ＬＣａおよびインアクティブセル領域ＬＣｅのいずれにおいても、半導体基板ＳＳの上面Ｓａ側には、ｎ＋型エミッタ領域ＮＥが形成されていない。
アクティブセル領域ＬＣａにおいて、複数のｎ＋型エミッタ領域ＮＥ１は、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、複数のｎ＋型エミッタ領域ＮＥ２は、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
ｎ＋型エミッタ領域ＮＥ１は、トレンチＴ１とトレンチＴ２との間であって、トレンチＴ１側に位置する部分の半導体層ＳＬｎに形成され、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触している。ｎ＋型エミッタ領域ＮＥ２は、トレンチＴ１とトレンチＴ２との間であって、トレンチＴ２側に位置する部分の半導体層ＳＬｎに形成され、ｐ型ボディ領域ＰＢ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。好適には、ｎ＋型エミッタ領域ＮＥ１およびＮＥ２は、ｐ型ボディ領域ＰＢ上、すなわちｐ型ボディ領域ＰＢに対して上面Ｓａ側に位置する部分の半導体層ＳＬｎに形成されている。また、好適には、複数のｎ＋型エミッタ領域ＮＥ１の各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置され、複数のｎ＋型エミッタ領域ＮＥ２の各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置されている。
アクティブセル領域ＬＣａで形成された複数のｎ＋型エミッタ領域ＮＥ１および複数のｎ＋型エミッタ領域ＮＥ２は、エミッタ電極ＥＥと電気的に接続されている。
好適には、アクティブセル領域ＬＣａにおいて、トレンチＴ１とトレンチＴ２との間であって、かつ、ｐ型ボディ領域ＰＢの下に位置する部分の半導体層ＳＬｎには、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に配置されている。アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎ（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。また、アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。すなわち、アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥ１およびＮＥ２のいずれにおけるｎ型の不純物濃度よりも低い。
また、インアクティブセル領域ＬＣｅにおいて、トレンチＴ３とトレンチＴ４との間であって、かつ、ｐ型ボディ領域ＰＢの下に位置する部分の半導体層ＳＬｎには、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に配置されている。インアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎ（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。また、インアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、アクティブセル領域ＬＣａに形成されたｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。すなわち、インアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、アクティブセル領域ＬＣａに形成されたｎ＋型エミッタ領域ＮＥ１およびＮＥ２のいずれにおけるｎ型の不純物濃度よりも低い。
なお、アクティブセル領域ＬＣａでは、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、インアクティブセル領域ＬＣｅでは、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積された正孔が、アクティブセル領域ＬＣａおよびインアクティブセル領域ＬＣｅにおいて、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型の半導体領域としてのｐ型フローティング領域ＰＦが設けられている。すなわち、インアクティブセル領域ＬＣｉの部分ＬＣｉ１では、ｐ型フローティング領域ＰＦは、トレンチＴ１を挟んでトレンチＴ２と反対側に位置する部分の半導体層ＳＬｎに形成されている。また、インアクティブセル領域ＬＣｉの部分ＬＣｉ２では、ｐ型フローティング領域ＰＦは、トレンチＴ２とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに形成されている。また、インアクティブセル領域ＬＣｉの部分ＬＣｉ３では、ｐ型フローティング領域ＰＦは、トレンチＴ４を挟んでトレンチＴ３と反対側に位置する部分の半導体層ＳＬｎに形成されている。
コレクタ・エミッタ間電圧としての電圧ＶＣＥの順方向における飽和電圧を電圧ＶＣＥ（ｓａｔ）と称する。このとき、電圧ＶＣＥ（ｓａｔ）を小さくするためには、ＩＥ効果を向上させる必要がある。一方、後述する図３０を用いて説明するインバータにおいて、誤動作などによって負荷が短絡した場合には、ＩＧＢＴに大きな電圧が印加されるか、または、ＩＧＢＴに大きな短絡電流が流れることになるが、保護回路が遮断するまでの間、ＩＧＢＴが破壊しないことが求められる。ここで、負荷が短絡した状態になり、ＩＧＢＴに短絡電流が流れる際に、ＩＧＢＴが破壊せずに耐えられる時間は、負荷短絡耐量と呼ばれている。
負荷短絡耐量を向上させるためには、ＩＧＢＴに印加されるエネルギーを小さくする、すなわちＩＧＢＴに流れる飽和電流を小さくする必要がある。飽和電流を小さくするためには、ｎ＋型エミッタ領域ＮＥの面積を小さくする必要があり、ｎ＋型エミッタ領域ＮＥの面積を小さくするためには、２つの方法が考えられる。
１つ目の方法は、ｎ＋型エミッタ領域ＮＥをＹ軸方向で間引く方法であるが、電圧ＶＣＥ（ｓａｔ）が大きくなってしまう。
２つ目の方法は、本実施の形態における方法であるが、ｐ型フローティング領域ＰＦを設けることにより、ｎ＋型エミッタ領域ＮＥをＸ軸方向で間引く方法である。これにより、キャリアである正孔の排出経路が狭まり、ＩＥ効果が向上する。すなわち、ｐ型フローティング領域ＰＦは、ｎ＋型エミッタ領域ＮＥをＸ軸方向で間引くことにより、負荷短絡耐量を向上させるためのものである。
前述したように、インアクティブセル領域ＬＣｉの部分ＬＣｉ１では、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ１の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。また、インアクティブセル領域ＬＣｉの部分ＬＣｉ２では、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ２の下面Ｓｂ側の端部、およびトレンチＴ３の下面Ｓｂ側の端部、のいずれに対しても下面Ｓｂ側に配置されている。また、インアクティブセル領域ＬＣｉの部分ＬＣｉ３では、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ４の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。
前述したように、好適には、部分ＬＣｉ１では、ｐ型フローティング領域ＰＦは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、好適には、部分ＬＣｉ２では、ｐ型フローティング領域ＰＦは、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩのいずれにも接触している。また、好適には、部分ＬＣｉ３では、ｐ型フローティング領域ＰＦは、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触している。
図４および図５に示すように、アクティブセル領域ＬＣａ、インアクティブセル領域ＬＣｅ、ならびに、インアクティブセル領域ＬＣｉの部分ＬＣｉ１、ＬＣｉ２およびＬＣｉ３の各々では、半導体基板ＳＳの上面Ｓａ上に、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、アクティブセル領域ＬＣａ、インアクティブセル領域ＬＣｅ、ならびに、インアクティブセル領域ＬＣｉの部分ＬＣｉ１、ＬＣｉ２およびＬＣｉ３の各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されていてもよい。
本実施の形態１では、アクティブセル領域ＬＣａでは、層間絶縁膜ＩＬおよび半導体層ＳＬｎには、層間絶縁膜ＩＬをそれぞれ貫通して半導体層ＳＬｎの途中までそれぞれ達する複数の開口部としてのコンタクト溝ＣＴが形成されている。アクティブセル領域ＬＣａにおいて、複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
したがって、アクティブセル領域ＬＣａにおいて、図４に示すように、図３のＡ−Ａ線に沿った断面では、コンタクト溝ＣＴが形成されているが、図５に示すように、図３のＢ−Ｂ線に沿った断面では、コンタクト溝ＣＴが形成されていない。
一方、インアクティブセル領域ＬＣｅでは、層間絶縁膜ＩＬおよび半導体層ＳＬｎには、層間絶縁膜ＩＬをそれぞれ貫通して半導体層ＳＬｎの途中まで達する開口部としてのコンタクト溝ＣＴが形成されている。インアクティブセル領域ＬＣｅにおいて、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成されている。
アクティブセル領域ＬＣａにおいて、図４に示すように、複数のコンタクト溝ＣＴの各々の底面に露出した部分のｐ型ボディ領域ＰＢには、ｐ型の半導体領域としてのｐ＋型ボディコンタクト領域ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
すなわち、アクティブセル領域ＬＣａにおいて、ｐ＋型半導体領域ＰＲは、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰと、を含む。アクティブセル領域ＬＣａにおいて、ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。
一方、インアクティブセル領域ＬＣｅにおいて、コンタクト溝ＣＴの底面に露出した部分のｐ型ボディ領域ＰＢには、ｐ型の半導体領域としてのｐ＋型ボディコンタクト領域ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
すなわち、インアクティブセル領域ＬＣｅにおいて、ｐ＋型半導体領域ＰＲは、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰと、を含む。インアクティブセル領域ＬＣｅにおいて、ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。
アクティブセル領域ＬＣａにおいて、複数のｐ＋型半導体領域ＰＲは、複数のコンタクト溝ＣＴの各々に露出した部分のｐ型ボディ領域ＰＢにそれぞれ形成されている。また、インアクティブセル領域ＬＣｅにおいて、ｐ＋型半導体領域ＰＲは、コンタクト溝ＣＴに露出した部分のｐ型ボディ領域ＰＢに形成されている。
アクティブセル領域ＬＣａにおいて、図４に示すように、複数のｐ＋型半導体領域ＰＲは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成されている。また、インアクティブセル領域ＬＣｅでは、ｐ＋型半導体領域ＰＲは、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに形成されている。
アクティブセル領域ＬＣａで、複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高く、インアクティブセル領域ＬＣｅで、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。また、アクティブセル領域ＬＣａで、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、インアクティブセル領域ＬＣｅで、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成されている。
アクティブセル領域ＬＣａにおいて、複数のコンタクト溝ＣＴの各々にそれぞれ埋め込まれた複数の接続電極ＣＰが形成されている。また、インアクティブセル領域ＬＣｅにおいて、コンタクト溝ＣＴに埋め込まれた接続電極ＣＰが形成されている。
アクティブセル領域ＬＣａにおいて、複数の接続電極ＣＰの各々は、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。そのため、アクティブセル領域ＬＣａにおいて、ｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと、複数の接続電極ＣＰを介して電気的に接続されている。
インアクティブセル領域ＬＣｅにおいて、接続電極ＣＰは、ｐ＋型半導体領域ＰＲと接触している。そのため、インアクティブセル領域ＬＣｅにおいて、ｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと、接続電極ＣＰを介して電気的に接続されている。
アクティブセル領域ＬＣａにおいて、互いに接続された接続電極ＣＰおよびｐ＋型半導体領域ＰＲの組では、接続電極ＣＰは、ｐ＋型半導体領域ＰＲに含まれるｐ＋型ボディコンタクト領域ＰＢＣと接触している。これにより、アクティブセル領域ＬＣａにおいて、接続電極ＣＰとｐ＋型半導体領域ＰＲとの接触抵抗を低減することができる。
また、インアクティブセル領域ＬＣｅにおいて、接続電極ＣＰは、ｐ＋型半導体領域ＰＲに含まれるｐ＋型ボディコンタクト領域ＰＢＣと接触している。これにより、インアクティブセル領域ＬＣｅにおいて、接続電極ＣＰとｐ＋型半導体領域ＰＲとの接触抵抗を低減することができる。
図４および図５に示すように、層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、アクティブセル領域ＬＣａにおいて、コンタクト溝ＣＴを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。また、エミッタ電極ＥＥは、インアクティブセル領域ＬＣｅにおいて、コンタクト溝ＣＴを介して、ｐ＋型ボディコンタクト領域ＰＢＣと接続されている。図４および図５に示す例では、接続電極ＣＰとエミッタ電極ＥＥとは、一体的に形成されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるパッシベーション膜としての絶縁膜ＦＰＦが形成されている。
アクティブセル領域ＬＣａでは、コレクタ電極ＣＥ、ｐ＋型コレクタ領域ＣＬ、ｎ−型ドリフト領域ＮＤ、ｐ型ボディ領域ＰＢ、複数のｐ＋型半導体領域ＰＲ、ｎ＋型エミッタ領域ＮＥ、トレンチゲート電極ＴＧ１およびＴＧ２、ならびに、トレンチＴ１およびＴ２の各々の内壁に形成されたゲート絶縁膜ＧＩにより、ＩＧＢＴが形成されている。一方、インアクティブセル領域ＬＣｅでは、ｎ＋型エミッタ領域ＮＥが設けられていないため、ＩＧＢＴが形成されていない。
なお、上記特許文献３に開示された技術では、本実施の形態１の半導体装置におけるｐ型フローティング領域ＰＦに相当する半導体領域は、形成されていない。また、上記特許文献３に開示された技術では、本実施の形態１の半導体装置におけるｐ型ボディ領域ＰＢに相当する半導体領域は、本実施の形態１とは異なり、溝間の長手方向に選択的に形成されている。
＜半導体装置の製造方法＞
次に、実施の形態１の半導体装置の製造方法を説明する。図７〜図２４は、実施の形態１の半導体装置の製造工程を示す要部断面図である。図７〜図１７、図１９および図２１〜図２４は、図４と同様に、図３のＡ−Ａ線に沿った断面図であり、図１８および図２０は、図５と同様に、図３のＢ−Ｂ線に沿った断面図である。
以下では、セル形成領域ＡＲ１（図２参照）を中心に説明するが、ゲート配線引き出し領域ＡＲ２（図２参照）については、必要に応じて図２を参照する。また、以下では、アクティブセル領域ＬＣａ、インアクティブセル領域ＬＣｅおよびインアクティブセル領域ＬＣｉを含む単位セル領域ＬＣについて説明する。
なお、単位セル領域ＬＣは、アクティブセル領域ＬＣａに対してＸ軸方向（図４参照）における負側に隣接して配置された１つ目のインアクティブセル領域ＬＣｉの正側の半分の部分ＬＣｉ１を有する。また、単位セル領域ＬＣは、アクティブセル領域ＬＣａとインアクティブセル領域ＬＣｅとの間に配置された２つ目のインアクティブセル領域ＬＣｉである部分ＬＣｉ２を有する。また、単位セル領域ＬＣは、インアクティブセル領域ＬＣｅに対してＸ軸方向における正側に隣接して配置された３つ目のインアクティブセル領域ＬＣｉの負側の半分の部分ＬＣｉ３を有する。
まず、図７に示すように、例えばリン（Ｐ）などのｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。
半導体基板ＳＳにおけるｎ型不純物の不純物濃度を、例えば２×１０１４ｃｍ−３程度とすることができる。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さを、例えば４５０μｍ〜１０００μｍ程度とすることができる。
なお、半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図４参照）が形成される半導体層に対して上面Ｓａ側の半導体層を、半導体層ＳＬｎとする。半導体層ＳＬｎは、ｎ型の半導体層である。そのため、半導体基板ＳＳを用意する際に、半導体基板ＳＳ内に、ｎ型の半導体層ＳＬｎを形成したことになる。
次に、半導体基板ＳＳの上面Ｓａ上の全面に、ｎ型ホールバリア領域導入用のレジスト膜Ｒ１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
次に、図８に示すように、半導体基板ＳＳの上面Ｓａ上に、ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。なお、セル形成領域ＡＲ１（図２参照）においてｐ型フローティング領域ＰＦを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）において、ｐ型フローティング領域ＰＦｐを形成する。
次に、図９に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、図９に示すように、半導体基板ＳＳの上面Ｓａ上に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。
その後、図１０に示すように、アッシング等により、不要になったレジスト膜Ｒ３を除去する。
次に、図１１に示すように、パターニングされたハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、トレンチＴ１、Ｔ２、Ｔ３およびＴ４を形成する。このとき、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向（図４参照）に延在するトレンチＴ１を形成する。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、平面視において、トレンチＴ１と間隔を空けて配置され、かつ、Ｙ軸方向に延在するトレンチＴ２を形成する。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ２を挟んでトレンチＴ１と反対側に配置され、かつ、平面視において、Ｙ軸方向に延在するトレンチＴ３を形成する。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ３を挟んでトレンチＴ２と反対側に配置され、かつ、平面視において、Ｙ軸方向に延在するトレンチＴ４を形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
その後、図１２に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１３に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を実行する。このとき、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部が、Ｚ軸方向において、トレンチＴ１の下面Ｓｂ側の端部、トレンチＴ２の下面Ｓｂ側の端部、トレンチＴ３の下面Ｓｂ側の端部、および、トレンチＴ４の下面Ｓｂ側の端部のいずれに対しても下面Ｓｂ側に配置されるように、引き延ばし拡散を行う。
これにより、トレンチＴ１を挟んでトレンチＴ２と反対側に位置する部分の半導体層ＳＬｎに、ｐ型フローティング領域ＰＦを形成する。また、トレンチＴ２とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに、ｐ型フローティング領域ＰＦを形成する。また、トレンチＴ４を挟んでトレンチＴ３と反対側に位置する部分の半導体層ＳＬｎに、ｐ型フローティング領域ＰＦを形成する。
好適には、トレンチＴ１を挟んでトレンチＴ２と反対側に形成されるｐ型フローティング領域ＰＦは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、トレンチＴ２とトレンチＴ３との間に形成されるｐ型フローティング領域ＰＦは、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩのいずれにも接触する。また、トレンチＴ４を挟んでトレンチＴ３と反対側に形成されるｐ型フローティング領域ＰＦは、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触する。
トレンチＴ１を挟んでトレンチＴ２と反対側に形成されるｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ１の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置される。また、トレンチＴ２とトレンチＴ３との間に形成されるｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ２の下面Ｓｂ側の端部、および、トレンチＴ３の下面Ｓｂ側の端部のいずれに対しても下面Ｓｂ側に配置される。また、トレンチＴ４を挟んでトレンチＴ３と反対側に形成されるｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ４の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置される。
また、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎ、および、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ３とトレンチＴ４との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。言い換えれば、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。なお、図１３に示す工程では、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて、形成される。
トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎすなわちｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高い。また、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥ（後述する図１７参照）ならびにｎ＋型エミッタ領域ＮＥ１およびＮＥ２（後述する図２１参照）の各々におけるｎ型の不純物濃度よりも低い。
トレンチＴ３とトレンチＴ４との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎすなわちｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高い。また、トレンチＴ３とトレンチＴ４との間に形成されるｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥ（後述する図１７参照）ならびにｎ＋型エミッタ領域ＮＥ１およびＮＥ２（後述する図２１参照）の各々におけるｎ型の不純物濃度よりも低い。
次に、図１３に示すように、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の各々の内壁に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
次に、図１４に示すように、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の内部に、例えばＣＶＤ法等により、リン（Ｐ）がドープされた多結晶シリコン（Doped Poly-Silicon）からなる導電膜ＣＦを成膜する。導電膜ＣＦの厚さは、例えば０．６μｍ程度である。
次に、図１５に示すように、例えばドライエッチング等により、導電膜ＣＦをエッチバックする。これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ１を形成し、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ２を形成する。また、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ３を形成し、トレンチＴ４の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ４を形成する。
言い換えれば、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むようにトレンチゲート電極ＴＧ１を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むようにトレンチゲート電極ＴＧ２を形成する。また、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むようにトレンチゲート電極ＴＧ３を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ４を埋め込むようにトレンチゲート電極ＴＧ４を形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。
次に、図１６に示すように、ドライエッチング等により、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の内部以外のゲート絶縁膜ＧＩを除去する。
次に、図１７に示すように、例えば熱酸化またはＣＶＤ法により、半導体基板ＳＳの上面Ｓａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。次に、半導体基板ＳＳの上面Ｓａ上に、通常のリソグラフィにより、ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このｐ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＡＲ１（図２参照）の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。また、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。
このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｐ型ボディ領域導入用のレジスト膜を除去する。
さらに、半導体基板ＳＳの上面Ｓａ上に、通常のリソグラフィにより、ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このｎ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、アクティブセル領域ＬＣａのｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩ、および、ｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。なお、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎには、ｎ＋型エミッタ領域ＮＥを形成しない。
このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｎ＋型エミッタ領域導入用のレジスト膜を除去する。
ここで、図１７に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、ｎ＋型エミッタ領域ＮＥは、形成されないので、図１８に示すようになる。
次に、図１９に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphsilicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦを介して、ｐ型ボディ領域ＰＢを覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
ここで、図１９に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、ｎ＋型エミッタ領域ＮＥは、形成されないので、図２０に示すようになる。
次に、図２１に示すように、層間絶縁膜ＩＬ上に、通常のリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。この異方性ドライエッチングで用いられるガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。
次に、図２１に示すように、例えば異方性ドライエッチングにより、コンタクト溝ＣＴを半導体基板ＳＳ内に延長する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２ガスを好適なものとして例示することができる。
ここで、図２１に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、アクティブセル領域ＬＣａにおいて、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、コンタクト溝ＣＴは、形成されない。
図２１に示す工程を行うことにより、アクティブセル領域ＬＣａで、層間絶縁膜ＩＬをそれぞれ貫通してｐ型ボディ領域ＰＢの途中の深さ位置までそれぞれ達する複数の開口部としてのコンタクト溝ＣＴが形成される。アクティブセル領域ＬＣａでは、複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向（図４参照）に沿って、互いに間隔を空けて配置される。このとき、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｎ＋型エミッタ領域ＮＥとしてのｎ＋型エミッタ領域ＮＥ１が形成される。また、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、ｐ型ボディ領域ＰＢ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｎ＋型エミッタ領域ＮＥとしてのｎ＋型エミッタ領域ＮＥ２が形成される。
また、図２１に示す工程を行うことにより、インアクティブセル領域ＬＣｅで、層間絶縁膜ＩＬを貫通してｐ型ボディ領域ＰＢの途中の深さ位置まで達する開口部としてのコンタクト溝ＣＴが形成される。インアクティブセル領域ＬＣｅでは、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成される。
次に、図２２に示すように、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成される。
ここで、図２２に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、アクティブセル領域ＬＣａにおいて、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲは、形成されない。
図２２に示す工程を行うことにより、アクティブセル領域ＬＣａで、コンタクト溝ＣＴの各々に露出した部分のｐ型ボディ領域ＰＢに、複数のｐ＋型半導体領域ＰＲが形成される。アクティブセル領域ＬＣａで、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向（図４参照）に沿って、互いに間隔を空けて配置される。
また、図２２に示す工程を行うことにより、インアクティブセル領域ＬＣｅで、コンタクト溝ＣＴに露出した部分のｐ型ボディ領域ＰＢに、ｐ＋型半導体領域ＰＲが形成される。インアクティブセル領域ＬＣｅで、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成される。
すなわち、図２２に示す工程を行うことにより、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、ｐ型ボディ領域ＰＢにそれぞれ接触した複数のｐ＋型半導体領域ＰＲを形成する。また、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに、ｐ型ボディ領域ＰＢに接触したｐ＋型半導体領域ＰＲを形成する。アクティブセル領域ＬＣａにおいて、複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。また、インアクティブセル領域ＬＣｅにおいて、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
本実施の形態１の半導体装置の製造工程では、アクティブセル領域ＬＣａで、平面視において、Ｙ軸方向（図４参照）に沿って、互いに間隔を空けて配置された複数のコンタクト溝ＣＴを形成する。そして、その後、複数のコンタクト溝ＣＴが形成された層間絶縁膜ＩＬをマスクとして、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置された複数のｐ＋型半導体領域ＰＲを形成することができる。そのため、本実施の形態１の半導体装置の製造工程では、複数のｐ＋型半導体領域ＰＲを形成するためのマスクを追加して用意する必要がなく、複数のｐ＋型半導体領域ＰＲを形成するためのリソグラフィを追加して行う必要がない。
次に、図２３に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリングにより、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてＴｉＷ膜を形成する。ＴｉＷ膜の厚さは、例えば０．２μｍ程度である。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリングにより、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、通常のリソグラフィにより、エミッタ電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極形成用のレジスト膜を除去する。
ここで、図２３に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面では、アクティブセル領域ＬＣａにコンタクト溝ＣＴが形成されていないので、図５に示す断面に示すようになる。
図２３に示す工程を行うことにより、アクティブセル領域ＬＣａでは、複数のコンタクト溝ＣＴの内部にそれぞれ埋め込まれた複数の接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。アクティブセル領域ＬＣａで、複数の接続電極ＣＰは、平面視において、Ｙ軸方向（図４参照）に沿って、互いに間隔を空けて配置される。また、図２３に示す工程を行うことにより、インアクティブセル領域ＬＣｅでは、コンタクト溝ＣＴの内部に埋め込まれた接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。インアクティブセル領域ＬＣｅで、接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、連続して形成される。
エミッタ電極ＥＥは、アクティブセル領域ＬＣａに形成されたｎ＋型エミッタ領域ＮＥ１およびＮＥ２、ならびに、複数のｐ＋型半導体領域ＰＲと、アクティブセル領域ＬＣａに形成された複数の接続電極ＣＰを介して電気的に接続される。また、エミッタ電極ＥＥは、インアクティブセル領域ＬＣｅに形成されたｐ＋型半導体領域ＰＲと、インアクティブセル領域ＬＣｅに形成された接続電極ＣＰを介して電気的に接続される。なお、エミッタ電極ＥＥを形成する際に、トレンチゲート電極ＴＧ１およびＴＧ２と電気的に接続されたゲート電極ＧＥ（図１参照）を形成してもよい。
なお、セル形成領域ＡＲ１（図２参照）で、エミッタ電極ＥＥを形成する際に、ゲート配線引き出し領域ＡＲ２（図２参照）で、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）を形成することができる。
次に、図２３に示すように、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、通常のリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。次に、例えばドライエッチングにより、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１（図１参照）を形成し、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰ（図１参照）を形成する。また、その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
なお、セル形成領域ＡＲ１（図１参照）で、エミッタ電極ＥＥ上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２（図１参照）で、ゲート電極ＧＥ（図１参照）上に絶縁膜ＦＰＦを形成する。また、セル形成領域ＡＲ１（図１参照）で、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２（図１参照）で、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２（図１参照）を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する。
次に、図２４に示すように、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳにおいて、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
このとき、薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図４参照）が形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬ（図４参照）が形成される半導体層を、半導体層ＳＬｐとする。
次に、図４に示すように、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
すなわち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
次に、例えばスパッタリングにより、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐすなわちｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態１の半導体装置が完成する。
＜ＧＧ構造、ＥＧＥ構造およびＧＧＥＥ構造の特徴＞
次に、ＧＧ構造、ＥＧＥ構造およびＧＧＥＥ構造の特徴について説明する。
ここで、ＧＧ構造とは、ＧＧ型のアクティブセル領域を有するＩＧＢＴの構造を意味し、ＧＧＥＥ構造とは、ＧＧ型のアクティブセル領域と、ＥＥ型のインアクティブセル領域と、を有するＩＧＢＴの構造を意味する。なお、前述したように、ＧＧ型のアクティブセル領域では、互いに間隔を空けて配置された２つのトレンチゲート電極の各々が、ゲート電極と電気的に接続されている。また、ＥＥ型のインアクティブセル領域では、互いに間隔を空けて配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続されている。
一方、ＥＧＥ構造とは、図示は省略するが、ＥＧＥ型（エミッタ−ゲート−エミッタ型）のアクティブセル領域を有するＩＧＢＴの構造を意味する。なお、ＥＧＥ型のアクティブセル領域では、互いに間隔を空けて配列された３つのトレンチゲート電極のうち、中央に配置されたトレンチゲート電極が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続されている。
ＧＧ構造では、後述する図２８を用いて説明するｐチャネル型の寄生ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は形成されず、寄生ＭＯＳＦＥＴによるキャリア、すなわち正孔の排出がないため、ＥＧＥ構造およびＧＧＥＥ構造に比べて、ＩＥ効果は大きい。しかし、ＧＧ構造では、フローティング領域がゲート電極と電気的に接続されたトレンチゲート電極と隣り合うため、フローティング領域の電位の変動に伴って、ゲート電極への変位電流が発生し、ゲート電圧が変動するおそれがある。
ＥＧＥ構造では、ｐチャネル型の寄生ＭＯＳＦＥＴが形成され、寄生ＭＯＳＦＥＴによりキャリア、すなわち正孔が排出されやすく、ターンオフのスイッチング動作を高速に行うことができる。また、ＥＧＥ構造では、フローティング領域と、ゲート電極に接続されたトレンチゲート電極とが、エミッタ電極に接続されたトレンチゲート電極により遮断されており、ＧＧ構造に比べ、ゲート電極への変位電流は、発生しにくい。また、ＥＧＥ構造では、エミッタ電極に接続されたトレンチゲート電極が設けられることにより、ゲート電極に蓄えられる電荷量Ｑｇを低減することができ、スイッチング動作を高速化することができる。しかし、ＥＧＥ構造では、寄生ＭＯＳＦＥＴにより正孔が排出されることにより、ＧＧ構造に比べ、ＩＥ効果が小さい。
ＧＧＥＥ構造では、フローティング領域と、ゲート電極に接続されたトレンチゲート電極とが、エミッタ電極に接続されたトレンチゲート電極により遮断されているＥＧＥ構造に比べ、ゲート電極への変位電流は流れやすく、ＥＧＥ構造よりも安定性は低い。しかし、ＧＧＥＥ構造では、ｐチャネル型の寄生ＭＯＳＦＥＴが形成されるＥＥ型のインアクティブセル領域により、キャリア、すなわち正孔が排出されやすく、ターンオンのスイッチング動作時に、フローティング領域の電位の変動を抑制して、ゲート電極への変位電流の発生を抑制する。また、ＧＧＥＥ構造では、入力容量Ｃｉｅｓが大きくなるように調整できるため、ＩＧＢＴのスイッチング速度が小さくてもよい場合などには、ＧＧＥＥ構造が有効である。
＜比較例の半導体装置＞
次に、比較例の半導体装置について説明する。比較例の半導体装置も、実施の形態１の半導体装置と同様に、ＧＧ型のアクティブセル領域と、ＥＥ型のインアクティブセル領域と、を有するＩＧＢＴを備えている。
図２５および図２６は、比較例の半導体装置の要部平面図である。図２７は、比較例の半導体装置の要部断面図である。図２７は、図２６のＣ−Ｃ線に沿った断面図である。なお、図２６のＡ−Ａ線に沿った断面図は、図４に示した断面図と同様である。また、図２６のＢ−Ｂ線に沿った断面図は、ｎ＋型エミッタ領域ＮＥが設けられていない点を除き、図４に示した断面図と同様である。
比較例の半導体装置では、実施の形態１の半導体装置と同様に、各単位セル領域ＬＣは、ＧＧ型のアクティブセル領域としてのアクティブセル領域ＬＣａと、ＥＥ型のインアクティブセル領域としてのインアクティブセル領域ＬＣｅと、３つのインアクティブセル領域ＬＣｉと、を有する。また、比較例の半導体装置では、実施の形態１の半導体装置と同様に、アクティブセル領域ＬＣａには、複数のｎ＋型エミッタ領域ＮＥが形成されている。
一方、比較例では、実施の形態１とは異なり、アクティブセル領域ＬＣａにおいて、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、アクティブセル領域ＬＣａにおいて、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、アクティブセル領域ＬＣａに配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
なお、比較例では、実施の形態１と同様に、インアクティブセル領域ＬＣｅにおいて、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、インアクティブセル領域ＬＣｅに配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
図２８は、比較例の半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。
図２８に示すように、比較例の半導体装置では、ＥＥ型のインアクティブセル領域ＬＣｅに、ｐチャネル型の寄生ＭＯＳＦＥＴ２が形成されている。なお、寄生ＭＯＳＦＥＴとして、ＭＯＳＦＥＴ以外の各種のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる寄生ＭＩＳＦＥＴが設けられている場合も同様である。
前述したように、ＧＧ型のアクティブセル領域と、ＥＥ型のインアクティブセル領域と、を有するＧＧＥＥ構造では、ＥＥ型のインアクティブセル領域により、キャリア、すなわち正孔が排出されやすく、ターンオンのスイッチング動作時のフローティング領域の電位の変動を抑制して、ゲート電極への変位電流の発生を抑制する。
すなわち、比較例の半導体装置では、オン状態において、ＧＧ型のアクティブセル領域ＬＣａでＩＥ効果を向上させるためにキャリアが蓄積されるが、オン状態で蓄積されたキャリアをターンオフ時に排出しやすくするために、比較例の半導体装置は、ＧＧ型のアクティブセル領域ＬＣａに加え、ＥＥ型のインアクティブセル領域ＬＣｅを有する。つまり、ＥＥ型のインアクティブセル領域ＬＣｅは、オン状態で蓄積されたキャリアをターンオフ時に排出しやすくするために設けられる。
Ｌ負荷スイッチングのターンオフ時においては、まず、ターンオフに伴って、コレクタ・エミッタ間電圧としての電圧ＶＣＥが上昇する。このとき、ｐチャネル型の寄生ＭＯＳＦＥＴ２のチャネル領域がｐ型に反転する。そして、ｐ型フローティング領域ＰＦおよびｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔が、ｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出される。以上の動作により、蓄積された正孔が迅速に排出されるため、比較例の半導体装置は、ＥＥ型のインアクティブセル領域ＬＣｅが設けられない半導体装置に比べ、オン状態で蓄積されたキャリアをターンオフ時に排出しやすくなる。
ところが、インアクティブセル領域ＬＣｅが設けられている場合、インアクティブセル領域ＬＣｅが設けられていない場合に比べ、オン状態で、ＩＥ効果が抑制されるおそれがあり、オン電圧が増加するおそれがある。
また、ＥＥ型のインアクティブセル領域ＬＣｅが設けられている場合、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べ、ｎ−型ドリフト領域ＮＤに蓄積された正孔が、Ｌ負荷スイッチングのターンオン時に、ＥＥ型のインアクティブセル領域ＬＣｅに設けられたｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出されやすくなる。そのため、比較例の半導体装置では、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べ、Ｌ負荷スイッチングのターンオン時に、ＩＥ効果が抑制されるおそれがあり、スイッチング損失が増加するおそれがある。
図２６および図２７に示すように、比較例の半導体装置では、ＧＧ型のアクティブセル領域ＬＣａにおいて、ｐ＋型ボディコンタクト領域ＰＢＣは、平面視において、Ｙ軸方向に連続して形成され、Ｙ軸方向においていずれの位置に配置された部分のｐ＋型ボディコンタクト領域ＰＢＣも、エミッタ電極ＥＥと接触している。そのため、比較例の半導体装置では、Ｙ軸方向においていずれの位置に配置された部分のｐ型ボディ領域ＰＢも、当該部分上のｐ＋型ボディコンタクト領域ＰＢＣを介してエミッタ電極ＥＥと電気的に接続される。したがって、図２７の経路ＰＴ１０１に示すように、比較例の半導体装置では、ＧＧ型のアクティブセル領域ＬＣａにおいて、Ｙ軸方向においていずれの位置に配置された部分のｎ−型ドリフト領域ＮＤからも正孔がエミッタ電極ＥＥに排出される。
このような場合でも、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べ、オン状態で、ＩＥ効果が抑制され、オン電圧が増加する。また、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べ、Ｌ負荷スイッチングのターンオン時に、ＩＥ効果が抑制され、スイッチング損失が増加する。
＜本実施の形態の主要な特徴と効果＞
実施の形態１におけるＥＥ型のインアクティブセル領域ＬＣｅは、比較例におけるＥＥ型のインアクティブセル領域ＬＣｅと同様であるため、図２８に示す寄生ＭＯＳＦＥＴは、実施の形態１の半導体装置にも設けられている。この観点からは、実施の形態１の半導体装置でも、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べれば、オン状態、および、Ｌ負荷スイッチングのターンオン時に、ＩＥ効果が抑制されやすくなるとも考えられる。
ところが、本実施の形態１の半導体装置では、ＧＧ型のアクティブセル領域ＬＣａで、複数のｐ＋型ボディコンタクト領域ＰＢＣが、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。そして、互いに間隔を空けて配置された、複数のｐ＋型ボディコンタクト領域ＰＢＣの各々は、エミッタ電極ＥＥと接触している。
そのため、本実施の形態１の半導体装置では、Ｙ軸方向において、全ての位置に配置された部分のｐ型ボディ領域ＰＢが、ｐ＋型ボディコンタクト領域ＰＢＣを介してエミッタ電極ＥＥと電気的に接続されるわけではない。すなわち、本実施の形態１の半導体装置では、図６の経路ＰＴ１に示すように、ＧＧ型のアクティブセル領域ＬＣａで、一部のｎ−型ドリフト領域ＮＤからしか正孔がエミッタ電極ＥＥに排出されない。
したがって、本実施の形態１の半導体装置では、比較例の半導体装置に比べ、オン状態で、ＩＥ効果が抑制されることを防止し、オン電圧が増加することを防止することができる。また、本実施の形態１の半導体装置では、比較例の半導体装置に比べ、Ｌ負荷スイッチングのターンオン時に、ＩＥ効果が抑制されることを防止し、スイッチング損失が増加することを防止することができる。
すなわち、本実施の形態１では、ｎ−型ドリフト領域ＮＤに蓄積された正孔が、ＧＧ型のアクティブセル領域ＬＣａから排出される排出量を抑制する。これにより、ｎ−型ドリフト領域ＮＤに蓄積された正孔が、Ｌ負荷スイッチングの際に、ＥＥ型のインアクティブセル領域ＬＣｅに設けられたｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出される際の排出量を、調整することができる。そして、本実施の形態１では、ＥＥ型のインアクティブセル領域ＬＣｅが設けられた場合の課題である、オン電圧の増加、および、Ｌ負荷スイッチングのターンオン時のスイッチング損失の増加、のいずれをも防止することができる。言い換えれば、本実施の形態１では、ｎ−型ドリフト領域ＮＤに蓄積された正孔が、ＧＧ型のアクティブセル領域ＬＣａから排出される排出量を抑制することにより、ｎ−型ドリフト領域ＮＤにキャリアが蓄積されるＩＥ効果を向上させる。そして、本実施の形態１では、ターンオフ時にもキャリアを排出しやすくしつつ、オン電圧の増加、および、Ｌ負荷スイッチングのターンオン時のスイッチング損失の増加、のいずれをも防止することができる。
なお、本実施の形態１において、各半導体領域における導電型を、一括して反対の導電型に変えてもよい（以下の変形例および実施の形態２においても同様）。
＜実施の形態１の半導体装置の変形例＞
実施の形態１の半導体装置では、ＧＧ型のアクティブセル領域ＬＣａにおいて、ｐ型ボディ領域ＰＢの下に、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成され、ＥＥ型のインアクティブセル領域ＬＣｅにおいて、ｐ型ボディ領域ＰＢの下に、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されていた。
一方、ＥＥ型のインアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ＧＧ型のアクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度よりも低くてもよい。このような例を、実施の形態１の半導体装置の変形例として説明する。
図２９は、実施の形態１の変形例の半導体装置の要部断面図である。なお、実施の形態１の変形例の半導体装置の要部平面図は、図３に示した要部平面図と同様であるので、図２９は、図３のＡ−Ａ線に沿った断面図である。
本変形例の半導体装置は、ＥＥ型のインアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度が、ＧＧ型のアクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度よりも低い点を除き、実施の形態１の半導体装置と同様の構造を有する。そのため、本変形例の半導体装置は、実施の形態１の半導体装置が有する効果と同様の効果を有する。
図２９に示すように、本変形例でも、実施の形態１と同様に、アクティブセル領域ＬＣａおよびインアクティブセル領域ＬＣｅの各々において、ｐ型ボディ領域ＰＢの下には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。
アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎ（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。そして、アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。
また、インアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎ（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。そして、インアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、アクティブセル領域ＬＣａに形成されたｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。
一方、本変形例では、実施の形態１と異なり、インアクティブセル領域ＬＣｅに形成されたｎ型ホールバリア領域ＮＨＢとしてのｎ型ホールバリア領域ＮＨＢ２におけるｎ型の不純物濃度は、アクティブセル領域ＬＣａに形成されたｎ型ホールバリア領域ＮＨＢとしてのｎ型ホールバリア領域ＮＨＢ１におけるｎ型の不純物濃度よりも低い。
本変形例では、ｎ−型ドリフト領域ＮＤなどに蓄積されたキャリアとしての正孔が、ｐチャネル型の寄生ＭＯＳＦＥＴ２（図２８参照）を経由して排出される排出効果を向上させるために、ｎ型ホールバリア領域ＮＨＢ２におけるｎ型の不純物濃度を、ｎ型ホールバリア領域ＮＨＢ１におけるｎ型の不純物濃度よりも低くする。これにより、インアクティブセル領域ＬＣｅに形成されたｐチャネル型の寄生ＭＯＳＦＥＴ２の閾値電圧Ｖｔｈの絶対値を小さくすることができる。そのため、ｐチャネル型の寄生ＭＯＳＦＥＴ２がオン状態になりやすく、ｎ−型ドリフト領域ＮＤなどに蓄積された正孔が、ｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出される排出効果を向上させることができる。
したがって、Ｌ負荷スイッチングのターンオフ時においては、ＥＥ型のインアクティブセル領域ＬＣｅでキャリアとしての正孔が排出される排出量は、ＧＧ型アクティブセル領域ＬＣａでキャリアとしての正孔が排出される排出量よりも多くなる。また、本変形例では、インアクティブセル領域ＬＣｅには、ｎ＋型エミッタ領域ＮＥが形成されておらず、ｎｐｎバイポーラトランジスタからなる寄生バイポーラトランジスタが形成されていない。そのため、本変形例の半導体装置では、インアクティブセル領域ＬＣｅにおいて、ラッチアップが発生しにくくなるため、実施の形態１の半導体装置に比べて、ＲＢＳＯＡ（Reverse Bias Safe Operating Area）耐量などの破壊耐量を向上させることができる。
なお、ＥＥ型のインアクティブセル領域ＬＣｅには、ｎ型ホールバリア領域ＮＨＢが形成されていなくてもよい。このとき、トレンチＴ３とトレンチＴ４の間であって、ｐ型ボディ領域ＰＢの下に位置する部分の半導体層ＳＬｎには、ｎ型ホールバリア領域ＮＨＢが形成されず、ｎ−型ドリフト領域ＮＤが形成されている。このような場合でも、ＧＧ型のアクティブセル領域ＬＣａにｎ型ホールバリア領域ＮＨＢが形成されている場合には、図２９を用いて説明した例と同様の効果を有する。
また、本変形例の半導体装置の製造方法は、ｎ型ホールバリア領域ＮＨＢ２におけるｎ型の不純物濃度を、ｎ型ホールバリア領域ＮＨＢ１におけるｎ型の不純物濃度よりも低くするか、または、インアクティブセル領域ＬＣｅにｎ型ホールバリア領域を形成しない点を除き、実施の形態１の半導体装置の製造方法と同様にすることができる。
（実施の形態２）
実施の形態２では、ＧＧ型のアクティブセル領域およびＥＥ型のインアクティブセル領域を有するＩＧＢＴを備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
図３０は、実施の形態２の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図３１は、実施の形態２の半導体装置としてのモジュールを示す等価回路図である。図３１では、図３０に示すインバータＩＮＶに含まれる６つのＩＧＢＴモジュール１０のうち、Ｕ相ＰＨ１に対応した２つのＩＧＢＴモジュール１０を示す。
図３０に示すように、本実施の形態２の半導体装置が用いられる電子システムは、モータＭＯＴなどの負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システムまたは風力発電システムである。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。
図３０に示す電子システムにおいては、例えば太陽光発電システムまたは風力発電システムにおける発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１およびＴＭ２に接続され、当該発電モジュールの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続され、例えば太陽光発電システムまたは風力発電システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
図３０に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。
本実施の形態２の半導体装置は、ＩＧＢＴモジュール１０に相当する。また、ＩＧＢＴモジュール１０は、複数のＩＧＢＴチップ１２を含むが、当該ＩＧＢＴチップ１２は、半導体チップＣＨＰ（図１参照）に相当する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位ＶＣＣ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図３０に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられ、ローサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられる。
図３０の領域ＡＲ４に示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図３１に示すように、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップ１２の各々のエミッタ電極ＥＥは、互いに電気的に接続され、複数のＩＧＢＴチップ１２の各々のコレクタ電極ＣＥは、互いに電気的に接続されている。
ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、図１〜図６に示した実施の形態１の半導体装置を用いることができる。
図３０に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電位ＶＣＣとモータＭＯＴの入力電位との間、すなわちハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわちローサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップ１２の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々が制御されるようになっている。なお、６つのダイオードモジュール１１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップ１２と各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュール１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
＜本実施の形態の主要な特徴と効果＞
前述したように、本実施の形態２のモジュールであるＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、図１〜図６に示した実施の形態１の半導体装置を用いることができる。
そのため、本実施の形態２のモジュールに含まれる複数のＩＧＢＴチップ１２でも、実施の形態１と同様に、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べ、オン状態で、ＩＥ効果が抑制されることを防止し、オン電圧が増加することを防止することができる。また、本実施の形態２のモジュールに含まれる複数のＩＧＢＴチップ１２でも、実施の形態１と同様に、ＥＥ型のインアクティブセル領域ＬＣｅが設けられていない場合に比べ、Ｌ負荷スイッチングのターンオン時に、ＩＥ効果がさらに抑制されることを防止し、スイッチング損失が増加することを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ 寄生ＭＯＳＦＥＴ
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
１１ ダイオードモジュール
１２ ＩＧＢＴチップ
１３ ダイオード
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＡＲ３、ＡＲ４ 領域
ＣＥ コレクタ電極
ＣＦ 導電膜
ＣＨＰ 半導体チップ
ＣＬ ｐ＋型コレクタ領域
ＣＰ、ＧＴＧ 接続電極
ＣＴ コンタクト溝
ＣＴＣ１、ＣＴＣ２ 制御回路
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰＦ、ＩＦ 絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＨＭ ハードマスク膜
ＩＬ 層間絶縁膜
ＩＮＶ インバータ
ＬＣ 単位セル領域
ＬＣａ アクティブセル領域
ＬＣａａ、ＬＣｂａ アクティブセクション
ＬＣａｉ、ＬＣｂｉ インアクティブセクション
ＬＣｅ、ＬＣｉ インアクティブセル領域
ＬＣｉ１〜ＬＣｉ３ 部分
ＭＯＴ モータ
ＮＤ ｎ−型ドリフト領域
ＮＥ、ＮＥ１、ＮＥ２ ｎ＋型エミッタ領域
ＮＨＢ、ＮＨＢ１、ＮＨＢ２ ｎ型ホールバリア領域
Ｎｓ ｎ型フィールドストップ領域
ＯＰ１、ＯＰ２ 開口部
ＰＢ ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ ｐ＋型ボディコンタクト領域
ＰＦ、ＰＦｐ ｐ型フローティング領域
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＬＰ ｐ＋型ラッチアップ防止領域
ＰＭ１、ＰＭ２ パワーモジュール
ＰＲ ｐ＋型半導体領域
ＰＴ１ 経路
Ｒ１〜Ｒ３ レジスト膜
Ｓａ 上面
Ｓｂ 下面
ＳＬｎ、ＳＬｐ 半導体層
ＳＳ 半導体基板
Ｔ１〜Ｔ４ トレンチ
ＴＧ１〜ＴＧ４、ＴＧｚ トレンチゲート電極
ＴＧｐ１、ＴＧｐ２ 端部トレンチゲート電極
ＴＧｘ エミッタ接続部
ＴＭ１、ＴＭ２ 入力端子
ＶＣＣ 電源電位
Ｗａ、Ｗｅ、Ｗｉ 幅

Claims (10)

  1. 第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板内に形成された第１導電型の第１半導体層と、
    前記第１半導体層に対して前記第２主面側に位置する部分の前記半導体基板内に形成された、前記第１導電型と異なる第２導電型の第２半導体層と、
    前記第１主面から前記第１半導体層の途中まで達し、かつ、平面視において、第１方向に延在する第１溝部と、
    前記第１主面から前記第１半導体層の途中まで達し、平面視において、前記第１溝部と間隔を空けて配置され、かつ、前記第１方向に延在する第２溝部と、
    前記第１主面から前記第１半導体層の途中まで達し、前記第２溝部を挟んで前記第１溝部と反対側に配置され、かつ、平面視において、前記第１方向に延在する第３溝部と、
    前記第１主面から前記第１半導体層の途中まで達し、前記第３溝部を挟んで前記第２溝部と反対側に配置され、かつ、平面視において、前記第１方向に延在する第４溝部と、
    前記第１溝部の内壁に形成された第１絶縁膜と、
    前記第２溝部の内壁に形成された第２絶縁膜と、
    前記第３溝部の内壁に形成された第３絶縁膜と、
    前記第４溝部の内壁に形成された第４絶縁膜と、
    前記第１絶縁膜上に、前記第１溝部を埋め込むように形成された第１トレンチ電極と、
    前記第２絶縁膜上に、前記第２溝部を埋め込むように形成された第２トレンチ電極と、
    前記第３絶縁膜上に、前記第３溝部を埋め込むように形成された第３トレンチ電極と、
    前記第４絶縁膜上に、前記第４溝部を埋め込むように形成された第４トレンチ電極と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成され、前記第１絶縁膜および前記第２絶縁膜に接触した、前記第２導電型の第１半導体領域と、
    前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に形成され、前記第３絶縁膜および前記第４絶縁膜に接触した、前記第２導電型の第２半導体領域と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成され、前記第１半導体領域および前記第１絶縁膜に接触した、前記第１導電型の第３半導体領域と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成され、前記第１半導体領域および前記第２絶縁膜に接触した、前記第１導電型の第４半導体領域と、
    前記第１溝部を挟んで前記第２溝部と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型の第５半導体領域と、
    前記第２溝部と前記第３溝部との間に位置する部分の前記第１半導体層に形成された、前記第２導電型の第６半導体領域と、
    前記第４溝部を挟んで前記第３溝部と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型の第７半導体領域と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層にそれぞれ形成され、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第８半導体領域と、
    前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に形成され、前記第２半導体領域に接触した、前記第２導電型の第９半導体領域と、
    前記第３半導体領域、前記第４半導体領域、前記複数の第８半導体領域、前記第９半導体領域、前記第３トレンチ電極および前記第４トレンチ電極と電気的に接続されたエミッタ電極と、
    前記第２半導体層と電気的に接続されたコレクタ電極と、
    前記第１トレンチ電極および前記第２トレンチ電極と電気的に接続されたゲート電極と、
    を有し、
    前記第５半導体領域の前記第２主面側の端部は、前記第１主面に垂直な第２方向において、前記第１溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記第６半導体領域の前記第２主面側の端部は、前記第２方向において、前記第２溝部の前記第２主面側の端部、および、前記第３溝部の前記第２主面側の端部のいずれに対しても前記第２主面側に配置され、
    前記第７半導体領域の前記第２主面側の端部は、前記第２方向において、前記第４溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記複数の第８半導体領域の各々における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第９半導体領域における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第８半導体領域は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記第９半導体領域は、前記第１方向に沿って、連続して形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３半導体領域および前記第４半導体領域は、前記第１半導体領域に対して前記第１主面側に位置する部分の前記第１半導体層に形成されており、
    前記第２半導体領域に対して前記第１主面側に位置する部分の前記第１半導体層には、前記第１導電型の半導体領域が形成されていない、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１溝部および前記第２溝部は、前記半導体基板の第１領域に形成され、
    前記第３溝部および前記第４溝部は、前記半導体基板の第２領域に形成され、
    前記第１領域では、前記第１トレンチ電極、前記第２トレンチ電極、前記第１絶縁膜、前記第２絶縁膜、前記第１半導体領域、前記第３半導体領域および前記第４半導体領域により絶縁ゲートバイポーラトランジスタが形成されており、
    前記第２領域では、絶縁ゲートバイポーラトランジスタが形成されていない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成された、前記第１導電型の第１０半導体領域と、
    前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に形成された、前記第１導電型の第１１半導体領域と、
    を有し、
    前記第１０半導体領域は、前記第１半導体領域に対して前記第２主面側に配置され、
    前記第１１半導体領域は、前記第２半導体領域に対して前記第２主面側に配置され、
    前記第１０半導体領域における前記第１導電型の不純物濃度は、前記第１０半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第３半導体領域および前記第４半導体領域のいずれにおける前記第１導電型の不純物濃度よりも低く、
    前記第１１半導体領域における前記第１導電型の不純物濃度は、前記第１１半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第１０半導体領域における前記第１導電型の不純物濃度よりも低い、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１半導体領域および前記第２半導体領域を覆う第５絶縁膜と、
    前記第５絶縁膜をそれぞれ貫通して前記第１半導体領域の途中までそれぞれ達する複数の第１開口部と、
    前記第５絶縁膜を貫通して前記第２半導体領域の途中まで達する第２開口部と、
    前記複数の第１開口部の各々にそれぞれ埋め込まれた複数の第１接続電極と、
    前記第２開口部に埋め込まれた第２接続電極と、
    を有し、
    前記複数の第１開口部は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記第２開口部は、平面視において、前記第１方向に沿って、連続して形成され、
    前記複数の第８半導体領域は、前記複数の第１開口部の各々に露出した部分の前記第１半導体領域にそれぞれ形成され、
    前記第９半導体領域は、前記第２開口部に露出した部分の前記第２半導体領域に形成され、
    前記エミッタ電極は、前記第３半導体領域、前記第４半導体領域および前記複数の第８半導体領域と、前記複数の第１接続電極を介して電気的に接続され、かつ、前記第９半導体領域と、前記第２接続電極を介して電気的に接続されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    複数の前記第３半導体領域と、
    複数の前記第４半導体領域と、
    を有し、
    複数の前記第３半導体領域の各々は、前記第１方向において、前記複数の第８半導体領域の各々と同じ位置に配置され、
    複数の前記第４半導体領域の各々は、前記第１方向において、前記複数の第８半導体領域の各々と同じ位置に配置されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記コレクタ電極は、前記半導体基板の前記第２主面に形成されている、半導体装置。
  8. （ａ）第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板を用意する工程、
    （ｂ）前記半導体基板内に、第１導電型の第１半導体層を形成する工程、
    （ｃ）前記第１半導体層に対して前記第２主面側に位置する部分の前記半導体基板内に、前記第１導電型と異なる第２導電型の第２半導体層を形成する工程、
    （ｄ）前記第１主面から前記第１半導体層の途中まで達し、かつ、平面視において、第１方向に延在する第１溝部を形成し、前記第１主面から前記第１半導体層の途中まで達し、平面視において、前記第１溝部と間隔を空けて配置され、かつ、前記第１方向に延在する第２溝部を形成し、前記第１主面から前記第１半導体層の途中まで達し、前記第２溝部を挟んで前記第１溝部と反対側に配置され、かつ、平面視において、前記第１方向に延在する第３溝部を形成し、前記第１主面から前記第１半導体層の途中まで達し、前記第３溝部を挟んで前記第２溝部と反対側に配置され、かつ、平面視において、前記第１方向に延在する第４溝部を形成する工程、
    （ｅ）前記第１溝部の内壁に第１絶縁膜を形成し、前記第２溝部の内壁に第２絶縁膜を形成し、前記第３溝部の内壁に第３絶縁膜を形成し、前記第４溝部の内壁に第４絶縁膜を形成する工程、
    （ｆ）前記第１絶縁膜上に、前記第１溝部を埋め込むように第１トレンチ電極を形成し、前記第２絶縁膜上に、前記第２溝部を埋め込むように第２トレンチ電極を形成し、前記第３絶縁膜上に、前記第３溝部を埋め込むように第３トレンチ電極を形成し、前記第４絶縁膜上に、前記第４溝部を埋め込むように第４トレンチ電極を形成する工程、
    （ｇ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１絶縁膜および前記第２絶縁膜に接触した、前記第２導電型の第１半導体領域を形成し、前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に、前記第３絶縁膜および前記第４絶縁膜に接触した、前記第２導電型の第２半導体領域を形成する工程、
    （ｈ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１半導体領域および前記第１絶縁膜に接触した、前記第１導電型の第３半導体領域を形成し、前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１半導体領域および前記第２絶縁膜に接触した、前記第１導電型の第４半導体領域を形成する工程、
    （ｉ）前記第１溝部を挟んで前記第２溝部と反対側に位置する部分の前記第１半導体層に、前記第２導電型の第５半導体領域を形成し、前記第２溝部と前記第３溝部との間に位置する部分の前記第１半導体層に、前記第２導電型の第６半導体領域を形成し、前記第４溝部を挟んで前記第３溝部と反対側に位置する部分の前記第１半導体層に、前記第２導電型の第７半導体領域を形成する工程、
    （ｊ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第８半導体領域を形成し、前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に、前記第２半導体領域に接触した、前記第２導電型の第９半導体領域を形成する工程、
    （ｋ）前記第３半導体領域、前記第４半導体領域、前記複数の第８半導体領域、前記第９半導体領域、前記第３トレンチ電極および前記第４トレンチ電極と電気的に接続されたエミッタ電極を形成する工程、
    （ｌ）前記第２半導体層と電気的に接続されたコレクタ電極を形成する工程、
    （ｍ）前記第１トレンチ電極および前記第２トレンチ電極と電気的に接続されたゲート電極を形成する工程、
    を有し、
    前記第５半導体領域の前記第２主面側の端部は、前記第１主面に垂直な第２方向において、前記第１溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記第６半導体領域の前記第２主面側の端部は、前記第２方向において、前記第２溝部の前記第２主面側の端部、および、前記第３溝部の前記第２主面側の端部のいずれに対しても前記第２主面側に配置され、
    前記第７半導体領域の前記第２主面側の端部は、前記第２方向において、前記第４溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記複数の第８半導体領域の各々における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第９半導体領域における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第８半導体領域は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記第９半導体領域は、前記第１方向に沿って、連続して形成される、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    （ｎ）前記第１半導体領域および前記第２半導体領域を覆う第５絶縁膜を形成する工程、
    （ｏ）前記第５絶縁膜をそれぞれ貫通して前記第１半導体領域の途中までそれぞれ達する複数の第１開口部を形成し、前記第５絶縁膜を貫通して前記第２半導体領域の途中まで達する第２開口部を形成する工程、
    （ｐ）前記複数の第１開口部の各々にそれぞれ埋め込まれた複数の第１接続電極を形成し、前記第２開口部に埋め込まれた第２接続電極を形成する工程、
    を有し、
    前記（ｏ）工程では、平面視において、前記第１方向に沿って、互いに間隔を空けて配置された前記複数の第１開口部を形成し、前記第２開口部を、平面視において、前記第１方向に沿って、連続して形成し、
    前記（ｊ）工程では、前記複数の第１開口部の各々に露出した部分の前記第１半導体領域に、前記複数の第８半導体領域をそれぞれ形成し、前記第２開口部に露出した部分の前記第２半導体領域に、前記第９半導体領域を形成し、
    前記（ｋ）工程では、前記第３半導体領域、前記第４半導体領域および前記複数の第８半導体領域と、前記複数の第１接続電極を介して電気的に接続され、かつ、前記第９半導体領域と、前記第２接続電極を介して電気的に接続された前記エミッタ電極を形成する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    （ｑ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１導電型の第１０半導体領域を形成し、前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に、前記第１導電型の第１１半導体領域を形成する工程、
    を有し、
    前記第１０半導体領域は、前記第１半導体領域に対して前記第２主面側に配置され、
    前記第１１半導体領域は、前記第２半導体領域に対して前記第２主面側に配置され、
    前記第１０半導体領域における前記第１導電型の不純物濃度は、前記第１０半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第３半導体領域および前記第４半導体領域のいずれにおける前記第１導電型の不純物濃度よりも低く、
    前記第１１半導体領域における前記第１導電型の不純物濃度は、前記第１１半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第１０半導体領域における前記第１導電型の不純物濃度よりも低い、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102759A (ja) * 2017-12-07 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017022798A (ja) * 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 電力変換装置および駆動装置
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2013140885A (ja) * 2012-01-05 2013-07-18 Renesas Electronics Corp Ｉｅ型トレンチゲートｉｇｂｔ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961946B2 (ja) * 1997-03-14 2007-08-22 株式会社東芝 半導体装置
JP4731848B2 (ja) * 2004-07-16 2011-07-27 株式会社豊田中央研究所 半導体装置
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
US7897462B2 (en) * 2008-11-14 2011-03-01 Semiconductor Components Industries, L.L.C. Method of manufacturing semiconductor component with gate and shield electrodes in trenches
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
WO2014038064A1 (ja) * 2012-09-07 2014-03-13 株式会社日立製作所 電力変換用スイッチング素子および電力変換装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2013140885A (ja) * 2012-01-05 2013-07-18 Renesas Electronics Corp Ｉｅ型トレンチゲートｉｇｂｔ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102759A (ja) * 2017-12-07 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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