JP6963982B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
オン抵抗の低いＩＧＢＴ、すなわち、順方向飽和電圧Ｖｃｅ（ｓａｔ）の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されており、ゲート電位電極のゲート電極と、エミッタ電位電極のエミッタ領域とを有するアクティブセル領域と、ｐ型のフローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電位電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。このようなＩＥ型ＩＧＢＴとして、隣り合う２つのトレンチゲートが、各々ゲート電位に接続された構造（ＧＧ型構造）、および、ＧＧ構造に加えて、隣り合う２つのトレンチゲートが、各々エミッタ電位に接続された構造（ＧＧＥＥ型構造）が開発されている。
特開２０１６−１８４６２２号公報（特許文献１）には、エミッタ電位、ゲート電位およびエミッタ電位に各々接続された３つのトレンチゲートを有するＥＧＥ型構造が開示されており、フローティング領域の電位変動によって、ゲートへ変位電流が発生する問題も開示されている。
特開２０１２−２５６８３９号公報（特許文献２）には、ＧＧ型構造のＩＥ型ＩＧＢＴにおいて、平面視におけるＹ方向にて、ｎ型のエミッタ領域が形成されている領域を分断し、更に、この領域をゲート電位のトレンチゲートによって囲む技術が開示されている。
特開２００６−２１０５４７号公報（特許文献３）には、ＧＧ型構造のＩＥ型ＩＧＢＴにおいて、平面視におけるＹ方向にて、ｎ型のエミッタ領域が形成されている領域を分断する技術が開示されている。
国際公開第２０１１／１１１５００号（特許文献４）には、ＧＧ型構造のＩＥ型ＩＧＢＴにおいて、ゲート電位のトレンチゲートに隣接させるようにエミッタ電位のトレンチゲートを配置する技術が開示されている。
特開２０１６−１８４６２２号公報 特開２０１２−２５６８３９号公報 特開２００６−２１０５４７号公報 国際公開第２０１１／１１１５００号
ＧＧ型構造では、スイッチング動作時にコレクタ電圧の変化に伴い、ゲート電位に接続されたトレンチゲート間に形成されているフローティング領域の表面に蓄積されたホールによって、フローティング領域の電位が変動する。このフローティング領域の電位変動によって、ゲートへ変位電流が発生し、スイッチング損失の悪化、破壊耐量の低下、電流の振動、電圧の振動、および、サージなどの問題が引き起こされる。
これらの問題に対して、ＧＧＥＥ型構造およびＥＧＥ型構造では、エミッタ電位に接続されたトレンチゲートによって寄生ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成し、この寄生ｐ型ＭＯＳＦＥＴによってホールを排出することで、フローティング領域の電位変動を抑制することができる。
しかし、寄生ｐ型ＭＯＳＦＥＴによるホール排出効果が大きくなりすぎると、ＩＥ効果が低下し、ＩＧＢＴのスイッチング損失が悪化しやすい問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、平面視において第１方向に延在する第１領域と、第１領域とは異なる領域である第２領域と、第１領域内に配置された第３領域と、第１領域内において第３領域と第１方向で隣接するように配置された第４領域と、を有する。または、半導体装置は、半導体基板に形成された第１導電型の第１不純物領域と、第１領域の第１不純物領域に形成され、且つ、第１方向に延在する第１トレンチおよび第２トレンチと、第１トレンチ内に埋め込まれるように形成された第１ゲート電極と、第２トレンチ内に埋め込まれるように形成された第２ゲート電極と、を有する。また、半導体装置は、第３領域において、第１不純物領域に形成され、且つ、第１導電型とは反対の導電型である第２導電型の第２不純物領域と、第３領域の第２不純物領域に形成された第１導電型の第３不純物領域と、第１領域および第２領域において、第１不純物領域よりも下部の半導体基板に形成された第２導電型の第４不純物領域と、を有する。また、半導体装置は、ゲート電位を供給するためのゲート電位電極と、エミッタ電位を供給するためのエミッタ電位電極と、コレクタ電位を供給するためのコレクタ電位電極と、を有する。ここで、第１ゲート電極は前記ゲート電位電極と電気的に接続し、第４不純物領域は前記コレクタ電位電極と電気的に接続し、第２不純物領域、第３不純物領域および第２ゲート電極はエミッタ電位電極と電気的に接続している。また、第３領域は互いに第１方向で離間するように複数配置され、複数の第３領域の間には、それぞれ第４領域が配置され、第４領域の第１不純物領域には、第１不純物領域よりも高い不純物濃度を有する、第１導電型の第５不純物領域が形成されている。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置としての半導体チップの平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置の要部平面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の変形例１の半導体装置の要部平面図である。 実施の形態３の変形例１の半導体装置の断面図である。 実施の形態３の変形例２の半導体装置の要部平面図である。 実施の形態３の変形例２の半導体装置の断面図である。 実施の形態４の半導体装置の要部平面図である。 実施の形態４の半導体装置の断面図である。 実施の形態５の半導体装置の要部平面図である。 実施の形態５の半導体装置の断面図である。 実施の形態６の半導体装置の要部平面図である。 実施の形態６の半導体装置の断面図である。 実施の形態７の半導体装置の要部平面図である。 実施の形態７の半導体装置の断面図である。 実施の形態８の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 実施の形態８の半導体装置としてのモジュールを示す等価回路図である。 検討例１の半導体装置の要部平面図である。 検討例１のＩＢＧＴの動作時における容量成分の一部を示すための説明図である。 検討例１のＩＢＧＴの動作時における寄生ｐ型ＭＯＳＦＥＴを示すための説明図である。 図３９および図４０に示すＩＧＢＴ全体の等価回路図である。 検討例１の半導体装置の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
また、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
また、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＥＧＥ型構造を基本構造として開発された新しい構造のＩＥ型ＩＧＢＴを備えた半導体装置である。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの平面図である。図１では、理解を簡単にするために、絶縁膜ＰＩＱ（図３参照）を透過した状態を示し、平面図であるが、ゲート電位電極ＧＥおよびエミッタ電位電極ＥＥにハッチングを付している。
図１に示すように、半導体チップＣＨＰの大部分はエミッタ電位電極ＥＥで覆われており、エミッタ電位電極ＥＥの外周には、ゲート電位電極ＧＥが形成されている。エミッタ電位電極ＥＥの中央部付近の破線で囲まれた領域は、エミッタパッドＥＰであり、ゲート電位電極ＧＥの破線で囲まれた領域は、ゲートパッドＧＰである。エミッタパッドＥＰ上およびゲートパッドＧＰ上の絶縁膜ＰＩＱは除去されており、エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続端子が接続されることで、半導体チップＣＨＰが、他チップまたは配線基板などと電気的に接続される。
図２は、半導体チップＣＨＰの要部平面図であり、エミッタ電位電極ＥＥ下の平面図に対応している。図３は、図２のＡ−Ａ線に沿った断面図であり、図４は、図２のＢ−Ｂ線に沿った断面図であり、図５は、図２のＣ−Ｃ線に沿った断面図であり、図６は、図２のＤ−Ｄ線に沿った断面図であり、図７は、図２のＥ−Ｅ線に沿った断面図である。
なお、図２は平面図であるが、図面を見易くするため、ゲート電極Ｇ１およびゲート電極Ｇ２にハッチングを付している。また、図２では、保護膜ＰＩＱ、エミッタ電位電極ＥＥ、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦの図示を省略している。
本実施の形態の半導体装置は、エミッタ電位電極ＥＥに電気的に接続されたトレンチゲートである２つのゲート電極Ｇ２と、これら２つのゲート電極Ｇ２の間に形成され、且つ、ゲート電位電極ＧＥに電気的に接続されたトレンチゲートであるゲート電極Ｇ１とを有するアクティブセル領域ＡＣを有する。また、アクティブセル領域ＡＣは、本実施の形態におけるＩＧＢＴの主回路を構成している領域である複数のハイブリッドセル領域ＨＢＣを有する。
また、本実施の形態の半導体装置は、アクティブセル領域ＡＣ以外のインアクティブセル領域ＩＡＣを有する。インアクティブセル領域ＩＡＣには、ベース領域（不純物領域）ＰＢおよびフローティング領域（不純物領域）ＰＦが形成されている。
図２に示されるように、アクティブセル領域ＡＣでは、ゲート電極Ｇ１およびゲート電極Ｇ２がＹ方向に延在している。ゲート電極Ｇ１は、ゲート電極Ｇ２と、Ｙ方向と直交するＸ方向で隣接して配置されている。なお、図示はしないが、ゲート電極Ｇ１は、半導体チップＣＨＰの外周部において、図１に示されるゲート電位電極ＧＥに接続されており、ＩＧＢＴの動作時にゲート電位が印加される。また、ゲート電極Ｇ２は、その一部がトレンチＴ２外部に引き出されている。そして、この引き出された箇所がコンタクトホールを介してエミッタ電位電極ＥＥと接続することで、ゲート電極Ｇ２に、ＩＧＢＴの動作時にエミッタ電位が印加される。
ハイブリッドセル領域ＨＢＣは、ゲート電極Ｇ１と、２つのゲート電極Ｇ２と、ｎ型のエミッタ領域（不純物領域）ＮＥとを有する領域である。ハイブリッドセル領域ＨＢＣにおいて、ｎ型のホールバリア領域（不純物領域）ＮＨＢの表面にはｐ型のベース領域（不純物領域）ＰＢが形成され、ベース領域ＰＢの表面には、エミッタ領域ＮＥが形成されている。
各エミッタ領域ＮＥおよびベース領域ＰＢは、コンタクトホールＣＨ１に接しており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。なお、コンタクトホールＣＨ１下の半導体基板ＳＢには、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域（不純物領域）ＰＲが形成されている。従って、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲには、ＩＧＢＴの動作時にエミッタ電位が印加される。
また、エミッタ領域ＮＥは、ゲート電極Ｇ１とコンタクトホールＣＨ１との間に設けられており、ゲート電極Ｇ２とコンタクトホールＣＨ１との間には設けられていない。従って、ハイブリッドセル領域ＨＢＣのうち、ゲート電極Ｇ１とコンタクトホールＣＨ１との間の領域が、主にＩＧＢＴの回路を構成する領域となり、ゲート電極Ｇ２とコンタクトホールＣＨ１との間の領域が、主に寄生ｐ型ＭＯＳＦＥＴ１を構成する領域となる。寄生ｐ型ＭＯＳＦＥＴ１は、ＩＧＢＴ動作時に、ゲート電極Ｇ２の底部付近のフローティング領域ＰＦに蓄積されているホールを、コンタクトホールＣＨ１から排出する機能を有する。この寄生ｐ型ＭＯＳＦＥＴ１については、後で詳細に述べる。
アクティブセル領域ＡＣ内において、複数のハイブリッドセル領域ＨＢＣは、Ｙ方向で互いに離間するように配置されている。ハイブリッドセル領域ＨＢＣ以外のアクティブセル領域ＡＣには、ｎ型の分離領域（不純物領域）ＮＢ、フローティング領域ＰＦ、および、フローティング領域ＰＦの表面に形成されたベース領域ＰＢが設けられている。また、これらの領域には、エミッタ領域ＮＥ、コンタクトホールＣＨ１およびボディ領域ＰＲは形成されていない。
Ｙ方向において、分離領域ＮＢは、ハイブリッドセル領域ＨＢＣとフローティング領域ＰＦとを分離するように配置されている。言い換えれば、Ｙ方向において、分離領域ＮＢは、ハイブリッドセル領域ＨＢＣのベース領域ＰＢと、フローティング領域ＰＦの表面に形成されたベース領域ＰＢとを分離するように配置されている。すなわち、Ｙ方向において隣接する２つのハイブリッドセル領域ＨＢＣの間には、分離領域ＮＢと、フローティング領域ＰＦおよびベース領域ＰＢと、分離領域ＮＢとが、順番に設けられている。
インアクティブセル領域ＩＡＣには、フローティング領域ＰＦおよびベース領域ＰＢが形成されており、エミッタ領域ＮＥ、コンタクトホールＣＨ１およびボディ領域ＰＲは形成されていない。また、Ｘ方向において、アクティブセル領域ＡＣの幅と、インアクティブセル領域ＩＡＣの幅との比は、１：２〜１：３となっている。
次に、図３〜図７を用いて、本実施の形態の半導体装置の断面構造を説明する。
半導体基板ＳＢには、低濃度のｎ型の不純物領域であるドリフト領域（不純物領域）ＮＤが形成されている。ドリフト領域ＮＤよりも半導体基板ＳＢの裏面側には、ドリフト領域ＮＤよりも高い不純物濃度を有するｎ型のフィールドストップ領域（不純物領域）ＮＳ、ｐ型のコレクタ領域（不純物領域）ＰＣ、および、金属膜からなるコレクタ電位電極ＣＥが形成されている。すなわち、コレクタ領域ＰＣには、コレクタ電位電極ＣＥを介して、ＩＧＢＴの動作時にコレクタ電位が印加される。
半導体基板ＳＢの表面側には、トレンチＴ１およびトレンチＴ２が形成されている。トレンチＴ１およびトレンチＴ２の内部には、ゲート絶縁膜ＧＦを介して、それぞれゲート電極Ｇ１およびゲート電極Ｇ２が埋め込まれている。上述したように、ゲート電極Ｇ１はゲート電位電極ＧＥと接続しており、ゲート電位が印加される。また、ゲート電極Ｇ２はエミッタ電位電極ＥＥと接続しており、エミッタ電位が印加される。また、ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極Ｇ１およびゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
まず、図３、図４および図７を用いて、アクティブセル領域ＡＣのうち、ハイブリッドセル領域ＨＢＣの構造について説明する。
図３に示されるように、ハイブリッドセル領域ＨＢＣにおいて、ゲート電極Ｇ１とゲート電極Ｇ２との間の半導体基板ＳＢには、ドリフト領域ＮＤよりも高い不純物濃度を有するホールバリア領域ＮＨＢが形成されており、ホールバリア領域ＮＨＢの表面には、ｐ型のベース領域ＰＢが形成されている。ベース領域ＰＢの一部には、エミッタ領域ＮＥが形成されている。エミッタ領域ＮＥは、ゲート電極Ｇ１とコンタクトホールＣＨ１との間に設けられており、ゲート電極Ｇ２とコンタクトホールＣＨ１との間には設けられていない。また、図４に示されるように、エミッタ領域ＮＥは、ハイブリッドセル領域ＨＢＣ内のゲート電極Ｇ１とコンタクトホールＣＨ１との間であっても、設けられていない箇所もある。図７に示されるように、Ｙ方向において、エミッタ領域ＮＥと分離領域ＮＢとは、ベース領域ＰＢによって電気的に分離されている。
エミッタ領域ＮＥ上およびベース領域ＰＢ上には、ゲート絶縁膜ＧＦの一部が形成されており、このゲート絶縁膜ＧＦの一部、ゲート電極Ｇ１およびゲート電極Ｇ２の各々の上面には、層間絶縁膜ＩＬが形成されている。そして、コンタクトホールＣＨ１が、層間絶縁膜ＩＬ、ゲート絶縁膜ＧＦおよび半導体基板ＳＢを貫通して形成されている。コンタクトホールＣＨ１は、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。
コンタクトホールＣＨ１の底部は、ベース領域ＰＢ内に位置しており、ホールバリア領域ＮＨＢまでは達していない。コンタクトホールＣＨ１の底部の周囲には、ベース領域ＰＢよりも高い不純物濃度を有するｐ型のボディ領域ＰＲが形成されている。ボディ領域ＰＲは、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成されており、エミッタ領域ＮＥとは接しないように形成されている。なお、ボディ領域ＰＲは、コンタクトホールＣＨ１内に埋め込まれるエミッタ電位電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
層間絶縁膜ＩＬ上には、エミッタ電位電極ＥＥが形成されており、コンタクトホールＣＨ１内にはエミッタ電位電極ＥＥが埋め込まれている。従って、ハイブリッドセル領域ＨＢＣにおいて、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲに、エミッタ電位が印加される。
エミッタ電位電極ＥＥ上には、例えばポリイミドなどの樹脂からなる保護膜ＰＩＱが形成されている。図３〜図７では図示していないが、保護膜ＰＩＱには、エミッタ電位電極ＥＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。すなわち、図１の破線で示した領域（ゲートパッドＧＰおよびエミッタパッドＥＰ）には、保護膜ＰＩＱが形成されていない。
次に、図５、図６および図７を用いて、アクティブセル領域ＡＣのうち、ハイブリッドセル領域ＨＢＣ以外の構造について説明する。
図５および図７に示されるように、Ｙ方向において、ハイブリッドセル領域ＨＢＣと隣接する領域であり、且つ、Ｘ方向において、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域には、ｎ型の分離領域ＮＢが設けられている。分離領域ＮＢ内には、ベース領域ＰＢおよびエミッタ領域ＮＥは形成されていない。また、分離領域ＮＢ上には、コンタクトホールＣＨ１も配置されていない。従って、図７に示されるように、ハイブリッドセル領域ＨＢＣのｐ型のベース領域ＰＢと、ｐ型のフローティング領域ＰＦの表面に形成されているベース領域ＰＢとは、このｎ型の分離領域ＮＢによって、分離されている。
また、分離領域ＮＢの不純物濃度は、ホールバリア領域ＮＨＢの不純物濃度以上である。しかし、ホールバリア領域ＮＨＢの不純物濃度が十分に高い場合には、分離領域ＮＢの形成を省略し、分離領域ＮＢが形成される予定の領域にホールバリア領域ＮＨＢを形成してもよい。すなわち、分離領域ＮＢは、ホールバリア領域ＮＨＢを、ハイブリッドセル領域ＨＢＣ内だけでなく、ハイブリッドセル領域ＨＢＣ以外のアクティブセル領域ＡＣまで拡張することで形成されていてもよい。
図６および図７に示されるように、Ｙ方向において、分離領域ＮＢと隣接する領域であり、且つ、Ｘ方向において、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域には、ｐ型のフローティング領域ＰＦが設けられている。フローティング領域ＰＦの表面には、ベース領域ＰＢが形成されているが、エミッタ領域ＮＥは形成されていない。また、フローティング領域ＰＦには、コンタクトホールＣＨ１も配置されていない。
また、アクティブセル領域ＡＣのフローティング領域ＰＦは、ゲート電極Ｇ２が埋め込まれているトレンチＴ２よりも深い位置まで形成されており、インアクティブセル領域ＩＡＣのフローティング領域ＰＦと接続している。このため、フローティング領域ＰＦでのホール蓄積に起因する電位変動を抑制することができる。また、トレンチＴ２の底部付近における電界を緩和することができる。
次に、インアクティブセル領域ＩＡＣの構造について説明する。
インアクティブセル領域ＩＡＣは、Ｘ方向において、２つのアクティブセル領域ＡＣの間に位置する領域であり、２つのゲート電極Ｇ２の間に位置する領域である。インアクティブセル領域ＩＡＣの全体には、ｐ型のフローティング領域ＰＦが設けられている。フローティング領域ＰＦの表面には、ベース領域ＰＢが形成されているが、エミッタ領域ＮＥは形成されていない。また、フローティング領域ＰＦには、コンタクトホールＣＨ１も配置されていない。
以上のように、本実施の形態の構造の説明を行ったが、本実施の形態の特徴および効果については、以下の半導体装置の製造方法、および、検討例の説明の後に、詳細に記載する。
＜半導体装置の製造方法について＞
以下に、図８〜図１７を用いて、実施の形態１の半導体装置の製造方法について説明する。図８、図１０〜図１２、図１４、図１５および図１７は、図３で示したＡ−Ａ断面の製造工程であり、図９、図１３および図１６は、図７で示したＥ−Ｅ断面の製造工程である。
図８および図９は、ドリフト領域ＮＤ、分離領域ＮＢ、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦの形成工程を示している。
まず、半導体基板ＳＢにｎ型のドリフト領域ＮＤを形成する。ドリフト領域ＮＤは、予めｎ型の不純物が導入された半導体基板ＳＢを用意し、そのｎ型の半導体基板ＳＢをドリフト領域ＮＤとして用いることで形成される、または、ｐ型の半導体基板ＳＢを用意し、そのｐ型の半導体基板ＳＢ上にエピタキシャル法によって形成される。なお、本実施の形態では、ドリフト領域ＮＤを半導体基板ＳＢとして説明することもある。
次に、フォトリソグラフィ法およびイオン注入法を用いて、半導体基板ＳＢの表面に、ｎ型の分離領域ＮＢ、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。ホールバリア領域ＮＨＢは、ドリフト領域ＮＤよりも高い不純物濃度を有する。ｎ型の分離領域ＮＢは、ホールバリア領域ＮＨＢの不純物濃度以上の不純物濃度を有する。
また、本実施の形態では、ｎ型の分離領域ＮＢと、ホールバリア領域ＮＨＢとを別々の不純物領域として説明するが、ホールバリア領域ＮＨＢの不純物濃度が十分に高い場合には、ｎ型の分離領域ＮＢの形成を省略してホールバリア領域ＮＨＢで代用してもよい。すなわち、分離領域ＮＢは、ホールバリア領域ＮＨＢを、ハイブリッドセル領域ＨＢＣ内だけでなく、ハイブリッドセル領域ＨＢＣ以外のアクティブセル領域ＡＣまで拡張することで形成されていてもよい。この場合、製造工程の簡略化を図れる。
図１０は、トレンチＴ１およびトレンチＴ２の形成工程を示している。
まず、半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、フォトリソグラフィ法およびドライエッチングを用いてこの絶縁膜をパターニングすることで、ハードマスクを形成する。次に、ハードマスクをマスクとして半導体基板ＳＢをエッチングすることで、半導体基板ＳＢにトレンチＴ１およびトレンチＴ２を形成する。その後、ハードマスクＨＭを除去する。
ここで、トレンチＴ１およびトレンチＴ２は、図２に示されるように、平面視においてＹ方向に延在するように連続的に形成される。
図１１は、熱処理工程、並びに、ゲート絶縁膜ＧＦおよび導電性膜ＦＧの形成工程を示している。
まず、半導体基板ＳＢに対して熱処理を行うことで、分離領域ＮＢ、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理により、分離領域ＮＢおよびホールバリア領域ＮＨＢは、トレンチＴ１およびトレンチＴ２の各々の底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴ１およびトレンチＴ２の各々の底部を覆うように、トレンチＴ１およびトレンチＴ２の各々の底部よりも深い位置まで拡散する。
次に、半導体基板ＳＢに対して熱酸化処理を行うことで、トレンチＴ１の内壁、トレンチＴ２の内壁、分離領域ＮＢの上面、ホールバリア領域ＮＨＢの上面およびフローティング領域ＰＦの上面に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦが形成される。
次に、トレンチＴ１の内部およびトレンチＴ２の内部を埋め込むように、例えばＣＶＤ（Chemical Vapor Deposition）法によって、ゲート絶縁膜ＧＦ上に、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜ＦＧが形成される。
図１２および図１３は、ゲート電極Ｇ１、ゲート電極Ｇ２、ベース領域ＰＢおよびエミッタ領域ＮＥの形成工程を示している。
まず、導電性膜ＦＧに対して、フォトリソグラフィ法およびドライエッチングを用いることで、トレンチＴ１の外部およびトレンチＴ２の外部に形成されていた導電性膜ＦＧを除去する。そして、トレンチＴ１の内部およびトレンチＴ２の内部に残された導電性膜ＦＧが、それぞれゲート電極Ｇ１およびゲート電極Ｇ２となる。
次に、フォトリソグラフィ法およびイオン注入法を用いることで、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの各々の表面に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢは、フローティング領域ＰＦよりも高い不純物濃度を有する不純物領域である。
次に、フォトリソグラフィ法およびイオン注入法を用いることで、ハイブリッドセル領域ＨＢＣのベース領域ＰＢの表面に、ｎ型のエミッタ領域ＮＥを形成する。エミッタ領域ＮＥは、ドリフト領域ＮＤおよびホールバリア領域ＮＨＢよりも高い不純物濃度を有する不純物領域である。この時、インアクティブセル領域ＩＡＣのベース領域ＰＢには、エミッタ領域ＮＥを形成しない。
図１４は、層間絶縁膜ＩＬおよびコンタクトホールＣＨ１の形成工程を示している。
まず、ゲート電極Ｇ１上、ゲート電極Ｇ２上、並びに、トレンチＴ１の外部およびトレンチＴ２の外部に形成されているゲート絶縁膜ＧＦ上に、例えばＣＶＤ法を用いることで、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。
次に、フォトリソグラフィ法およびドライエッチングを用いることで、アクティブセル領域ＡＣの層間絶縁膜ＩＬおよびゲート絶縁膜ＧＦに、コンタクトホールＣＨ１を形成する。コンタクトホールＣＨ１の底部は、半導体基板ＳＢの一部を貫通し、ベース領域ＰＢに達するように形成されている。すなわち、コンタクトホールＣＨ１は、ハイブリッドセル領域ＨＢＣのエミッタ領域ＮＥおよびベース領域ＰＢに接するように形成される。
図１５および図１６は、ボディ領域ＰＲの形成工程を示している。
上述のコンタクトホールＣＨ１の形成工程に続いて、イオン注入法を用いることで、コンタクトホールＣＨ１の底部に、ｐ型のボディ領域ＰＲが形成される。ボディ領域ＰＲは、ベース領域ＰＢよりも高い不純物濃度を有する不純物領域であり、ベース領域ＰＢおよびホールバリア領域ＮＨＢに跨るように形成される。また、ボディ領域ＰＲは、ｎ型のエミッタ領域ＮＥに接しないように形成される。その後、各不純物領域を活性化させるための熱処理が行われる。
図１７は、エミッタ電位電極ＥＥおよび保護膜ＰＩＱの形成工程を示している。
まず、コンタクトホールＣＨ１を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法を用いることで、例えばアルミニウム膜が形成される。その後、フォトリソグラフィ法およびドライエッチングを用いて、このアルミニウム膜をパターニングすることで、エミッタ電位電極ＥＥが形成される。また、図１に示されるゲート電位電極ＧＥも、上記のアルミニウム膜をパターニングすることで形成される。
また、上記アルミニウム膜の形成前に、例えば窒化チタン膜からなるバリアメタル膜を形成し、このバリアメタル膜上に、上記アルミニウム膜を形成してもよい。すなわち、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを、バリアメタル膜とアルミニウム膜との積層膜としてもよい。なお、本実施の形態では、バリアメタル膜の図示を省略している。
次に、エミッタ電位電極ＥＥおよびゲート電位電極ＧＥを覆うように、例えば塗布法を用いることで、例えばポリイミドなどの樹脂からなる保護膜ＰＩＱを形成する。その後、フォトリソグラフィ法およびドライエッチングを用いて、保護膜ＰＩＱの一部に開口部を形成することで、開口部からエミッタ電位電極ＥＥの一部およびゲート電位電極ＧＥの一部が露出する。この露出した領域が、図１に示されるエミッタパッドＥＰおよびゲートパッドＧＰとなる。
図１７の工程後に、半導体基板ＳＢの裏面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電位電極ＣＥが形成される。
まず、半導体基板ＳＢの裏面に対して研磨処理を実施し、半導体基板ＳＢの厚さを薄くする。次に、半導体基板ＳＢの裏面側からイオン注入を行う。このイオン注入は、フォトリソグラフィ法およびドライエッチングを用いることで行われ、これにより、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣが形成される。フィールドストップ領域ＮＳは、ドリフト領域ＮＤよりも高い不純物濃度を有する不純物領域である。
次に、半導体基板ＳＢの裏面側で露出しているコレクタ領域ＰＣの表面に、例えばスパッタリング法またはＣＶＤ法を用いることで、例えば窒化チタン膜などの金属膜からなるコレクタ電位電極ＣＥを形成する。
以上により、図３〜図７に示される本実施の形態の半導体装置が製造される。
＜検討例１の説明＞
以下に、図３８〜図４２を用いて、本願発明者が検討した検討例１の半導体装置を説明する。
図３８は、検討例１の半導体装置の平面図であり、本実施の形態の図２に対応する平面図である。検討例１の半導体装置は、ＥＧＥ型構造のＩＥ型ＩＧＢＴを備えている。なお、ＧＧ型構造およびＥＧＥ型構造において、フローティング領域ＰＦの電位変動によって、ゲート電極へ変位電流が発生する問題の詳細な説明については、上述の特許文献１を参照されたい。
検討例１では、本実施の形態と異なり、アクティブセル領域ＡＣ内のＹ方向において、複数のハイブリッドセル領域ＨＢＣに接するように、ｎ型のホールバリア領域ＮＨＢ表面にｐ型のベース領域が連続的に形成されている。すなわち、検討例１には、本実施の形態の分離領域ＮＢが形成されていない。
以下に、検討例１の課題を図３９〜図４２を用いて説明する。図３９は、ＩＧＢＴの動作時における容量成分を示す説明図である。図４０は、ＩＧＢＴの動作時における寄生ｐ型ＭＯＳＦＥＴ１を示す説明図である。なお、図３９および図４０は、図３８のＡ−Ａ線に沿った断面図であるが、説明の明瞭化のため、ハッチングと一部の図番を省略している。図３８のＡ−Ａ線に沿った断面図は、実施の形態１の図３と同様なので、詳細な断面構造については、図３を参照されたい。図４１は、図３９および図４０に示すＩＧＢＴ全体の等価回路図である。図４２は、図３８のＥ−Ｅ線に沿った断面図である。
図３９〜図４１に示されるように、検討例１のＥＧＥ型構造のＩＥ型ＩＧＢＴは、コレクタ電位電極ＣＥと、エミッタ電位電極ＥＥと、ゲート電位電極ＧＥと、容量Ｃｇｃ、Ｃｇｅ、Ｃｅｃ、ＣｆｐｃおよびＣｅｆｐと、寄生ｐ型ＭＯＳＦＥＴ１と、を用いた等価回路により表すことができる。
図３９に示されるＩＧＢＴの動作時には、コレクタ電圧の変動に伴い、ゲート電極Ｇ１側へ変位電流が発生する。変位電流の主な経路としては、容量Ｃｇｃを介する経路と、容量Ｃｆｐｃおよび容量Ｃｅｆｐを介する経路とが挙げられる。ＥＧＥ型構造では、ＧＧ型構造と比較して、フローティング領域ＰＦを経由する経路（容量Ｃｆｐｃおよび容量Ｃｅｆｐを介する経路）は、エミッタ電位に接続されたゲート電極Ｇ２によって遮断でき、更に、容量Ｃｇｃも小さいことから、変位電流の影響は小さくなる。
図４０に示される寄生ｐ型ＭＯＳＦＥＴ１は、フローティング領域ＰＦの表面に蓄積したホールによる電位変動を抑制するために設けられる。寄生ｐ型ＭＯＳＦＥＴ１は、ｎ型のドリフト領域ＮＤからｐ型のフローティング領域ＰＦを通り、さらに、ｐ型のフローティング領域ＰＦ、ｎ型のホールバリア領域ＮＨＢおよびｐ型のベース領域ＰＢのうち、トレンチＴ２の底部に近い部分を通る電流経路により、正孔電流が流れることで動作する。すなわち、寄生ｐ型ＭＯＳＦＥＴ１は、エミッタ電位電極ＥＥと接続されるゲート電極Ｇ２をゲートとし、ｐ型のフローティング領域ＰＦをソースとし、ｐ型のベース領域ＰＢをドレインとし、ｎ型のホールバリア領域ＮＨＢをチャネルとすることで構成されている。これにより、ＩＧＢＴのターンオン時に、トレンチＴ２の底部付近に存在するホールがキャリアとして排出される。よって、フローティング領域ＰＦの電位変動を抑制することができる。
しかしながら、ホールが大量に排出されすぎると、ＩＥ効果が低下して、ターンオン時のスイッチング損失が増加するという問題がある。従って、ホールの排出を適度に調整し、ＩＥ効果を低下させすぎないようにすることが、検討例１の課題となる。
ここで、図４２に示されるように、検討例１では、元々、Ｙ方向に連続的に延在して形成されていたコンタクトホールＣＨ１を、ハイブリッドセル領域ＨＢＣ毎に分離して設けている。これにより、ホールは、高濃度のｐ型不純物領域であるボディ領域ＰＲに集まりやすくなり、ホールの排出経路は、各コンタクトホールＣＨ１に分離される。このようにして、検討例１では、ＩＥ効果が低下することを防止している。
しかしながら、検討例１では、アクティブセル領域ＡＣ内において、ハイブリッドセル領域ＨＢＣとＹ方向で隣接するベース領域ＰＢを介して、ホールがコンタクトホールＣＨ１から排出される場合がある。図４２の矢印は、ベース領域ＰＢを介したホール排出経路を示している。このため、検討例１の半導体装置では、ＩＥ効果が低下して、ターンオン時のスイッチング損失が増加するという問題を、十分に解決することができない。
＜検討例２の説明＞
本願発明者は、更に、上述の特許文献２に開示されているような、ＧＧ型構造のＩＥ型ＩＧＢＴにおいて、ｎ型のエミッタ領域が形成されている領域をゲート電位のトレンチゲートによって囲む構造、所謂、遮断トレンチ構造を応用することも検討した。
この遮断トレンチ構造では、ゲート電位のトレンチゲートによって、完全にベース領域ＰＢを分離できるので、ＩＥ効果を大きく向上させることが可能である。しかし、遮断トレンチ構造は、ゲート容量が増加し、スイッチング損失が大きく悪化するというデメリットを有する。
また、この遮断トレンチ構造を、本実施の形態のようなＥＧＥ型構造に適用することは難しい。すなわち、ＥＧＥ型構造では、Ｘ方向において、ゲート電位のゲート電極Ｇ１と、エミッタ電位のゲート電極Ｇ２とが、互いに隣接する配置となっているので、ゲート電極Ｇ１をＸ方向に延在させて、ベース領域ＰＢを分離することができない。
＜本実施の形態の半導体装置の主な特徴および効果について＞
以下に、本実施の形態の半導体装置の主な特徴および効果を説明する。
まず、図２に示されるように、本実施の形態では、アクティブセル領域ＡＣ内の全面にハイブリッドセル領域ＨＢＣを形成するのではなく、Ｙ方向において、複数のハイブリッドセル領域ＨＢＣが各々独立して設けられている。また、アクティブセル領域ＡＣ内のＹ方向全体にコンタクトホールＣＨ１を形成するのではなく、複数のコンタクトホールＣＨ１が、複数のハイブリッドセル領域ＨＢＣ毎に設けられている。これにより、アクティブセル領域ＡＣ内のＹ方向全体にコンタクトホールＣＨ１が形成された場合と比較して、アクティブセル領域ＡＣで発生する寄生ｐ型ＭＯＳＦＥＴ１の面積が少なくなるため、フローティング領域ＰＦの表面に蓄積されるホールの排出経路が低減する。よって、ＩＥ効果が向上するので、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
また、図２および図７に示されるように、本実施の形態の半導体装置では、検討例１の半導体装置と異なり、アクティブセル領域ＡＣ内に分離領域ＮＢを形成している。すなわち、Ｙ方向において、ハイブリッドセル領域ＨＢＣ以外の領域に、ベース領域ＰＢおよびフローティング領域ＰＦが形成されているが、これらのベース領域ＰＢおよびフローティング領域ＰＦと、ハイブリッドセル領域ＨＢＣとは、分離領域ＮＢによって分離されている。
上述のように、本実施の形態では、複数のハイブリッドセル領域ＨＢＣ毎に、複数のコンタクトホールＣＨ１を設けて、ホールの排出経路を低減しているが、各ハイブリッドセル領域ＨＢＣの間のベース領域ＰＢがホールの経路として機能することがある。分離領域ＮＢは、この経路を遮断するために設けられている。すなわち、ホール排出経路は、図７の矢印に示される経路となるが、分離領域ＮＢはホールにとって高抵抗の領域となるため、ホールの排出効率は激減する。よって、ベース領域ＰＢを経由するホール排出経路は、分離領域ＮＢによってほぼ遮断される。このため、ホール排出効果が更に抑制されて、ＩＥ効果が向上するので、ＩＧＢＴのターンオン時のスイッチング損失が更に改善される。以上のように、本実施の形態では、半導体装置の性能を向上させることができる。
また、実施の形態１の特徴として、アクティブセル領域ＡＣ内において、各ハイブリッドセル領域ＨＢＣの間に形成されているベース領域ＰＢの下部には、フローティング領域ＰＦが形成されている。アクティブセル領域ＡＣのフローティング領域ＰＦは、ゲート電極Ｇ２が埋め込まれているトレンチＴ２よりも深い位置まで形成されており、インアクティブセル領域ＩＡＣのフローティング領域ＰＦと接続している。アクティブセル領域ＡＣのフローティング領域ＰＦは、ゲート電位となるゲート電極Ｇ１と隣接しているため、ＩＧＢＴの動作時に、アクティブセル領域ＡＣのフローティング領域ＰＦの表面付近に蓄積されるホールによる電位変動の影響が大きい。ここで、アクティブセル領域ＡＣのフローティング領域ＰＦを、インアクティブセル領域ＩＡＣのフローティング領域ＰＦと接続しておくことで、蓄積されるホールが分散し、電位変動を抑制することができる。
また、フローティング領域ＰＦがトレンチＴ２の底部を覆う構造となることで、トレンチＴ２の底部付近における電界を緩和することができる。従って、ＩＧＢＴの耐圧を向上させることができる。
（実施の形態２）
実施の形態２の半導体装置を、図１８〜図２０を用いて以下に説明する。
図１８は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図１９は、図１８のＤ−Ｄ線に沿った断面図であり、図２０は、図１８のＥ−Ｅ線に沿った断面図である。なお、実施の形態１で示したＡ−Ａ断面、Ｂ−Ｂ断面およびＣ−Ｃ断面については、実施の形態２と実施の形態１とで同じであるので、その説明を省略する。
実施の形態１では、アクティブセル領域ＡＣ内において、各ハイブリッドセル領域ＨＢＣの間に形成されているベース領域ＰＢの下部には、フローティング領域ＰＦが形成されていた。よって、アクティブセル領域ＡＣのベース領域ＰＢが、インアクティブセルＩＡＣのフローティング領域ＰＦと接続されているため、寄生ｐ型ＭＯＳＦＥＴ１の動作に伴うホールの排出経路が存在した。
これに対し、実施の形態２では、図１９および図２０に示されるように、上記のフローティング領域ＰＦが形成されいない。すなわち、インアクティブセル領域ＩＡＣのフローティング領域ＰＦは、アクティブセル領域ＡＣのベース領域ＰＢと分離している。
このため、実施の形態２では、実施の形態１のようなトレンチＴ２の底部付近における電界緩和の効果が小さい。
しかしながら、実施の形態２では、アクティブセル領域ＡＣのベース領域ＰＢはホールの排出経路から分離されているため、ホールの排出効果が低下し、ホールの蓄積量は増加する。よって、実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、ＩＥ効果が向上するので、ＩＧＢＴのターンオン時のスイッチング損失が更に改善される。
（実施の形態３）
実施の形態３の半導体装置を、図２１〜図２３を用いて以下に説明する。
図２１は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図２２は、図２１のＤ−Ｄ線に沿った断面図であり、図２３は、図２１のＥ−Ｅ線に沿った断面図である。
実施の形態１では、アクティブセル領域ＡＣ内において、各ハイブリッドセル領域ＨＢＣの間に、ベース領域ＰＢおよびフローティング領域ＰＦが形成されていた。
これに対し、実施の形態３では、図２２および図２３に示されるように、上記ベース領域ＰＢおよび上記フローティング領域ＰＦが形成されおらず、分離領域ＮＢが形成されている。すなわち、アクティブセル領域ＡＣ内において、各ハイブリッドセル領域ＨＢＣの間には、分離領域ＮＢのみが形成されている。
このため、実施の形態３では、実施の形態１のようなトレンチＴ２の底部付近における電界緩和の効果が小さくなり、ＩＧＢＴの耐圧が低下することになる。しかしながら、トレンチＴ１およびトレンチＴ２の間隔が狭く、これらのトレンチ間のみで耐圧を確保できるようなＩＧＢＴであれば、実施の形態３の構造を適用しても、問題はない。
また、実施の形態３では、ハイブリッドセル領域ＨＢＣ以外のアクティブセル領域ＡＣ内に、ベース領域ＰＢおよびフローティング領域ＰＦのようなｐ型不純物領域が無いので、ゲート電極Ｇ１付近での電位変動が発生しない。また、ホールの排出経路は、インアクティブセル領域ＩＡＣのフローティング領域ＰＦ側の経路に限定される。よって、実施の形態３の半導体装置は、実施の形態１および実施の形態２の半導体装置と比較して、ＩＥ効果が向上するので、ＩＧＢＴのターンオン時のスイッチング損失が更に改善される。
（実施の形態３の変形例１）
実施の形態３の変形例１の半導体装置を、図２４および図２５を用いて以下に説明する。
図２４は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図２５は、図２４のＤ−Ｄ線に沿った断面図である。
変形例１でも、実施の形態３と同様に、アクティブセル領域ＡＣ内において、各ハイブリッドセル領域ＨＢＣの間には、分離領域ＮＢが形成されている。変形例１では、この分離領域ＮＢ内に、複数に分岐させたゲート電位のゲート電極Ｇ１ａを形成している。
このように分岐されたゲート電極Ｇ１ａは、ハイブリッドセル領域ＨＢＣで再び１つのゲート電極Ｇ１に集約される。すなわち、ゲート電極Ｇ１と複数のゲート電極Ｇ１ａは、一体化している。高濃度のｎ型不純物領域である分離領域ＮＢ内に、複数のゲート電極Ｇ１ａが存在することで、ゲート容量を増やすことが可能となる。
例えば、ＥＧＥ型構造では、ゲート容量が小さいことによるデメリットとして、ターンオン時の電流が定格電流以上に急激に上昇する問題、または、複数のＩＧＢＴを並列接続したモジュールにおいて発生するループ内の共振（発振）問題などがある。変形例１の技術を用いることで、ゲート容量を副作用なく増やすことが可能となるので、ダンピング容量を向上できるなど、ＥＧＥ型構造のデメリットを改善することできると共に、実施の形態３と同様にＩＥ効果を向上させることができる。
（実施の形態３の変形例２）
実施の形態３の変形例２の半導体装置を、図２６および図２７を用いて以下に説明する。
図２６は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図２７は、図２６のＤ−Ｄ線に沿った断面図である。
変形例２でも、実施の形態３の変形例１と同様に、アクティブセル領域ＡＣ内において、各ハイブリッドセル領域ＨＢＣの間には、分離領域ＮＢが形成されており、この分離領域ＮＢ内に、複数に分岐させたゲート電位のゲート電極Ｇ１ａを形成している。なお、分離領域ＮＢは、実施の形態３と同様に、Ｘ方向において、ゲート電極Ｇ２に挟まれている。
変形例２では、ハイブリッドセル領域ＨＢＣ以外のアクティブセル領域ＡＣを、Ｘ方向に拡大している。すなわち、Ｘ方向において、分離領域ＮＢの幅を、ハイブリッドセル領域ＨＢＣの幅よりも大きくしている。言い換えれば、ハイブリッドセル領域ＨＢＣ以外のアクティブセル領域ＡＣに形成されている２つのゲート電極Ｇ２間の距離は、ハイブリッドセル領域ＨＢＣに形成されている２つのゲート電極Ｇ２間の距離よりも、大きくなっている。
これにより、変形例２では、変形例１と比較して、ゲート電極Ｇ１ａの個数を更に増やすことができるので、ゲート容量を更に増やすことができる。
（実施の形態４）
実施の形態４の半導体装置を、図２８および図２９を用いて以下に説明する。
図２８は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図２９は、図２８のＡ−Ａ線に沿った断面図である。
実施の形態４の半導体装置は、ＥＧＥ型構造をシュリンクした構造であり、ＥＧＥ−Ｓ型構造と呼ばれるＩＥ型ＩＧＢＴである。ＥＧＥ−Ｓ型構造は、実施の形態１と同様にＥＧＥ型構造であるが、実施の形態１よりもゲート電極Ｇ１とゲート電極Ｇ２との間を縮小した構造となっている。
図２８および図２９に示されるように、コンタクトホールＣＨ１は、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲだけでなく、ゲート電極Ｇ２にも接するように形成されている。このため、ゲート電極Ｇ２をエミッタ電位電極ＥＥと接続するために、別途、ゲート電極Ｇ２との接続領域、および、その接続領域に接続されるコンタクトホールを設ける必要がなく、Ｘ方向におけるアクティブセル領域ＡＣの幅を縮小することができる。従って、半導体装置を微細化することができる。
実施の形態４でも、実施の形態１と同様に、アクティブセル領域ＡＣ内において、ハイブリッドセル領域ＨＢＣと隣接する領域に分離領域ＮＢが設けられている。従って、実施の形態４の半導体装置は、実施の形態１の半導体装置と同様の効果を得ることができると共に、半導体装置を微細化することができる。また、実施の形態２および３で説明した技術を、実施の形態４に適用することもできる。
（実施の形態５）
実施の形態５の半導体装置を、図３０および図３１を用いて以下に説明する。
図３０は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図３１は、図３０のＡ−Ａ線に沿った断面図である。
実施の形態５の半導体装置は、ＧＥ−Ｓ型構造と呼ばれるＩＥ型ＩＧＢＴである。ＧＥ−Ｓ型構造は、実施の形態４のＥＧＥ−Ｓ型構造を基本としているが、ＥＧＥ−Ｓ型構造からゲート電極Ｇ２を１つ省略した構造となっている。
図３０および図３１に示されるように、実施の形態５では、アクティブセル領域ＡＣはゲート電極Ｇ１およびゲート電極Ｇ２と、これらの間の領域によって構成されている。また、実施の形態４と同様に、コンタクトホールＣＨ１は、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲだけでなく、ゲート電極Ｇ２にも接するように形成されている。
ＧＥ−Ｓ型構造では、ゲート電位のゲート電極Ｇ１と隣接しているフローティング領域ＰＦにて、電位変動が起きやすくなっているが、この領域に蓄積されるホールは、Ｘ方向において隣接する他のアクティブセル領域ＡＣのゲート電極Ｇ２がエミッタ電位であることにより、他のアクティブセル領域ＡＣで寄生ｐ型ＭＯＳＦＥＴ動作を行うことで、排出することができる。
実施の形態５でも、実施の形態１と同様に、アクティブセル領域ＡＣ内において、ハイブリッドセル領域ＨＢＣと隣接する領域に分離領域ＮＢが設けられている。従って、実施の形態５の半導体装置は、実施の形態１の半導体装置とほぼ同様の効果を得ることができると共に、実施の形態４と比較して、半導体装置を更に微細化することができる。また、実施の形態２および３で説明した技術を、実施の形態５に適用することもできる。
（実施の形態６）
実施の形態６の半導体装置を、図３２および図３３を用いて以下に説明する。
図３２は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図３３は、図３２のＡ−Ａ線に沿った断面図である。
実施の形態６の半導体装置は、ＥＧＥ−ＧＧ型構造と呼ばれるＩＥ型ＩＧＢＴである。ＥＧＥ−ＧＧ型構造は、実施の形態１などで説明したＥＧＥ型構造に加えて、ＧＧ型構造のセルが配置されている。
図３２および図３３に示されるように、実施の形態６の半導体装置は、ＥＧＥ型構造のハイブリッドセル領域ＨＢＣを含む第１アクティブセル領域ＡＣ１と、ＧＧ型構造のスタンダードセルＳＤＣを含む第２アクティブセル領域ＡＣ２と、第１アクティブセル領域ＡＣ１と第２アクティブセル領域ＡＣ２との間に位置するインアクティブセル領域ＩＡＣと、を有する。
なお、実施の形態６の第１アクティブセル領域ＡＣ１およびインアクティブセル領域ＩＡＣの構成は、実施の形態１のアクティブセル領域ＡＣおよびインアクティブセル領域ＩＡＣの構成と同様であるので、これらの説明を省略する。
第２アクティブセル領域ＡＣ２は、ゲート電位電極ＧＥに電気的に接続される２つのゲート電極Ｇ１と、２つのゲート電極Ｇ１に挟まれた領域からなる。第２アクティブセル領域ＡＣ２のうち、エミッタ領域ＮＥが形成されている領域がスタンダードセルＳＤＣである。スタンダードセルＳＤＣ内には、ホールバリア領域ＮＨＢの表面に形成されているベース領域ＰＢが形成されており、エミッタ領域ＮＥはベース領域ＰＢの表面に形成されている。また、スタンダードセルＳＤＣには、コンタクトホールＣＨ２が配置されており、コンタクトホールＣＨ２の底部付近には、ボディ領域ＰＲが形成されている。また、コンタクトホールＣＨ２内には、コンタクトホールＣＨ１と同様に、エミッタ電位電極ＥＥが埋め込まれている。すなわち、スタンダードセルＳＤＣにおいて、エミッタ領域ＮＥ、ベース領域ＰＢおよびボディ領域ＰＲは、ＩＧＢＴの動作時にエミッタ電位が印加される。
スタンダードセルＳＤＣ以外の第２アクティブセル領域ＡＣ２の構成は、ハイブリッドセル領域ＨＢＣ以外の第１アクティブセル領域ＡＣ１の構成と同様である。すなわち、Ｙ方向で互いに隣接するスタンダードセルＳＤＣの間には、ｎ型の分離領域ＮＢと、フローティング領域ＰＦおよびベース領域ＰＢと、ｎ型の分離領域ＮＢとが形成されている。
第２アクティブセル領域ＡＣ２では、第１アクティブセル領域ＡＣ１と異なり、エミッタ電位のゲート電極Ｇ２が形成されていない。従って、ゲート電位のゲート電極Ｇ１と隣接しているインアクティブセル領域ＩＡＣのフローティング領域ＰＦ、および、第２アクティブセル領域ＡＣ２内のフローティング領域ＰＦにて、電位変動が起きやすくなっている。しかし、これらの領域に蓄積されるホールは、Ｘ方向において隣接するハイブリッドセル領域ＨＢＣにて寄生ｐ型ＭＯＳＦＥＴ動作を行うことで、排出することができる。
実施の形態６の半導体装置は、ＥＧＥ型構造のセルにＧＧ型構造のセルを追加したことで、ゲート容量を調整しやすいという効果を有する。実施の形態１のように、ＥＧＥ型構造のみでは、ゲート容量が小さすぎてダンピング容量を確保できない等の問題がある。また、ＧＧＥＥ型構造ではゲート容量が大きすぎてスイッチング損失が悪化する等の問題が発生しやすい。しかし、各構造を基本としてゲート容量を調整するには、フローティング領域ＰＦの幅を変えて、アクティブセル領域ＡＣの密度を調整する方法が考えられるが、フローティング領域ＰＦの幅を変えると、スイッチング特性または順方向飽和電圧ＶＣＥ（ｓａｔ）特性など、ゲート容量以外の特性が変動してしまう。
実施の形態６のようなＥＧＥ−ＧＧ型構造では、第１アクティブセル領域ＡＣ１の幅と、インアクティブセル領域ＩＡＣ（フローティング領域ＰＦ）の幅との比、および、第２アクティブセル領域ＡＣ２の幅と、インアクティブセル領域ＩＡＣの幅との比を、１：２〜１：３に維持しながら、ゲート容量を調整することが可能であり、設計自由度も向上させることが可能となる。言い換えれば、上記の比を、順方向飽和電圧ＶＣＥ（ｓａｔ）と、ターンオフ時のスイッチング損失とのトレードオフ関係において、ターンオフ時のスイッチング損失が低損失となる理想的な値である、１：２〜１：３に維持することができる。
すなわち、実施の形態６の半導体装置は、実施の形態１の半導体装置とほぼ同様の効果を得ることができると共に、実施の形態１と比較して、ゲート容量の調整を容易に行うことができる。また、実施の形態２〜５で説明した技術を、実施の形態６の第１アクティブセル領域ＡＣ１に適用することもできる。
（実施の形態７）
実施の形態７の半導体装置を、図３４および図３５を用いて以下に説明する。
図３４は、半導体チップＣＨＰの要部平面図であり、実施の形態１の図２と同じ箇所を示す平面図である。図３５は、図３４のＡ−Ａ線に沿った断面図である。
実施の形態７の半導体装置は、ＧＧＥＥ型構造のＩＥ型ＩＧＢＴである。
図３４および図３５に示されるように、実施の形態７の半導体装置は、ＧＧ型構造のスタンダードセルＳＤＣを含むアクティブセル領域ＡＣ２と、インアクティブセル領域ＩＡＣとを有する。また、インアクティブセル領域ＩＡＣは、ＥＥ型構造のホール排出セルＨＥＣを有する。
なお、実施の形態７において、アクティブセル領域ＡＣ２の構成およびインアクティブセル領域ＩＡＣの構成は、実施の形態６の各構成とほぼ同様であるので、これらの説明を省略する。
ホール排出セルＨＥＣは、エミッタ電位電極ＥＥに電気的に接続される２つのゲート電極Ｇ２と、２つのゲート電極Ｇ２に挟まれた領域からなる。ホール排出セルＨＥＣ内には、ホールバリア領域ＮＨＢの表面に形成されているベース領域ＰＢが形成されており、このベース領域ＰＢ内にはエミッタ領域ＮＥは形成されていない。また、ホール排出セルＨＥＣには、コンタクトホールＣＨ３が配置されており、コンタクトホールＣＨ３の底部付近には、ボディ領域ＰＲが形成されている。また、コンタクトホールＣＨ３内には、コンタクトホールＣＨ１と同様に、エミッタ電位電極ＥＥが埋め込まれている。すなわち、ホール排出セルＨＥＣにおいて、ベース領域ＰＢおよびボディ領域ＰＲは、ＩＧＢＴの動作時にエミッタ電位が印加される。
ホール排出セルＨＥＣは、主に、ハイブリッドセル領域ＨＢＣで説明したような、寄生ｐ型ＭＯＳＦＥＴ動作を行うために設けられた領域である。
実施の形態７の半導体装置は、ハイブリッドセル領域ＨＢＣのようなＥＧＥ型構造ではなく、ＧＧ型構造のスタンダードセルＳＤＣを有するが、Ｙ方向で隣接するスタンダードセルＳＤＣの間には、ｎ型の分離領域ＮＢと、フローティング領域ＰＦおよびベース領域ＰＢと、ｎ型の分離領域ＮＢとが形成されている。従って、実施の形態１のハイブリッドセル領域ＨＢＣと同様に、ＩＥ効果を向上させることができ、ＩＧＢＴのターンオン時のスイッチング損失を改善させることができる。
また、実施の形態２および３で説明した技術を、実施の形態７に適用することもできる。
（実施の形態８）
実施の形態８の半導体装置を、図３６および図３７を用いて以下に説明する。
ここでは、実施の形態８の半導体装置が、実施の形態１〜７で説明したＩＧＢＴを備えた半導体チップＣＨＰを複数個有し、これら複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
図３６は、実施の形態８の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図３７は、実施の形態８の半導体装置としてのモジュールを示す等価回路図である。図３７では、図３６に示すインバータＩＮＶに含まれる６つのＩＧＢＴモジュール１０のうち、Ｕ相ＰＨ１に対応した２つのＩＧＢＴモジュール１０を示す。
図３６に示すように、本実施の形態８の半導体装置が用いられる電子システムは、モータＭＯＴなどの負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システムまたは風力発電システムである。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。
図３６に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたはＵＰＳ（Uninterruptible Power Supply）における発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１およびＴＭ２に接続され、上記発電モジュールの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバは、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続され、例えば太陽光発電システムまたは風力発電システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
図３６に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。
本実施の形態３の半導体装置は、ＩＧＢＴモジュール１０に相当する。また、ＩＧＢＴモジュール１０は、複数のＩＧＢＴチップ１２を含むが、ＩＧＢＴチップ１２は、図１に示される半導体チップＣＨＰに相当する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電圧Ｖｃｃ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図３６に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられ、ローサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられる。
図３６の領域ＡＲに示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図３７に示すように、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップ１２の各々のエミッタ電位電極ＥＥは、互いに電気的に接続され、複数のＩＧＢＴチップ１２の各々のコレクタ電位電極ＣＥは、互いに電気的に接続されている。
図３６に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電圧ＶｃｃとモータＭＯＴの入力電位との間、すなわちハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわちローサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップ１２の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々が制御されるようになっている。なお、図３７に示されるように、６つのダイオードモジュール１１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップ１２と各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュール１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
上述のように、実施の形態８のＩＧＢＴチップ１２には、上述の実施の形態１〜７で説明した半導体チップＣＨＰが適用されている。このため、各ＩＧＢＴチップ１２の各々では、ターンオン時のスイッチング損失が改善されているので、これらを有するインバータＩＮＶは、従来よりも低電力で駆動することができる。従って、太陽光発電システム、風力発電システムまたはＵＰＳにおける電力の有効利用が可能となる。また、発電をインターフェイスにしているパワーコンディショナーなどでは、電力効率を向上させることにより、発電量の向上にも貢献することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、アクティブセル領域ＡＣの幅と、インアクティブセル領域ＩＡＣの幅との比を、１：２〜１：３として説明したが、例えば１：１または１：４のように、上記の各幅の比を他の比としてもよい。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、前記第２領域内において前記第１方向に延在する第５領域と、を有する半導体装置であって、
（ａ）前記第１領域および前記第２領域において、半導体基板に、第１導電型の第１不純物領域を形成する工程、
（ｂ）前記第４領域の前記第１不純物領域に、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域を形成する工程、
（ｃ）前記第１領域の前記第１不純物領域に、前記第１方向に延在する２つの第１トレンチを形成し、前記第２領域の前記第１不純物領域に、前記第１方向に延在する２つの第２トレンチを形成する工程、
（ｄ）前記２つの第１トレンチの内壁の各々に、第１ゲート絶縁膜を形成し、前記２つの第２トレンチの内壁の各々に、第２ゲート絶縁膜を形成する工程、
（ｅ）前記２つの第１トレンチ内を埋め込むように、前記２つの第１ゲート絶縁膜の各々の上に、第１ゲート電極を形成し、前記２つの第２トレンチ内を埋め込むように、前記２つの第２ゲート絶縁膜の各々の上に、第２ゲート電極を形成する工程、
（ｆ）前記第３領域の前記２つの第１ゲート電極の間の前記第１不純物領域、および、前記第５領域の前記２つの第２ゲート電極の間の前記第１不純物領域に、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域を形成する工程、
（ｇ）前記第３領域の前記第２不純物領域に、前記第１導電型の第３不純物領域を形成する工程、
（ｈ）前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に、前記第２導電型の第４不純物領域を形成する工程、
（ｉ）前記第１ゲート電極と電気的に接続するゲート電位電極を形成し、前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極と電気的に接続されるエミッタ電位電極を形成する工程、
（ｊ）前記第４不純物領域と電気的に接続されるコレクタ電位電極を形成する工程、
を有し、
前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
前記複数の第３領域の間には、それぞれ、前記第４領域が配置されている、半導体装置の製造方法。
［付記２］
付記１記載の半導体装置の製造方法において、更に、
（ｋ）前記（ｈ）工程と前記（ｉ）工程の間に、前記複数の第３領域の前記半導体基板上に、層間絶縁膜を形成する工程、
（ｌ）前記層間絶縁膜に、前記第２不純物領域および前記第３不純物領域と接するように、前記第２不純物領域に到達する複数の第１コンタクトホールを形成する工程、
（ｍ）前記複数の第１コンタクトホールの底部が位置する前記第２不純物領域に、それぞれ、前記第２不純物領域よりも高い不純物濃度を有する、前記第２導電型の第６不純物領域を形成する工程、
を有し、
前記（ｉ）工程において、前記エミッタ電位電極は、前記複数の第１コンタクトホール内を埋め込むように形成される、半導体装置の製造方法。
［付記３］
付記１記載の半導体装置において、
前記（ｆ）工程において、前記第２不純物領域を、前記第４領域の前記第１不純物領域にも形成し、
前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域と分離されている、半導体装置の製造方法。
［付記４］
付記３記載の半導体装置において、更に、
（ｎ）前記第４領域の前記第１不純物領域に、前記第２導電型の第７不純物領域を形成する工程、
を有し、
前記（ｆ）工程において、前記第４領域の前記第２不純物領域を、前記第７不純物領域に形成し、
前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域および前記第７不純物領域と分離されている、半導体装置の製造方法。
１ 寄生ｐ型ＭＯＳＦＥＴ
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
１１ ダイオードモジュール
１２ ＩＧＢＴチップ
１３ ダイオード
ＡＣ、ＡＣ１、ＡＣ２ アクティブセル領域
ＡＳ 交流信号源
ＣＥ コレクタ電位電極
Ｃｇｃ、Ｃｇｅ、Ｃｅｃ、Ｃｅｆｐ、Ｃｆｐｃ 容量
ＣＨＰ 半導体チップ
ＣＨ１、ＣＨ２、ＣＨ３ コンタクトホール
ＣＴＣ１、ＣＴＣ２ 制御回路
ＦＧ 導電性膜
ＥＥ エミッタ電位電極
ＥＰ エミッタパッド
Ｇ１、Ｇ１ａ、Ｇ２ ゲート電極
ＧＥ ゲート電位電極
ＧＦ ゲート絶縁膜
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＨＢＣ ハイブリッドセル領域
ＨＥＣ ホール排出セル
ＩＡＣ インアクティブセル領域
ＩＬ 層間絶縁膜
ＩＮＶ インバータ
ＭＯＴ モータ
ＮＢ 分離領域
ＮＤ ドリフト領域
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＰＢ ベース領域
ＰＦ フローティング領域
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＩＱ 保護膜
ＰＭ１、ＰＭ２ パワーモジュール
ＰＲ ボディ領域
Ｒｇ 抵抗
ＳＢ 半導体基板
ＳＤＣ スタンダードセル
Ｔ１、Ｔ２ トレンチ
ＴＭ１、ＴＭ２ 入力端子
Ｖｃｃ 電源電圧（コレクタ電圧）

Claims (17)

  1. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内壁および前記第２トレンチの内壁に、それぞれ形成された第１ゲート絶縁膜および第２ゲート絶縁膜と、
    前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第３領域において、前記第１ゲート電極と前記第２ゲート電極との間の前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第３領域の前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    を有し、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続され、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続され、
    前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続され、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第４領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域が形成され、
    前記第２不純物領域は、前記第４領域の前記第１不純物領域にも形成され、
    前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域と分離されている、半導体装置。
    、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の第３領域の前記半導体基板上には、層間絶縁膜が形成され、
    前記層間絶縁膜には、複数の第１コンタクトホールが形成され、
    前記複数の第１コンタクトホールは、それぞれ、前記第２不純物領域および前記第３不純物領域と接するように、前記第２不純物領域に到達し、
    前記複数の第１コンタクトホールの底部が位置する前記第２不純物領域には、それぞれ、前記第２不純物領域よりも高い不純物濃度を有する、前記第２導電型の第６不純物領域が形成され、
    前記エミッタ電位電極は、前記複数の第１コンタクトホール内を埋め込むように形成されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数の第１コンタクトホールは、それぞれ、前記第２ゲート電極にも接するように形成されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第４領域の前記第１不純物領域には、前記第２導電型の第７不純物領域が形成され、
    前記第４領域の前記第２不純物領域は、前記第７不純物領域に形成され、
    前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域および前記第７不純物領域と分離されている、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第７不純物領域は、前記第２領域の前記第１不純物領域にも形成され、
    前記第２領域の前記第７不純物領域、および、前記第４領域の前記第７不純物領域は、それぞれ、前記第２ゲート電極の底部よりも深い位置まで形成され、
    前記第１方向と直交する第２方向において、前記第２領域の前記第７不純物領域は、前記第４領域の前記第７不純物領域と接続されている、半導体装置。
  6. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内壁および前記第２トレンチの内壁に、それぞれ形成された第１ゲート絶縁膜および第２ゲート絶縁膜と、
    前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第３領域において、前記第１ゲート電極と前記第２ゲート電極との間の前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第３領域の前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    を有し、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続され、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続され、
    前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続され、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第４領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域が形成され、
    前記第４領域の前記第５不純物領域内において、前記第１ゲート電極は、分岐している、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１方向と直交する第２方向において、前記第４領域の幅は、前記第３領域の幅よりも大きい、半導体装置。
  8. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内壁および前記第２トレンチの内壁に、それぞれ形成された第１ゲート絶縁膜および第２ゲート絶縁膜と、
    前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第３領域において、前記第１ゲート電極と前記第２ゲート電極との間の前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第３領域の前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    前記第１方向と直交する第２方向において、前記第２領域を介して前記第１領域と隣接し、且つ、前記第１方向に延在する第５領域と、
    前記第５領域内に配置された第６領域と、
    前記第５領域内において前記第６領域と前記第１方向で隣接するように配置された第７領域と、
    を有し、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続され、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続され、
    前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続され、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第４領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域が形成され、
    前記第１ゲート電極は、前記第５領域にも２つ形成され、
    前記第１不純物領域は、前記第５領域の前記半導体基板にも形成され、
    前記第２不純物領域は、前記２つの第１ゲート電極間の前記第６領域の前記第１不純物領域にも形成され、
    前記第３不純物領域は、前記第６領域の前記第２不純物領域にも形成され、
    前記第６領域は、前記第５領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第６領域の間には、それぞれ、前記第７領域が配置され、
    前記第５不純物領域は、前記第７領域の前記第１不純物領域にも形成されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記半導体装置からなる半導体チップを複数備え、
    前記複数の半導体チップの各々の前記エミッタ電位電極は、互いに電気的に接続され、
    前記複数の半導体チップの各々の前記コレクタ電位電極は、互いに電気的に接続されている、半導体装置。
  10. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内壁および前記第２トレンチの内壁に、それぞれ形成された第１ゲート絶縁膜および第２ゲート絶縁膜と、
    前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第３領域において、前記第１ゲート電極と前記第２ゲート電極との間の前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第３領域の前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    を有し、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続され、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続され、
    前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続され、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第４領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域が形成され、
    前記第３領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する第８不純物領域が形成され、
    前記第３領域の前記第２不純物領域は、前記第８不純物領域に形成され、
    前記第１方向において、前記第３領域の前記第２不純物領域および前記第８不純物領域は、前記第４領域の前記第５不純物領域と直接接し、
    前記第４領域の前記第５不純物領域の不純物濃度は、前記第３領域の前記第８不純物領域の不純物濃度以上である、半導体装置。
  11. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する第１トレンチおよび第２トレンチと、
    前記第１トレンチの内壁および前記第２トレンチの内壁に、それぞれ形成された第１ゲート絶縁膜および第２ゲート絶縁膜と、
    前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第３領域において、前記第１ゲート電極と前記第２ゲート電極との間の前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第３領域の前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    を有し、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続され、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続され、
    前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続され、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第４領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域が形成され、
    前記第３領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する第８不純物領域が形成され、
    前記第３領域の前記第２不純物領域は、前記第８不純物領域に形成され、
    前記第１方向において、前記第３領域の前記第２不純物領域および前記第８不純物領域は、前記第４領域の前記第５不純物領域と直接接し、
    前記第４領域の前記第５不純物領域は、前記第３領域の前記第８不純物領域が、前記第４領域にまで拡張された領域である、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型である、半導体装置。
  13. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、前記第２領域内において前記第１方向に延在する第５領域と、を有する半導体装置であって、
    前記第１領域および前記第２領域において、半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する２つの第１トレンチと、
    前記第２領域の前記第１不純物領域に形成され、且つ、前記第１方向に延在する２つの第２トレンチと、
    前記２つの第１トレンチの内壁および前記２つの第２トレンチの内壁に、それぞれ形成された２つの第１ゲート絶縁膜および２つの第２ゲート絶縁膜と、
    前記２つの第１トレンチ内に埋め込まれるように、前記２つの第１ゲート絶縁膜上に、それぞれ形成された２つの第１ゲート電極と、
    前記２つの第２トレンチ内に埋め込まれるように、前記２つの第２ゲート絶縁膜上に、それぞれ形成された２つの第２ゲート電極と、
    前記第３領域の前記２つの第１ゲート電極の間の前記第１不純物領域、および、前記第５領域の前記２つの第２ゲート電極の間の前記第１不純物領域に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域と、
    前記第３領域の前記第２不純物領域に形成された前記第１導電型の第３不純物領域と、
    前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に形成された前記第２導電型の第４不純物領域と、
    ゲート電位を供給するためのゲート電位電極と、
    エミッタ電位を供給するためのエミッタ電位電極と、
    コレクタ電位を供給するためのコレクタ電位電極と、
    を有し、
    前記第１ゲート電極は、前記ゲート電位電極と電気的に接続され、
    前記第４不純物領域は、前記コレクタ電位電極と電気的に接続され、
    前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極は、前記エミッタ電位電極と電気的に接続され、
    前記第５領域の前記第２不純物領域には、前記第３不純物領域は形成されておらず、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第４領域の前記第１不純物領域には、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域が形成され、
    前記第２不純物領域は、前記第４領域の前記第１不純物領域にも形成され、
    前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域と分離されている、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記複数の第３領域の前記半導体基板上には、層間絶縁膜が形成され、
    前記層間絶縁膜には、複数の第１コンタクトホールが形成され、
    前記複数の第１コンタクトホールは、それぞれ、前記第２不純物領域および前記第３不純物領域と接するように、前記第２不純物領域に到達し、
    前記複数の第１コンタクトホールの底部が位置する前記第２不純物領域には、それぞれ、前記第２不純物領域よりも高い不純物濃度を有する、前記第２導電型の第６不純物領域が形成され、
    前記エミッタ電位電極は、前記複数の第１コンタクトホール内を埋め込むように形成されている、半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記第４領域の前記第１不純物領域には、前記第２導電型の第７不純物領域が形成され、
    前記第４領域の前記第２不純物領域は、前記第７不純物領域に形成され、
    前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域および前記第７不純物領域と分離されている、半導体装置。
  16. 平面視において第１方向に延在する第１領域と、前記第１領域とは異なる領域である第２領域と、前記第１領域内に配置された第３領域と、前記第１領域内において前記第３領域と前記第１方向で隣接するように配置された第４領域と、を有する半導体装置の製造方法であって、
    （ａ）前記第１領域および前記第２領域において、半導体基板に、第１導電型の第１不純物領域を形成する工程、
    （ｂ）前記第４領域の前記第１不純物領域に、前記第１不純物領域よりも高い不純物濃度を有する、前記第１導電型の第５不純物領域を形成する工程、
    （ｃ）前記第１領域の前記第１不純物領域に、前記第１方向に延在する第１トレンチおよび第２トレンチを形成する工程、
    （ｄ）前記第１トレンチの内壁および前記第２トレンチの内壁に、それぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程、
    （ｅ）前記第１トレンチ内に埋め込まれるように、前記第１ゲート絶縁膜上に、第１ゲート電極を形成し、前記第２トレンチ内に埋め込まれるように、前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、
    （ｆ）前記第３領域において、前記第１ゲート電極と前記第２ゲート電極との間の前記第１不純物領域に、前記第１導電型とは反対の導電型である第２導電型の第２不純物領域を形成し、前記第４領域の前記第１不純物領域に、前記第２不純物領域を形成する工程、
    （ｇ）前記第３領域の前記第２不純物領域に、前記第１導電型の第３不純物領域を形成する工程、
    （ｈ）前記第１領域および前記第２領域において、前記第１不純物領域よりも下部の前記半導体基板に、前記第２導電型の第４不純物領域を形成する工程、
    （ｉ）前記第１ゲート電極と電気的に接続されるゲート電位電極を形成し、前記第２不純物領域、前記第３不純物領域および前記第２ゲート電極と電気的に接続されるエミッタ電位電極を形成する工程、
    （ｊ）前記第４不純物領域と電気的に接続されるコレクタ電位電極を形成する工程、
    を有し、
    前記第３領域は、前記第１領域内において、互いに前記第１方向で離間するように複数配置され、
    前記複数の第３領域の間には、それぞれ、前記第４領域が配置され、
    前記第３領域の前記第２不純物領域は、前記第４領域の前記第５不純物領域によって、前記第４領域の前記第２不純物領域と分離されている、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、更に、
    （ｋ）前記（ｈ）工程と前記（ｉ）工程の間に、前記複数の第３領域の前記半導体基板上に、層間絶縁膜を形成する工程、
    （ｌ）前記層間絶縁膜に、前記第２不純物領域および前記第３不純物領域と接するように、前記第２不純物領域に到達する複数の第１コンタクトホールを形成する工程、
    （ｍ）前記複数の第１コンタクトホールの底部が位置する前記第２不純物領域に、それぞれ、前記第２不純物領域よりも高い不純物濃度を有する、前記第２導電型の第６不純物領域を形成する工程、
    を有し、
    前記（ｉ）工程において、前記エミッタ電位電極は、前記複数の第１コンタクトホール内を埋め込むように形成される、半導体装置の製造方法。
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