CN108110001B - 半导体器件 - Google Patents

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Abstract

本申请涉及半导体器件。在包括具有EGE结构的有源单元区域的IGBT的半导体器件的IE效应中实现了改进。在Y轴方向上延伸的多个混合单元区域中的每个区域具有在Y轴方向上延伸的第一沟槽电极、第二沟槽电极和第三沟槽电极、p型本体区域以及接触沟槽，所述接触沟槽设置在第一沟槽电极与第二沟槽电极之间以及第一沟槽电极与第三沟槽电极之间，以在Y轴方向上延伸并到达p型本体区域中的中点。每个混合单元区域还具有多个n+型发射极区域，其形成在位于接触沟槽与第一沟槽电极之间的半导体衬底的上表面中，以比接触沟槽浅并且在平面图中在Y方向上以规则的间隔隔开。n+型发射极区域在平面图中以交错配置来布置。

Description

半导体器件
相关申请的交叉引用
这里通过参考并入2016年11月24日提交的日本专利申请No.2016-227933的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，并且可以适当地用于包括例如IE(注入增强)型沟槽栅极IGBT(绝缘栅双极型晶体管)的半导体器件。
背景技术
作为具有低集电极-发射极饱和电压VCE(sat)的IGBT，广泛使用沟槽栅极IGBT。已经开发了一种IE型沟槽栅极IGBT，其中在单元形成区域中，耦合到发射极电极的有源单元区域和各自包括浮置区域的非有源单元区域交替地布置以允许使用IE效应。IE效应降低了当IGBT处于接通状态时空穴从发射极电极放电的可能性，从而增加了存储在漂移区域中的电荷的密度。
国际专利公开No.WO2011/111500(专利文件1)公开了一种技术，其中在绝缘栅半导体器件中，在相邻的第一沟槽之间形成与第一沟槽平行设置的一个或多个第二沟槽，并且在每个第二沟槽中，经由绝缘膜嵌入第一导体。
[现有技术文件]
[专利文件]
[专利文件1]
国际专利公开No.WO2011/111500
发明内容
存在一种半导体器件，其包括如下IGBT作为IE型沟槽栅极IGBT：该IGBT具有EGE结构(发射极-栅极-发射极结构)的有源单元区域。
在包括具有EGE结构的有源单元区域的IGBT的半导体器件中，为了提高负载短路电阻，在非有源单元区域中设置浮置区域。然而，当浮置区域的面积增加时，从寄生pnp双极晶体管的集电极来看时其基极的电阻增加。这导致基极电流供给减少(电子供给)和IE效应降低的问题。
本发明的其它问题和新颖特征将从本说明书和附图中的陈述中变得显而易见。
一个实施例中的半导体器件包括：多个混合单元区域，设置在半导体衬底的单元形成区的第一主表面中，以在第一方向上彼此隔开并且在与第一方向正交的第二方向上延伸；以及多个非有源单元区域，设置在所述多个混合单元区域之间。多个混合单元区域中的每个区域具有在第二方向上延伸的第一沟槽和第二沟槽以及形成在第一沟槽和第二沟槽之间的第三沟槽。多个混合单元区域中的每个区域还具有：本体区域，其具有第一导电类型并且形成在位于第一沟槽和第三沟槽之间以及第二沟槽和第三沟槽之间的半导体衬底的第一主表面中；第一耦合部分，设置在所述第一沟槽和第三沟槽之间，以到达本体区域中的中点；以及第二耦合部分，设置在第二沟槽和第三沟槽之间，以到达本体区域中的中点。多个混合单元区域中的每个区域还具有多个发射极区域，每个发射极区域具有第二导电类型，形成在位于第一耦合部分和第三沟槽部分之间以及第二耦合部分和第三沟槽部分之间的半导体衬底的第一主表面中，以比第一耦合部分和第二耦合部分浅，并且在第二方向上以给定的间隔隔开。在单元形成区中，多个发射极区域在平面图中以交错配置来布置。
根据本实施例，可以改善包括如下IGBT的半导体器件的IE效应，该IGBT具有EGE结构的有源单元区域。
附图说明
图1是示出根据实施例1的半导体器件(半导体芯片)的平面图；
图2是示出根据实施例1的半导体器件(单元形成区和栅极线引出区)的平面图；
图3是示出根据实施例1的半导体器件(单元形成区)的平面图；
图4是沿图2的A1-A1线的横截面图；
图5是示出根据实施例1的半导体器件的制造工艺的横截面图(沿着图2的A2-A2线的横截面图)；
图6是图5之后的制造工艺期间的半导体器件的横截面图；
图7是图6之后的制造工艺期间的半导体器件的横截面图；
图8是图7之后的制造工艺期间的半导体器件的横截面图；
图9是图8之后的制造工艺期间的半导体器件的横截面图；
图10是图9之后的制造工艺期间的半导体器件的横截面图；
图11是示出根据比较例子的半导体器件(单元形成区和栅极线引出区)的平面图；
图12是沿图11的B-B线的横截面图；
图13是以叠加关系示出在根据比较例子的半导体器件中在接通时的位移电流路径的横截面图；
图14是示出在根据比较例子的半导体器件中在接通时的位移电流路径的等效电路图；
图15是示出在根据比较例子的半导体器件中的p沟道寄生MOSFET的横截面图；
图16是示出根据比较例子的半导体器件(单元形成区)的横截面图；
图17是示出在包括具有EGE结构的有源单元区域的半导体器件中在X轴方向上的p型浮置区域的宽度与集电极-发射极饱和电压VCE(sat)之间的关系的曲线图；
图18是示出根据比较例子的半导体器件(单元形成区)的横截面图；
图19是示出根据比较例子的半导体器件中的被提供有电子的区域的图；
图20是示出根据比较例子的半导体器件中的电子电流的模拟结果的图；
图21是示出根据实施例1的半导体器件中的被提供有电子的区域的平面图；
图22是示出根据实施例1和比较例子的相应半导体器件中的操作波形的例子的曲线图；
图23是示出根据实施例1的变形例的半导体器件(单元形成区和栅极线引出区)的平面图；
图24是沿着图23的C-C线的横截面图；
图25是示出根据比较例子的半导体器件(单元形成区)的平面图；
图26是示出在关断时的半导体器件中的击穿模式的波形图；
图27是示出根据实施例2的半导体器件(单元形成区)的第一例子的平面图；
图28是示出根据实施例2的半导体器件(单元形成区)的第二例子的平面图；
图29是示出根据实施例3的电子系统的电路框图；
图30是示出根据实施例3的模块的等效电路图；和
图31是示出IGBT的操作状态的示意图。
具体实施方式
在下面的实施例中，为了方便起见，必要时，每个实施例将被分成多个部分或实施例来描述。然而，除非另外特别明确地描述，否则它们彼此决不是无关的，而是存在以下的关系：这些部分或实施例之一是其他部分或实施例的部分或全部的修改、应用示例、详细解释、补充解释等。另外，在下面的实施例中，当提及元件的数量等(包括数目、数值、量、范围等)时，除非特别明确地描述或者除非它们原则上显然限于指定的数量，否则它们不限于所指定的数量。元件的数量等可以不小于或不大于指定的数量。
而且，在下面的实施例中，除非特别明确说明或者除非原则上认为其组件明显是不可或缺的，否则组件(包括元件、步骤等)不一定是必不可少的。类似地，如果在下面的实施例中提及组件等的形状、位置关系等，则除非特别明确地描述或除非原则上可以认为它们显然不是，否则假定形状等包括与其基本上接近或相似的那些等。关于上述数量等(包括数目、数值、量、范围等)也是同样的。
以下将基于附图详细描述实施例。另外，在用于说明实施例的全部附图中，具有相同功能的部件通过相同或相关的附图标记来表示，并省略重复的说明。当存在多个相似的部件(部分)时，可以将标记添加到通用的附图标记以示出单独的或特定的部分。而且，在以下实施例中，除非特别需要，否则原则上不重复对相同或相似部分的描述。
在实施例中使用的附图中，为了改善图示的清晰度，即使在横截面视图中也可以省略阴影线，而为了改善图示的清晰度，甚至平面图也可以被阴影化。
在横截面图和平面图中，各个部分的尺寸与实际器件中的尺寸不对应。为了改善说明的清晰度，可以以相对较大的尺寸显示特定部分。即使当横截面视图和平面图彼此对应时，为了改善图示的清晰度，也可以以相对大的尺寸示出特定部分。
参考附图，下面将详细描述根据本发明每个实施例的半导体器件。根据该实施例的半导体器件是IE型沟槽栅极IGBT。根据该实施例的半导体器件由于由此实现的IE效应而被称为IE型。IE效应限制了当IGBT处于接通状态时空穴(正空穴)进入发射极电极(朝向上表面或顶表面)的放电，以允许存储在漂移区域中的电荷的密度的增加。根据该实施例的半导体器件也被称为EGE结构(发射极-栅极-发射极结构)，因为在以规则间隔隔开的三个沟槽电极中，安置在中间的一个沟槽电极(TG1)电耦合到栅极电极，而安置在两端的两个沟槽电极(TG2和TG3)各自电耦合到发射极电极。
另外，在以下的说明中，如图31所示，将其中IGBT从关断状态(切断状态)转变为接通状态的开关操作称为“接通”，而将其中IGBT从接通状态转变为关断状态(切断状态)的开关操作被称为“关断”。另外，将接通时的损耗称为“接通损耗”，将接通状态中的损耗称为“导通损耗”，将关断时的损耗称为“关断损耗”。
(实施例1)
<实施例1中的半导体器件的配置>
使用图1将描述根据实施例1的半导体器件的结构。
图1是示出根据实施例1的半导体器件(半导体芯片)的平面图。注意，为了更容易理解，图1示出了透视状态中的半导体器件，其中绝缘膜FPF(参见图4)已被去除，并且通过双点划线示出了单元形成区AR1、发射极焊盘EP和栅极焊盘GP的相应外围。
如图1所示，作为根据实施例1的半导体器件的半导体芯片CHP具有半导体衬底SS。半导体衬底SS具有作为一个主表面的上表面Sa(参见图4)和作为另一个主表面的、与上表面相对的下表面Sb(参见图4)。半导体衬底SS还具有作为上表面Sa的局部区域的单元形成区AR1和作为上表面Sa的另一局部区域的栅极线引出区AR2。栅极线引出区AR2例如设置成比单元形成区AR1更靠近半导体衬底SS的外围。
在单元形成区AR1中，设置发射极电极EE。发射极电极EE的中心部分用作接合导线等要耦合到的发射极焊盘EP。发射极焊盘EP由发射极电极EE的从开口OP1露出的部分制成，开口OP1形成在绝缘膜FPF(参照图4)中，绝缘膜FPF被形成为覆盖发射极电极EE。发射极电极EE由包含例如铝作为主要成分的金属膜制成。
在栅极线引出区AR2中，设置栅极线GL和栅极电极GE。例如，栅极线GL被设置为比发射极电极EE更靠近半导体衬底SS的外围。栅极线GL耦合到栅极电极GE。栅极电极GE的中心部分用作接合导线等要耦合到的栅极焊盘GP。栅极焊盘GP由栅极电极GE的从开口OP2露出的部分制成，开口OP2形成在绝缘膜FPF(参照图4)中，绝缘膜FPF被形成为覆盖栅极电极GE。栅极线GL和栅极电极GE中的每个由包含例如铝作为主要成分的金属膜制成。
<实施例1中的半导体器件中的单元形成区的配置>
使用图2至图4将描述根据实施例1的半导体器件中的单元形成区的配置。
图2是示出根据实施例1的半导体器件(单元形成区和栅极线引出区)的平面图。图3是示出根据实施例1的半导体器件(单元形成区)的平面图。图4是沿图2的A1-A1线的横截面图。注意，为了更容易理解，图2示出了透视状态中的半导体器件，其中绝缘膜FPF、发射极电极EE和层间绝缘膜IL(参见图4)已经被去除，同时通过双点划线示出了单元形成区AR1和栅极线GL的相应外围。另一方面，在图3中，为了改善图示的清晰度，n+型发射极区被标黑。
如图2至图4所示，将在半导体衬底SS的上表面Sa中交叉或优选地彼此正交地交叉的两个方向假定为X轴方向和Y轴方向，而将与半导体衬底SS的上表面Sa垂直的方向、即竖直方向假定为Z轴方向。此时，在单元形成区AR1中，如图2所示，设置了作为有源单元区域的多个混合单元区域LCh和多个非有源单元区域LCi。在平面图中，多个混合单元区域LCh在Y轴方向上延伸并且在X轴方向上周期性地布置。在平面图中，多个非有源单元区域LCi在Y轴方向上延伸并且在X轴方向上周期性地布置。混合单元区域LCh和非有源单元区域LCi在X轴方向上交替布置。
注意，在本说明书中，用语“平面图”表示其中在垂直于半导体衬底SS的上表面Sa的方向上看半导体器件的情况。
在每个混合单元区域LCh中，形成作为IGBT晶体管的元件部分PR1。在每个非有源单元区域LCi中，形成插入在相邻的两个元件部分PR1之间的插入部分PR2。
接下来，使用图2和图3将描述根据实施例1的半导体器件的二维结构。
如图2和图3所示，每个混合单元区域LCh具有混合子单元区域LCh1和混合子单元区域LCh2。在混合单元区域LCh中，在混合子单元区域LCh1和LCh2之间的边界表面中，设置作为沟槽栅极电极的沟槽电极TG1。
沟槽电极TG1设置在每个混合单元区域LCh的中部。这允许混合子单元区域LCh1的宽度Wh1等于混合子单元区域LCh2的宽度Wh2，并且允许混合子单元区域LCh1和LCh2相对于位于它们之间的中部的沟槽电极TG1对称地布置。
在每个混合单元区域LCh中，设置沟槽电极TG2和TG3。沟槽电极TG2和TG3在X轴方向上设置在插入在它们之间的沟槽电极TG1的两侧上。沟槽电极TG2和TG3电耦合到发射极电极EE。在混合单元区域LCh中，在彼此相邻的沟槽电极TG2和TG3之间设置p型本体区域PB。另外，n型空穴势垒区域NHB设置得比p型本体区域PB更深(参见图4)。
在混合子单元区域LCh1中，在p型本体区域PB中的更靠近半导体衬底SS的上表面Sa的部分中设置多个n+型发射极区域NE。p型本体区域PB是具有p型导电类型的半导体区域，而n+型发射极区域NE是均具有不同于p型导电类型的n型导电类型的半导体区域。在混合子单元区域LCh1中，在平面图中沿着Y轴方向连续地形成p型本体区域PB。在混合子单元区域LCh1中，多个n+型发射极区域NE沿着Y轴方向以规则的间隔隔开。
在本说明书中，半导体的p型导电类型意味着空穴的密度高于电子的密度并且空穴是主要的电荷载流子，但可以只有空穴或者电子和空穴二者是电荷载流子。而且，在本说明书中，半导体的n型导电类型意味着电子的密度高于空穴的密度并且电子是主要的电荷载流子，但可以只有电子或者电子和空穴二者是电荷载流子。
在混合子单元区域LCh2中，多个n+型发射极区域NE被设置在p型本体区域PB中的更靠近半导体衬底SS的上表面Sa的部分中。在混合子单元区域LCh2中，在平面图中沿着Y轴方向连续地形成p型本体区域PB。在混合子单元区域LCh2中，多个n+型发射极区域NE沿着Y轴方向以规则的间隔隔开。
在每个混合单元区域LCh中，在混合子单元区域LCh1中形成的多个n+型发射极区域NE相对于沟槽电极TG1而与在混合子单元区域LCh2中形成的多个n+型发射极区域NE对称地布置，所述沟槽电极TG1插入在它们之间。
而且，在每个混合单元区域LCh中，在平面图中多个n+型发射极区域NE在Y轴方向上以规则的间隔隔开。然而，在X轴方向彼此相邻的两个混合单元区域LCh中形成的相应的多个n+型发射极区域NE相对于位于两个混合单元区域LCh之间的非有源单元区域LCi而彼此对称地布置，但是被布置成彼此交错或偏移一定距离，所述距离对应于在Y轴方向上相邻的两个n+型发射极区域NE之间的间隔的一半。
具体而言，关于在X轴方向上彼此相邻的两个混合单元区域LCh，在相邻的两个混合单元区域LCh中的一个中形成的多个n+型发射极区域NE中的一个在X方向上从以下区域安置，所述区域插入在在Y轴方向上彼此相邻的两个相邻的混合单元区域LCh中的另一个中形成的多个n+型发射极区域NE中的两个之间。插入在Y轴方向上彼此相邻的两个n+型发射极区域NE之间的区域例如是由图3中所示的虚线包围的区域BR。换句话说，在单元形成区AR1中，多个n+型发射极区域NE在平面图中以所谓的交错配置来布置。再换句话说，在单元形成区AR1中，在平面图中连续地布置基本图案，在基本图案中n+型发射极区域NE位于三角形的各个顶点处。
在实施例1中，在X轴方向上彼此相邻的两个混合单元区域LCh中形成的相应的多个n+型发射极区域NE被布置为彼此交错或偏移一定距离，所述距离对应于在Y轴方向上相邻的两个n+型发射极区域NE之间的间隔的一半，但n+型发射极区域NE的布置不限于此。然而，为了向基本上整个单元形成区AR1供给足够的电子，优选地将在X轴方向上彼此相邻的两个混合单元区域LCh中形成的相应的多个n+型发射极区域NE布置成彼此交错或偏移一定距离，所述距离对应于在Y轴方向上相邻的两个n+型发射极区域NE之间的间隔的一半。
通过这样在平面图中以交错配置布置多个n+型发射极区域NE，可以改善IE效应，如稍后在<实施例1中的半导体器件的主要优点和效果>中将描述的那样。这可以降低在接通时的开关损耗并减小集电极-发射极饱和电压VCE(sat)。
在每个非有源单元区域LCi中，在彼此相邻的沟槽电极TG2和TG3之间，设置p型本体区域PB。而且，将p型浮置区域PF设置得比p型本体区域PB更深。
在图2所示的例子中，将每个混合单元区域LCh的在X轴方向上的宽度Wh设定为比每个非有源单元区域LCi的在X轴方向上的宽度Wi小。这样可以增强IGBT的IE效应。
栅极线引出区AR2具有如下部分，在该部分中设置例如p型浮置区域PFp以包围单元形成区AR1。p型浮置区域PFp经由在接触沟槽CT的底表面处露出的p+型本体接触区域PBCp的部分而与发射极电极EE电耦合。
在栅极线引出区AR2中，布设栅极线GL，并且沟槽电极TG1从单元形成区AR1内向栅极线GL延伸。在栅极线引出区AR2中，相邻的两个沟槽电极TG1的相应端部通过沟槽电极TGz而彼此耦合。在平面图中，沟槽电极TGz安置在其中布设栅极线GL的区域中。沟槽电极TGz经由耦合电极GTG电耦合到栅极线GL。注意，非有源单元区域LCi的更靠近栅极线引出区AR2的端部由端部沟槽电极TGp限定。
在平面图中，沟槽电极TG2和TG3安置在位于相邻的两个混合单元区域LCh之间的非有源单元区域LCi的两侧上。沟槽电极TG2和TG3不仅通过端部沟槽电极TGp彼此电耦合，而且通过例如均由多晶硅膜制成的发射极耦合部分TGx彼此电耦合。发射极耦合部分TGx经由耦合电极CTE电耦合到发射极电极EE。通过设置这样的结构，可以提高每个沟槽电极TG2和TG3与发射极电极EE之间的电耦合的可靠性。
在每个混合子单元区域LCh1中，形成包括p+型本体接触区域PBC和p+型闩锁防止区域PLP的p+型半导体区域PR(参见图4)。沿着Y轴方向连续地形成p+型半导体区域PB。而且，在混合子单元区域LCh1中，作为开口的接触沟槽CT在p型本体区域PB中沿着Y轴方向连续地形成。接触沟槽CT到达位于混合子单元区域LCh1中的p+型本体接触区域PBC。
而且，在每个混合子单元区域LCh2中，形成包括p+型本体接触区域PBC和p+型闩锁防止区域PLP的p+型半导体区域PR(参见图4)。沿着Y轴方向连续地形成p+型半导体区域PB。而且，在混合子单元区域LCh2中，作为开口的接触沟槽CT在p型本体区域PB中沿着Y轴方向连续地形成。接触沟槽CT到达位于混合子单元区域LCh2中的p+型本体接触区域PBC。
接下来，使用图4将描述根据实施例1的半导体器件的横截面结构。具体而言，将对设置在混合单元区域LCh中的元件部分PR1和设置在非有源单元区域LCi中的插入部分PR2的配置进行说明。
如图4所示，半导体衬底SS具有作为第一主表面的上表面Sa和作为第二主表面的与上表面Sa相对的下表面Sb。在半导体衬底SS中，形成n型半导体层SLn。在半导体衬底SS中的比半导体层SLn更靠近下表面Sb的部分中，形成p型半导体层SLp。
在半导体层SLn的除了其上层部分之外的部分中，形成作为n型半导体区域的n-型漂移区域ND。在半导体层SLn和SLp之间，形成作为n型半导体区域的n型场停止区域Ns。半导体层SLp形成作为p型半导体区域的p+型集电极区域CL。在半导体衬底Sb的下表面Sb之下，形成电耦合到p+型集电极区域CL即半导体层SLp的集电极电极CE。另一方面，在半导体衬底SS的上表面Sa中，即在半导体层SLn的上层部分中，设置p型本体区域PB。
在半导体衬底SS的上表面Sa的混合单元区域LCh中，元件部分PR1形成在半导体层SLn中，而在半导体衬底SS的上表面Sa的非有源单元区域LCi中，形成插入部分PR2。
形成在每个混合单元区域LCh中的元件部分PR1具有沟槽T1、T2和T3、沟槽电极TG1、TG2和TG3、两个p型本体区域PB和多个n+型发射极区域NE。
如上所述，每个混合单元区域LCh具有混合子单元区域LCh1和LCh2。
在位于混合子单元区域LCh1和LCh2之间的边界部分处的半导体衬底SS的上表面Sa中，形成作为沟槽部分的沟槽T1。沟槽T1在平面图中从上表面Sa沿Y轴方向延伸，以到达半导体层SLn中的中点。
在沟槽T1的内壁之上形成栅极绝缘膜GI。在沟槽T1中，在栅极绝缘膜GI之上形成沟槽电极TG1以嵌入在沟槽T1中。即，沟槽电极TG1经由栅极绝缘膜GI被嵌入在沟槽T1中。沟槽电极TG1电耦合到栅极电极E(参见图1)。另外，在平面图中，沟槽电极TG1沿着Y轴方向连续地形成。
在混合子单元区域LCh1中，在半导体衬底SS的上表面Sa中，形成作为沟槽部分的沟槽T2。在平面图中沟槽T2在Y轴方向上从上表面Sa延伸以到达半导体层SLn中的中点，并且被安置成比沟槽T1更靠近位于X轴方向上的非有源单元区域LCi中的一个。
在沟槽T2的内壁之上形成栅极绝缘膜GI。在沟槽T2中，在栅极绝缘膜GI之上形成沟槽电极TG2以嵌入在沟槽T2中。即，沟槽电极TG2经由栅极绝缘膜GI被嵌入在沟槽T2中。沟槽电极TG2电耦合到发射极电极EE。注意，在平面图中，沟槽电极TG2沿着Y轴方向连续地形成。
在混合子单元区域LCh2中，在半导体衬底SS的上表面Sa中，形成作为沟槽部分的沟槽T3。在平面图中沟槽T3在Y轴方向上从上表面Sa延伸以到达半导体层SLn中的中点，并且被安置成比沟槽T1更靠近位于X轴方向上的非有源单元区域LCi中的另一个。
在沟槽T3的内壁之上形成栅极绝缘膜GI。在沟槽T3中，在栅极绝缘膜GI之上形成沟槽电极TG3以嵌入在沟槽T3中。即，沟槽电极TG3经由栅极绝缘膜GI被嵌入在沟槽T3中。沟槽电极TG3电耦合到发射极电极EE。注意，在平面图中，沟槽电极TG3沿着Y轴方向连续地形成。
在每个混合子单元区域LCh1中，p型本体区域PB形成在半导体层SLn的位于沟槽T1和T2之间并且更靠近上表面Sa的部分中，以接触形成在沟槽T1的内壁之上的栅极绝缘膜GI以及形成在沟槽T2的内壁之上的栅极绝缘膜GI中的每个。另一方面，在每个混合子单元区域LCh2中，p型本体区域PB形成在半导体层SLn的位于沟槽T1和T3之间并且更靠近上表面Sa的部分中，以接触形成在沟槽T1的内壁之上的栅极绝缘膜GI以及形成在沟槽T3之上的栅极绝缘膜GI中的每个。
如图4所示，在混合子单元区域LCh1、LCh2的每个中，在半导体衬底SS的上表面Sa中，多个n+型发射极区域NE仅形成在沟槽电极TG1的附近。
如上所述，在混合子单元区域Ch1中，多个n+型发射极区域NE在平面图中沿着Y轴方向以规则的间隔隔开。在混合子单元区域LCh2中，多个n+型发射极区域NE在平面图中沿着Y轴方向以规则的间隔隔开。
在混合子单元区域LCh1中，多个n+型发射极区域NE形成在半导体层SLn中的位于沟槽T1和T2之间并且更靠近上表面Sa的部分中，以接触形成在沟槽T1的内壁之上的p型本体区域PB和栅极绝缘膜GI中的每个。另一方面，在混合子单元区域LCh2中，多个n+型发射极区域NE形成在半导体层SLn中位于沟槽T1和T3之间并且更靠近上表面Sa的部分中，以接触在沟槽T1的内壁之上形成的p型本体区域PB和栅极绝缘膜GI中的每个。
形成在混合子单元区域LCh1中的多个n+型发射极区域NE电耦合到发射极电极EE。形成在混合子单元区域LCh2中的多个n+型发射极区域NE电耦合到发射极电极EE。
优选地，在混合子单元区域LCh1中，在半导体层SLn中的位于沟槽T1和T2之间并且比p型本体区域PB更靠近下表面Sb的部分中，形成作为n型半导体区域的n型空穴势垒区域NHB。而且，在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间并且比p型本体区域PB更靠近下表面Sb的部分中，形成作为n型半导体区域的n型空穴势垒区域NHB。
在混合子单元区域LCh1中，n型空穴势垒区域NHB中的n型杂质浓度高于半导体层SLn的比n型空穴势垒区域NHB更靠近下表面Sb的部分(n-型漂移区域ND)中的n型杂质浓度。而且，在混合子单元区域LCh2中，n型空穴势垒区域NHB中的n型杂质浓度高于半导体层SLn的比n型空穴势垒区域NHB更靠近下表面Sb的部分(n-型漂移区域ND)中的n型杂质浓度。
另一方面，在混合子单元区域LCh1中，n型空穴势垒区域NHB中的n型杂质浓度低于n+型发射极区域NE中的n型杂质浓度。而且，在混合子单元区域LCh2中，n型空穴势垒区域NHB中的n型杂质浓度低于n+型发射极区域NE中的n型杂质浓度。
注意，在混合子单元区域LCh1中，n型空穴势垒区域NHB也可以与p型本体区域PB、形成在沟槽T1的内壁之上的栅极绝缘膜GI以及形成在沟槽T2的内壁之上的栅极绝缘膜GI中的每个接触。而且，在混合子单元区域LCh2中，n型空穴势垒区域NHB也可以与p型本体区域PB、形成在沟槽T1的内壁之上的栅极绝缘膜GI以及形成在沟槽T3的内壁之上的栅极绝缘膜GI接触。在那种情况下，存储在n-型漂移区域ND中的空穴不太可能从混合子单元区域LCh1和LCh2中的每个被放电到发射极电极EE中，以允许增强IE效应。
形成在每个非有源单元区域LCi中并插入在相邻的两个元件部分PR1之间的插入部分PR2具有p型本体区域PB和p型浮置区域PF。
在每个非有源单元区域LCi中，在半导体层SLn的位于彼此相邻且更靠近上表面Sa的沟槽T2和T3之间的部分中，形成p型本体区域PB。p型本体区域PB与形成在沟槽T2的内壁之上的栅极绝缘膜GI以及形成在与沟槽T2相邻的沟槽T3的内壁之上的栅极绝缘膜GI中的每个接触。
在每个非有源单元区域LCi中，在半导体层SLn的位于彼此相邻的沟槽T2和T3之间且位于p型本体区域PB之下的部分中，形成作为p型半导体区域的p型浮置区域PF。
在此将给出提供p型浮置区域PF的目的的描述。
作为正向集电极-发射极电压的电压VCE的饱和电压被称为集电极-发射极饱和电压VCE(sat)。此时，为了降低集电极-发射极饱和电压VCE(sat)，需要改善IE效应。另一方面，当由于故障等例如在逆变器(inverter)中负载被短路时，高电压被施加到IGBT或者大的短路电流在IGBT中流动，并且需要IGBT在保护电路击穿之前不被击穿。当负载进入短路状态并且短路电流在IGBT中流动时，在IGBT能够耐受短路电流而不被击穿的时间段在这里被称为负载短路抵抗性。
为了改善负载短路抵抗性，需要减小施加到IGBT的能量，即减小在IGBT中流动的饱和电流。为了降低饱和电流，需要减小n+型发射极区域NE的面积并且减小n+型发射极区域NE的面积，可以考虑使用两种方法。
第一种方法是沿Y轴方向去除一些n+型发射极区域NE。但是，这种方法增加集电极-发射极饱和电压VCE(sat)。
第二种方法是在每个非有源单元区域LCi中设置p型浮置区域PF，以在X轴方向上去除一些n+型发射极区域NE。这将作为载流子的空穴的放电路径变窄，并改善IE效应。也就是说，设置p型浮置区域PF以便在X轴方向上去除一些n+型发射极区域NE，从而改善负载短路抵抗性。
如图4所示，在混合单元区域LCh和非有源单元区域LCi中，由例如二氧化硅等制成的层间绝缘膜IL形成在半导体衬底SS的上表面Sa之上。层间绝缘膜IL形成为覆盖混合单元区域LCh和非有源单元区域LCi中的p型本体区域PB。注意，在半导体衬底SS的上表面Sa与层间绝缘膜IL之间也可以形成绝缘膜IF。
在实施例1中，在每个混合子单元区域LCh1和LCh2中，形成延伸穿过层间绝缘膜IL并到达p型本体区域PB中的中点的接触沟槽CT。在每个混合子单元区域LCh1和LCh2中，接触沟槽CT在平面图中沿着Y轴方向连续地形成。
在每个混合子单元区域LCh1和LCh2中，在接触沟槽CT的底表面处露出的p型本体区域PB的部分中，形成作为p型半导体区域的p+型本体接触区域PBC。在p+型本体接触区域PBC之下，形成作为p型半导体区的p+型闩锁防止区域PLP。p+型本体接触区域PBC和p+型闩锁防止区域PLP形成p+型半导体区域PR。
也就是说，在混合子单元区域LCh1和LCh2中的每个中，p+型半导体区域PR包括p+型本体接触区域PBC和p+型闩锁防止区域PLP。在每个混合子单元区域LCh1和LCh2中，p+型本体接触区域PBC中的p型杂质浓度高于p+型闩锁防止区域PLP中的p型杂质浓度。另外，在混合子单元区域LCh1和LCh2中的每个中，p+型闩锁防止区域PLP中的p型杂质浓度比p+型本体区域PB中的p型杂质浓度高。即，在混合子单元区域LCh1和LCh2中的每个中，p+型半导体区域PR中的p型杂质浓度高于p型本体区域PB中的p型杂质浓度。
在混合子单元区域LCh1和LCh2中的每个中，p+型半导体区域PR形成在接触沟槽CT中露出的p型本体区域PB的部分中。在混合子单元区域LCh1中，在半导体层SLn的位于沟槽T1和T2之间的部分中形成p+型半导体区域PR。另一方面，在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间的部分中形成p+型半导体区域PR。
在混合子单元区域LCh1中，形成嵌入在接触沟槽CT中的耦合电极CP。而且，在混合子单元区域LCh2中，形成嵌入在接触沟槽CT中的耦合电极CP。即，每个元件部分PR1具有层间绝缘膜IL、两个接触沟槽CT、两个p+型半导体区域PR和两个耦合电极CP。
在混合子单元区域LCh1和LCh2的每个中，耦合电极CP与n+型发射极区域NE和p+型半导体区域PR接触。因此，在混合子单元区域LCh1和LCh2的每个中，n+型发射极区域NE和p+型半导体区域PR经由耦合电极CP电耦合到发射极电极EE。即，包括在每个元件部分PR1中的p型本体区域PB电耦合到发射极电极EE。
在混合子单元区域LCh1和LCh2的每个中，在彼此耦合的成对的耦合电极CP和p+型半导体区域PR中，耦合电极CP与包括在p+型半导体区域PR中的p+型本体接触区域PBC接触。这可以降低耦合电极CP与p+型半导体区域PR之间的接触电阻。
如图4所示，在层间绝缘膜IL1之上，设置由包含例如铝作为主要成分的金属膜制成的发射极电极EE。发射极电极EE经由形成在接触沟槽CT中的耦合电极CP而耦合到n+型发射极区域NE和p+型本体接触区域PBC。在图4所示的例子中，耦合电极CP和n+型发射极区域NE一体地形成。
在发射极电极EE之上，形成作为钝化膜的由例如基于聚酰亚胺的有机绝缘膜等制成的绝缘膜FPF。
在每个混合单元区域LCh中，集电极电极CE、p+型集电极区域CL、n-型漂移区域ND、p型本体区域PB、p+型半导体区域PR、n+型发射极区域NE、发射极电极EE、在沟槽T1的内壁之上形成的栅极绝缘膜GI和沟槽电极TG1形成IGBT。
<制造半导体器件的方法>
接下来，使用图5至图10，将给出对根据实施例1的半导体器件的制造方法的描述。
图5至图10是示出根据实施例1的半导体器件的制造工艺的横截面图。图5至图10是沿图2中的线A2-A2的横截面图。
首先，如图5所示，制备半导体衬底SS，该半导体衬底SS由硅单晶制成，其中引入例如磷等的n型杂质。半导体衬底SS具有作为第一主表面的上表面Sa和作为第二主表面的与上表面Sa相对的下表面Sb。
可以将半导体衬底SS中的n型杂质浓度控制为例如约2×1014cm-3。在这个阶段，半导体衬底SS是薄板，其被称为晶片，由半导体制成并且具有大致圆形的二维形状。半导体衬底SS的厚度可以被控制为例如大约450μm至1000μm。注意，假定更靠近上表面Sa的半导体衬底SS中的半导体层为半导体层SLn。半导体层SLn是n型半导体层。随后，当制备半导体衬底SS时，在半导体衬底SS中形成n型半导体层SLn。
接下来，通过使用抗蚀剂图案作为掩膜的离子注入方法，将n型杂质引入到半导体衬底SS的上表面Sa中，以形成n型空穴势垒区域NHB。此时使用的离子注入条件的优选例子包括例如磷的离子种类、约6×1012cm-2的剂量和约80keV的注入能量。
注意，n型空穴势垒区域NHB形成在相邻的两个混合单元区域LCh中的每个中包括的混合子单元区域LCh1和LCh2中。
接下来，通过使用抗蚀剂图案作为掩膜的离子注入方法，将p型杂质引入到半导体衬底SS的上表面Sa中以形成p型浮置区域PF。此时使用的离子注入条件的优选例子包括例如硼的离子种类、约3.5×1013cm-2的剂量和约75keV的注入能量。
注意，在每个非有源单元区域LCi中形成p型浮置区域PF。当在单元形成区AR1中形成p型浮置区域PF时，在例如栅极线引出区AR2(见图2)中形成p型浮置区域PFp。
接下来，如图6所示，使用由例如二氧化硅膜制成的硬掩膜，通过例如各向异性干法刻蚀方法形成沟槽T1、T2和T3。用于各向异性干法刻蚀的气体的优选例子包括基于Cl2/O2的气体。
接下来，如图7所示，执行相对于p型浮置区域PF和n型空穴势垒区域NHB的延伸扩散(例如，1200℃，30分钟左右)。此时，执行延伸扩散，使得更靠近下表面Sb的p型浮置区域PF的端部位于在Z轴方向上更靠近下表面Sb的沟槽T1、T2和T3的相应端部处。
接下来，例如通过热氧化方法等，在半导体衬底SS的上表面Sa和沟槽T1、T2和T3的相应内壁中的每个之上形成由例如二氧化硅膜制成的栅极绝缘膜GI。栅极绝缘膜GI的厚度例如约为0.12μm。
通过上述延伸扩散，在沟槽T2和与其相邻的沟槽T3之间形成p型浮置区域PF。优选地，p型浮置区域PF与形成在沟槽T2和T3的相应内壁之上的栅极绝缘膜GI接触。
另外，在沟槽T1和与其相邻的沟槽T2之间以及在沟槽T1和与其相邻的沟槽T3之间形成n型空穴势垒区域NHB。优选的是，形成在沟槽T1和T2之间的n型空穴势垒区域NHB与形成在沟槽T1和T2的相应内壁之上的栅极绝缘膜GI接触。还优选的是，形成在沟槽T1和T3之间的n型空穴势垒区域NHB与形成在沟槽T1和T3的相应内壁之上的栅极绝缘膜GI接触。
在n型半导体衬底SS中，在上述延伸扩散期间没有形成p型浮置区域PF和n型空穴势垒区域NHB的区域用作n-型漂移区域ND。换句话说，在n型半导体层SLn中，其中没有形成p型浮置区域PF和n型空穴势垒区域NHB的区域用作n-型漂移区域ND。注意，n-型漂移区域ND被形成为从半导体层SLn内延伸到半导体衬底SS的下表面Sb。
在沟槽T1和T2之间，n型空穴势垒区域NHB中的n型杂质浓度高于n-型漂移区域ND中的n型杂质浓度，且低于后述的n+型发射极区域NE中的n型杂质浓度。不仅在沟槽T1和T2之间，而且在沟槽T1和T3之间也是如此。
接下来，在半导体衬底SS的上表面Sa之上以及在沟槽T1、T2和T3中，通过例如CVD(化学气相沉积)方法等沉积由掺杂有磷的多晶硅膜(掺杂多晶硅膜)制成的导电膜CF。导电膜CF的厚度例如约为0.5μm至1.5μm。
接下来，如图8所示，通过例如干法刻蚀方法来刻蚀导电膜CF。由此形成由经由栅极绝缘膜GI嵌入在沟槽T1中的导电膜CF制成的沟槽电极TG1。而且，形成由经由栅极绝缘膜GI嵌入在沟槽T2中的导电膜CF制成的沟槽电极TG2，并且形成由经由栅极绝缘膜GI嵌入在沟槽T3中的导电膜CF制成的沟槽电极TG3。用于刻蚀的气体的优选例子包括SF6气体。
接下来，例如通过干法刻蚀方法去除除了沟槽T1、T2、T3中以外的栅极绝缘膜GI。
接下来，通过例如热氧化方法或CVD方法，在半导体衬底SS的上表面Sa之上形成绝缘膜IF用于后续的离子注入，该绝缘膜IF由相对较薄的二氧化硅膜(大致与例如栅极绝缘膜GI一样薄)制成。
接下来，通过使用抗蚀剂图案作为掩膜的离子注入方法，将p型杂质引入到整个单元形成区AR1中以及需要其引入的其它部分中以形成p型本体区域PB。
具体而言，在沟槽T1和T2之间，形成p型本体区域PB以与在沟槽T1和T2的相应内壁之上形成的栅极绝缘膜GI接触。而且，在沟槽T1和T3之间，p型本体区域PB形成为与形成在沟槽T1和T3的相应内壁之上的栅极绝缘膜GI接触。p型本体区域PB形成在n型空穴势垒区域NHB之上。而且，在非有源单元区域LCi中，p型本体区域PB形成在p型浮置区域PF之上。
此时使用的离子注入条件的优选例子包括例如硼的离子种类、约3×1013cm-2的剂量和约75keV的注入能量。
通过使用抗蚀剂图案作为掩膜的离子注入方法，在混合单元区域LCh中，将n型杂质进一步引入到p型本体区域PB的上层部分中以形成n+型发射极区域NE。
n+型发射极区域NE仅在混合子单元区域LCh1、LCh2的沟槽电极TG1的附近形成。具体地，在混合子单元区域LCh1中，在半导体层SLn的位于沟槽T1和T2之间的部分中，n+型发射极区域NE中的每个形成为与形成在沟槽T1的内壁和p型本体区域PB之上的栅极绝缘膜GI中的每个接触。此外，在混合子单元区域LCh2中，在半导体层SLn的位于沟槽T1和T3之间的部分中，n+型发射极区域NE中的每个形成为与形成在沟槽T1的内壁和p型本体区域PB之上的栅极绝缘膜GI中的每个接触。
此时使用的离子注入条件的优选例子包括例如砷的离子种类、约5×1015cm-2的剂量和约80keV的注入能量。
接下来，如图9所示，在半导体衬底SS的上表面Sa之上，由例如PSG(磷硅玻璃)膜制成的层间绝缘膜IL通过例如CVD方法等形成。层间绝缘膜IL形成为经由例如混合子单元区域LCh1和LCh2以及非有源单元区域LCi中每个的绝缘膜IF覆盖p型本体区域PB。层间绝缘膜IL的厚度例如为约0.6μm。层间绝缘膜IL的材料的例子不仅包括PSG膜，还包括BPSG(硼磷硅玻璃)膜、NSG(非掺杂硅玻璃)膜、SOG(旋涂玻璃)膜和它们的复合膜。
接下来，通过使用抗蚀剂图案作为掩膜的各向异性干法刻蚀方法，在层间绝缘膜IL中形成接触沟槽CT。用于各向异性干法刻蚀的气体的例子包括包含Ar气体、CHF3气体和CF4气体的气体混合物。随后，通过各向异性干法刻蚀方法，接触沟槽CT延伸到半导体衬底SS中。结果，在混合子单元区域LCh1和LCh2的每个中，形成接触沟槽CT，作为延伸穿过层间绝缘膜IL并到达p型本体区域PB中的中点的开口。在混合子单元区域LCh1和LCh2的每个中，接触沟槽CT在平面图中沿着Y轴方向连续地形成。用于各向异性干法刻蚀的气体的优选例子包括Cl2/O2气体。
接下来，通过例如接触沟槽CT离子注入p型杂质，以形成p+型本体接触区域PBC。此时使用的离子注入条件的优选例子包括例如硼的离子种类、约5×1015cm-2的剂量和约80keV的注入能量。当在单元形成区AR1中形成p+型本体接触区域PBC时，p+型本体接触区域PBCp形成在例如栅极线引出区AR2(参见图2)和端接区TA(参见图27和图28)中的每个中。
接下来，通过例如接触沟槽CT，离子注入p型杂质以形成p+型闩锁防止区域PLP。此时使用的离子注入条件的优选例子包括例如硼的离子种类、约1×1015cm-2的剂量和约100keV的注入能量。每个p+型本体接触区域PBC中的p型杂质浓度高于每个p+型闩锁防止区域PLP中的p型杂质浓度。
p+型本体接触区域PBC和p+型闩锁防止区域PLP形成p+型半导体区域PR中的每个。在混合子单元区域LCh1和LCh2的每个中，在接触沟槽CT中露出的p型本体区域PB的部分中，形成p+型半导体区域PR。在混合子单元区域LCh1和LCh2的每个中，p+型半导体区域PR在平面图中沿着Y轴方向连续地形成。
即，在半导体层SLn的位于沟槽T1和T2之间的部分中，形成与p型本体区域PB接触的p+型半导体区域PR。而且，在半导体层SLn的位于沟槽T1和T3之间的部分中，形成与p型本体区域PB接触的p+型半导体区域PR。在混合子单元区域LCh1和LCh2的每个中，在p+型半导体区域PR中的p型杂质浓度高于在p型本体区域PB中的p+型杂质浓度。
接下来，如图10所示，形成发射极电极EE。具体而言，发射极电极EE的形成例如按照以下的顺序执行。首先，通过例如溅射方法，在半导体衬底SS的上表面Sa之上形成钛钨膜作为势垒金属膜。钛钨膜的厚度例如约为0.2μm。
接下来，在例如约600℃的氮气气氛中进行约10分钟的硅化物退火之后，通过例如溅射方法形成基于铝的金属膜(例如含有百分之几的硅添加剂，其余为铝)。基于铝的金属膜的厚度例如约为5μm。
接下来，通过使用抗蚀剂图案作为掩膜的干法刻蚀方法，形成包括基于铝的金属膜和势垒金属膜的发射极电极EE。用于干法刻蚀的气体的优选例子包括Cl2/BCl3气体。
因此，在混合子单元区域LCh1中，形成嵌入在接触沟槽CT中的耦合电极CP和位于层间绝缘膜IL之上的发射极电极EE。在混合子单元区域LCh1中，耦合电极CP在平面图中沿着Y轴方向连续地形成。而且，在混合子单元区域LCh2中，形成嵌入在接触沟槽CT中的耦合电极CP和位于层间绝缘膜IL之上的发射极电极EE。在混合子单元区域LCh2中，耦合电极CP在平面图中沿着Y轴方向连续地形成。
发射极电极EE经由在混合子单元区域LCh1中形成的耦合电极CP电耦合到形成在混合子单元区域LCh1中的多个n+型发射极区域NE和多个p+型半导体区域PR。发射极电极EE还经由形成在混合子单元区域LCh2中的耦合电极CP电耦合到形成在混合子单元区域LCh2中的多个n+型发射极区域NE和多个p+型半导体区域PR。
注意，在形成发射极电极EE时，也可以形成与沟槽电极TG1电耦合的栅极电极GE(参照图1)。当在单元形成区AR1中形成发射极电极EE时，栅极线GL和栅极电极GE也可以形成在栅极线引出区AR2(参见图1)中。
接下来，在发射极电极EE之上形成由有机膜制成的作为钝化膜的绝缘膜FPF，所述有机膜包含例如聚酰亚胺作为主要成分等。绝缘膜FPF的厚度例如约为2.5μm。
接下来，通过使用抗蚀剂图案作为掩膜的干法刻蚀方法，绝缘膜FPF被图案化以被形成为具有延伸穿过绝缘膜FPF并到达发射极电极EE的开口OP1(参见图1)，并形成由在开口OP1中露出的发射极电极EE的部分制成的发射极焊盘EP(参见图1)。
注意，当绝缘膜FPF形成在单元形成区AR1中的发射极电极EE之上时，在栅极线引出区AR2的栅极电极GE之上形成绝缘膜FPF(参见图1)。而且，当在单元形成区AR1中形成开口OP1时，延伸穿过绝缘膜FPF并到达栅极电极GE的开口OP2形成在栅极线引出区AR2中。由此形成由在开口OP2中露出的栅极电极GE的部分制成的栅极焊盘GP(参见图1)。
接下来，在半导体衬底SS的下表面Sb上执行背部研磨工艺，以根据需要将半导体衬底SS的厚度从例如约800μm减小到例如约30μm至200μm。当击穿电压例如约为600V时，最终厚度约为70μm。结果，在减薄的半导体衬底SS的比半导体层SLn更靠近下表面Sb的部分中，形成半导体层SLp。根据需要，还执行用于从下表面Sb等去除损伤的化学刻蚀。
此时，在减薄的半导体衬底SS中，假定以下半导体层为半导体层SLp：所述半导体层比将要形成n型场停止区域Ns的半导体层更靠近下表面Sb，且其中将形成p+型集电极区域CL。
接下来，例如通过离子注入方法，将n型杂质引入到半导体衬底SS的下表面Sb中以形成n型场停止区域Ns。此时使用的离子注入条件的优选例子包括例如磷的离子种类、约7×1012cm-2的剂量和约350keV的注入能量。然后，根据需要，为了激活杂质，在半导体衬底SS的下表面Sb上执行激光退火等。
接下来，通过例如离子注入方法，将p型杂质引入到半导体衬底SS的下表面Sb中以形成p+型集电极区域CL。此时使用的离子注入条件的优选例子包括例如硼的离子种类、约1×1013cm-2的剂量和约40keV的注入能量。然后，根据需要，为了激活杂质，在半导体衬底SS的下表面Sb上执行激光退火等。
即，在形成p+型集电极区域CL的步骤中，在半导体衬底SS的比半导体层SLn靠近下表面Sb的部分中，形成p型半导体层SLp以形成p+型集电极区域CL。
接下来，通过例如溅射方法，在半导体衬底SS的下表面Sb之下，形成电耦合到半导体层SLp即p+型集电极区域CL的集电极电极CE。然后，通过切割等将半导体衬底SS划分成芯片区域，根据需要将芯片区域封装在封装件中，以大致完成根据实施例1的半导体器件。
<比较例子中的半导体器件的配置>
接下来，利用图11和图12，将描述根据由本发明人研究的比较例子的半导体器件中的单元形成区的配置。
图11是示出根据比较例子的半导体器件(单元形成区和栅极线引出区)的平面图。图12是沿图11的B-B线的横截面图。
如图11以及图12所示，在根据比较例子的半导体器件的单元形成区AR1中，以与根据实施例1的半导体器件的单元形成区AR1中相同的方式，设置作为有源单元区域的多个混合单元区域LCh和多个非有源单元区域LCi。
此外，在根据比较例子的半导体器件中的单元形成区AR1中设置的每个混合单元区域LCh的各个组件与在根据实施例1的半导体器件中的单元形成区AR1中设置的每个混合单元区域LCh的各个组件相同。
此外，在根据比较例子的半导体器件中的单元形成区AR1中设置的每个非有源单元区域LCi的各个组件与在根据实施例1的半导体器件中的单元形成区AR1中设置的每个非有源单元区域LCi的各个组件相同。
然而，在根据比较例子的半导体器件中的单元形成区AR1中设置的多个混合单元区域LCh中形成的相应的多个n+型发射极区域NE相对于位于相邻的两个混合单元区域LCh之间的非有源区域LCi而对称地布置。
<比较例子中的半导体器件的优点>
接下来，利用图13和图14说明根据比较例子的半导体器件的优点。
图13是以叠加关系示出在根据比较例子的半导体器件中在接通时的位移电流路径的横截面图。图14是示出在根据比较例子的半导体器件中在接通时的位移电流路径的等效电路图。
注意，关断时的集电极电压的上升所引起的位移电流路径是与图13和图14所示的接通时的位移电流路径相同的位移电流路径，除了位移电流由相反方向的箭头表示。
如图13和图14所示，在根据比较例子的IE型沟槽栅极IGBT中，耦合到栅极电极GE的p型浮置区域PF和沟槽电极TG1通过耦合到发射极电极EE的沟槽电极TG2和TG3中的每个被中断并且彼此不相邻。根据比较例子的IE型沟槽栅极IGBT可以由等效电路来表示，该等效电路使用具有集电极电极CE、发射极电极EE和栅极电极GE的IGBT1、电容器Cgd、Cgs、Cfpc、Ced和Cefp、和耦合到栅极电极GE的电阻器Rg。
在根据比较例子的IE型沟槽栅极IGBT中，在混合单元区域LCh中产生的位移电流CR1流入发射极电极EE，但是不流入栅极电极GE。因此，位移电流CR1对栅极电极GE中的电势即栅极电势造成的影响小。注意，混合单元区域LCh中产生的位移电流CR2有可能经由电容器Cgd流入栅极电极GE。然而，通过减小电容器Cgd，可以减小位移电流CR2对栅极电极GE中的电势造成的影响。
接下来，参照图15说明在IGBT1中形成的p沟道寄生MOSFET(金属氧化物半导体场效应晶体管)2的操作。
图15是示出在根据比较例子的半导体器件中的p沟道寄生MOSFET的横截面图。
举例来说，以下将描述在IGBT1中形成的寄生MOSFET。然而，在IGBT 1中，也可以形成由除了MOSFET以外的各种MISFET(金属绝缘体半导体场效应晶体管)中的任何一种制成的寄生MISFET。
以下还将考虑L负载开关关断时的操作。L负载开关指的是当具有电感L的电感器耦合到IGBT的集电极电极或发射极电极时IGBT的开关。当L负载开关关断时，首先，作为集电极-发射极电压的电压VCE与该关断同时上升。此时，p沟道寄生MOSFET 2的沟道区域的导电类型反转为p型。然后，作为被存储在p型浮置区域PF和n-型漂移区域ND中的载流子的空穴通过p沟道寄生MOSFET 2被放电。通过上述操作，存储的空穴被迅速放电并且因此根据比较例子的IE型沟槽栅极IGBT具有高开关速度的优点。
<比较例子中的半导体器件的问题>
然而，根据比较例子的半导体器件也存在问题。以下将描述根据比较例子的半导体器件的问题。
参考图16，首先将描述在接通时的开关损耗。
图16是示出根据比较例子的半导体器件(单元形成区)的横截面图。图16以叠加关系示意性地示出在接通时在p型浮置区域PF(即，p沟道寄生MOSFET)中流动的空穴电流的电流路径PT101。
在IE型沟槽栅极IGBT中，当IE效应增强时，可以在接通时更迅速地存储载流子，从而减少接通时的开关损耗。
然而，在具有EGE结构的IE型沟槽栅极IGBT中，作为载流子的空穴在接通时通过p沟道寄生MOSFET放电，以降低IE效应并增加接通时的开关损耗。这意味着，当IE型沟槽栅极IGBT接通时，p沟道寄生MOSFET的沟道区域中的电势上升，以使寄生MOSFET进入接通状态，并因此作为载流子的空穴被放电。具体来说，如图16所示，在IE型沟槽栅极IGBT中，在接通时，空穴电流在从n-型漂移区域ND延伸通过p型浮置区域PF并进一步延伸通过p型浮置区域PF、n型空穴势垒区域NHB以及p型体区域PB的更靠近沟槽电极TG2、TG3的相应部分的电流路径PT101中流动。在IE型沟槽栅极IGBT导通期间(接通状态)，作为载流子的空穴通过p沟道寄生MOSFET放电，导致IE效应减小。
作为利用TCAD(计算机辅助设计技术)计算在接通时开关波形的结果，尽管省略了其图示，但应认识到，当具有EGE结构的IE型沟槽栅极IGBT接通时，p沟道寄生MOSFET的沟道区域中的电势上升，并且作为载流子的空穴被放电。作为计算在接通时半导体器件中的空穴密度的分布的结果，还认识到，当具有EGE结构的IE型沟槽栅极IGBT被接通时，作为载流子的空穴通过p沟道寄生MOSFET被放电。
通常，在IE型沟槽栅极IGBT中，随着在X轴方向上的每个非有源单元区域CLi中设置的p型浮置区域PF的宽度(图16所示的Wp)增大，对放电的载流子(空穴)的抵抗性增加以增强IE效应。结果，集电极-发射极饱和电压VCE(sat)降低。因此，本发明人进行了研究，其中，在IE型沟槽栅极IGBT中，即使在接通时或在IE型沟槽栅极IGBT导通期间(接通状态)，也可以增加p型浮置区域PF在X轴上的宽度以改善IE效应。
但是，作为进行研究的结果，本发明人发现，在包括具有EGE结构的有源单元区域的半导体器件中，即使p型浮置区域PF在X轴方向上的宽度被增加，当超过指定宽度时，IE效应也不会被改善。
图17是示出在包括具有EGE结构的有源单元区域的半导体器件中的集电极-发射极饱和电压VCE(sat)与p型浮置区域的在X轴方向上的宽度之间的关系的曲线图。在图17中，作为比较例子，还示出在包括具有EGE结构(栅栅结构)的有源单元区域的半导体器件中的集电极-发射极饱和电压VCE(sat)与p型浮置区域的在X轴方向上的宽度之间的关系。GG结构指被安置为与有源单元区域隔开的两个沟槽电极中的每个沟槽电极被电耦合到栅极电极。
如图17所示，在包括具有GG结构的有源单元区域的半导体器件中，随着p型浮置区域的宽度增加，集电极-发射极饱和电压VCE(sat)逐渐减小。相比之下，在包括具有EGE结构的有源单元区域的半导体器件中，随着p型浮置区域的宽度增加，集电极-发射极饱和电压VCE(sat)暂时逐渐减小。然而，当p型浮置区域的宽度超过指定宽度Wcp时，随着p型浮置区域的宽度增加，集电极-发射极饱和电压VCE(sat)逐渐增加。
参照图18至图20，下面将描述在具有EGE结构的有源单元区域的半导体器件中上述集电极-发射极饱和电压VCE(sat)增加的现象。
图18是示出根据比较例子的半导体器件(单元形成区)的横截面图。图19是示出根据比较例子的半导体器件中的被供给有电子的区域的平面图。图20是示出根据比较例子的半导体器件中的电子电流的模拟结果的图。注意，在图19中，为了更清楚说明，将n+型发射极区域涂黑。
如图18所示，在半导体器件的单元形成区AR1中，形成在接通状态(施加集电极-发射极饱和电压VCE(sat)以提供集电极和发射极之间的导通的状态)操作的第一寄生pnp双极晶体管BP1和第二寄生pnp双极晶体管BP2。
第一寄生pnp双极晶体管BP1形成在混合单元区域LCh中并包括p+型集电极区域CL、n型半导体区域(n-型漂移区域ND、n型空穴势垒区域NHB和n+型发射极区域NE)和p+型半导体区域PR(p+型本体接触区域PBC和p+型闩锁防止区域PLP)。第二寄生pnp双极型晶体管BP2形成在非有源单元区域LCi中，并且包括p+型集电极区域CL、n型半导体区域(n-型漂移区域ND、n型空穴势垒区域NHB和n+型发射极区域NE)和p+型半导体区域PR(p+型本体接触区域PBC和p+型闩锁防止区域PLP)。
通常，为了改善IE效应，增加存储在n-型漂移区域ND中的载流子(空穴)的密度并减小n-型漂移区域ND的电阻是有效的。为此，有必要增强(激活)第一寄生pnp双极晶体管BP1和第二寄生pnp双极晶体管BP2中的每个的功能。
来自n+型发射极区域NE的电子的供给用作向第一寄生pnp双极晶体管BP1和第二寄生pnp双极晶体管BP2供给基极电流。因此，为了增强(激活)第一寄生pnp双极晶体管BP1和第二寄生pnp双极晶体管BP2中的每个的功能，有必要向第一寄生pnp双极晶体管BP1和第二寄生pnp双极晶体管BP2中的每个供给足够的电子。然而，从供给电子的n+型发射极区域NE到形成在非有源单元区域LCi中的第二寄生pnp双极晶体管BP2的距离大于从供给电子的n+型发射极区域NE到形成在混合单元区域LCh中的第一寄生pnp双极晶体管BP1的距离。
因此，即使p型浮置区域PF的宽度增加以减小集电极-发射极饱和电压VCE(sat)，当p型浮置区域PF的宽度变得大于指定宽度(例如，如图17所示的宽度Wcp)时，供给到第二寄生pnp双极晶体管BP2的基极电流(电子电流)减小。这降低了(去激活)第二寄生pnp双极晶体管BP2的功能并且降低了IE效应。结果，集电极-发射极饱和电压VCE(sat)增加。
如图19所示，在根据比较例子的半导体器件的单元形成区AR1中，形成在相邻的两个混合单元区域LCh中的相应的多个n+型发射极区域NE相对于位于所述两个混合单元区域LCh之间的非有源区域LCi被对称地布置。换句话说，n+型发射极区域NE被布置在沿着X轴方向在n+型发射极区域NE之上延伸的多个第一虚拟线与沿着Y轴方向在n+型发射极区域NE之上延伸多个第二虚拟线交叉的相应位置(网格点)处。多个n+型发射极区域NE的这种布置在下文中将被称为矩形网格布置。
包围在多个n+型发射极区域NE中的每个周围以具有给定距离的半径的区域(以下也可以称为区域A)是从多个n+型发射极区域NE中的每个区域向其供给大量电子的区域。具有大量电子供给的区域A对应于图19中由虚线包围的圆形区域，并且在平面图中基本上与混合单元区域LCh重叠。相应地，图18所示的第一寄生pnp双极晶体管BP1具有增强的功能(被激活)。
但是，在p型浮置区域PF的在X轴方向上的宽度较大时，在平面图中被在X轴方向及Y轴方向上彼此相邻的四个n+型发射极区域NE围绕并且位于上述具有大量电子供给的区域A以外的区域(以下也称为区域B)是从每个n+型发射极区域NE向其供给少量电子的区域。
从图20所示的模拟结果也可以看出，随着距每个n+型发射极区域NE的距离增加，从n+型发射极区域NE供给的电子的数量减少。
具有少量电子供给的区域B对应于由图19中的实线包围的点阴影圆形区域，并且其在平面图中与非有源区域LCi基本重叠。相应地，图18中所示的第二寄生pnp双极晶体管BP2具有退化的功能(被去激活)。
因此，在根据比较例子的半导体器件的单元形成区AR1中，供给到在半导体器件导通期间(在接通状态)操作的非有源单元区域LCi中的第二寄生pnp双极晶体管BP2的基极电流(电子电流)被降低以退化(去激活)第二寄生pnp双极晶体管的功能。结果，IE效应变差，而集电极-发射极饱和电压VCE(sat)相反地增加。
如上所述，在根据比较例子的半导体器件中，期望改善IE效应，从而减小接通时的开关损耗，并减小集电极-发射极饱和电压VCE(sat)。
<实施例1中的半导体器件的主要优点和效果>
接下来，使用图21和图22说明根据实施例1的半导体器件的主要优点和效果。
图21是示出根据实施例1的半导体器件中的被供给有电子的区域的平面图。图22是示出根据实施例1和比较例子的相应半导体器件的操作波形的例子的曲线图。注意，在图21中，为了改善图示的清晰度，n+型发射极区域被涂黑。
如图21所示，在根据实施例1的半导体器件的单元形成区AR1中，在每个混合单元区域LCh中，多个n+型发射极区域NE在平面图中在Y轴方向上以规则间隔隔开。然而，在X轴方向上彼此相邻的两个混合单元区域LCh中形成的相应的多个n+型发射极区域NE相对于插入在两个混合单元区域LCh之间的非有源单元区域LCi不是被对称地布置，而是被布置成彼此交错或偏移一定距离，所述距离对应于在Y轴方向上相邻的两个n+型发射极区域NE之间的间隔的一半。
具体而言，关于在X轴方向上彼此相邻的两个混合单元区域LCh，在相邻的两个混合单元区域LCh中的一个中形成的多个n+型发射极区域NE中的一个在X方向上从以下区域被安置：所述区域被插入在Y轴方向上彼此相邻的两个相邻的混合单元区域LCh中的另一个中形成的多个n+型发射极区域NE中的两个之间。换句话说，在单元形成区AR1中，多个n+型发射极区域NE在平面图中以所谓的交错配置来布置。换句话说，在单元形成区AR1中，在平面图中连续布置基本图案，在基本图案中n+型发射极区域NE位于三角形的各个顶点处。
包围在多个n+型发射极区域NE中的每个周围以具有给定距离的半径的区域A是从多个n+型发射极区域NE中的每个被供给大量电子的区域。通过将多个n+型发射极区域NE布置成交错配置，可以在平面图中利用具有大量电子供给的区域A覆盖基本上整个单元形成区AR1。也就是说，具有大量电子供给的区域A对应于图21中由虚线包围的圆形区域，并且与混合单元区域LCh和非有源单元区域LCi基本上重叠。这可以减少形成在根据比较例子的半导体器件(参见图19)中的单元形成区AR1中的具有少量电子供给的区域B的面积。结果，可以向基本上整个单元形成区AR1供给足够的电子。
因此，在根据实施例1的半导体器件的单元形成区AR1中，被供给到在半导体器件导通期间(处于接通状态)操作的每个非有源单元区域LCi中的第二寄生pnp双极晶体管BP2的基极电流(电子电流)增加，以增强(激活)第二寄生pnp双极晶体管BP2的功能。这改善IE效应，并且即使在p型浮置区域PF在X轴方向上的宽度增加时，也可以减小集电极-发射极饱和电压VCE(sat)。
图22是示出根据实施例1和比较例子的相应半导体器件的每个中当L负载开关接通时的输入信号、接通电压、接通电流的相应波形的曲线图。在图22中，VG表示接通时的输入信号，VC表示集电极电压，IC表示集电极电流。由实线(交错布置)示出根据实施例1的半导体器件中的集电极电压VC和集电极电流IC，而由虚线(矩形网格布置)示出根据比较例子的半导体器件中的集电极电压和集电极电流。注意，L负载开关是指在将具有电感L的电感器作为负载而耦合到IGBT的集电极电极或发射极电极时的IGBT的开关。
在根据实施例1的半导体器件的单元形成区AR1中，例如如图21所示，多个n+型发射极区域NE在平面图中以交错配置而布置。另一方面，在根据比较例子的半导体器件的单元形成区AR1中，多个n+型发射极区域NE在平面图中以矩形网格配置而布置，例如图19所示。两个半导体器件中的组件在其他方面基本相同。
如图22所示，接通电压在根据实施例1的半导体器件中比在根据比较例子的半导体器件中以更高的速度上升。可以看出，在根据实施例1的半导体器件中，根据比较例子的半导体器件中的开关损耗已经被降低大约10％。可以认为，通过在单元形成区AR1中以交错配置布置多个n+型发射极区域NE，IE效果得到改善，因此在接通时的瞬变载流子存储速度提高。
因此，在根据实施例1的半导体器件中，通过减小具有少量基极电流(电子电流)供给的区域的面积，可以向整个单元形成区AR1供给足够的电子，并且因而改善IE效应。这可以降低接通时的开关损耗，并降低集电极-发射极饱和电压VCE(sat)。
<实施例1的变形例中的半导体器件的配置>
使用图23和图24对根据实施例1的变形例的半导体器件中包括的IE型沟槽栅极IGBT的配置进行说明。
图23是示出根据实施例1的变形例的半导体器件(单元形成区和栅极线引出区)的平面图。图24是沿着图23的C-C线的横截面图。
根据实施例1的变形例的IE型沟槽栅极IGBT的配置与根据上述实施例1的IE型沟槽栅极IGBT的配置(参见图2至图4)相同，除了在平面图中耦合电极CP与沟槽电极TG2和TG3各自重叠。因此，以下主要说明与根据上述实施例1的IE型沟槽栅极IGBT的配置的不同点。
在根据实施例1的变形例的IE型沟槽栅极IGBT中，以与根据上述实施例1的IE型沟槽栅极IGBT中相同的方式，在混合子单元区域LCh1和LCh2的每个中形成多个n+型发射极区域NE。
另外，在根据实施例1的变形例的IE型沟槽栅极IGBT中，以与根据上述实施例1的IE型沟槽栅极IGBT中相同的方式，在混合子单元区域LCh1中，将p+型半导体区域PR沿着Y轴方向连续地形成。而且，在混合子单元区域LCh1中，将作为开口的接触沟槽CT在p+型本体区域PB中沿着Y轴方向连续地形成。接触沟槽CT到达被安置在混合子单元区域LCh1中的p+型本体接触区域PBC。
另外，在根据实施例1的变形例的IE型沟槽栅极IGBT中，以与根据上述实施例1的IE型沟槽栅极IGBT中相同的方式，在混合子单元区域LCh2中，将p+型半导体区域PR沿着Y轴方向连续地形成。而且，在混合子单元区域LCh2中，将作为开口的接触沟槽CT在p+型本体区域PB中沿着Y轴方向连续地形成。接触沟槽CT到达被安置在混合子单元区域LCh2中的p+型本体接触区域PBC。
另一方面，在根据实施例1的变形例的IE型沟槽栅极IGBT中，与根据上述实施例1的IE型沟槽栅极IGBT中不同，接触沟槽CT在平面图中与混合子单元区域LCh1中的沟槽T2重叠，而接触沟槽CT在平面图中与混合子单元区域LCh2中的沟槽T3重叠。
在混合子单元区域LCh1中，p+型半导体区域PR与形成在沟槽T2的内壁之上的栅极绝缘膜GI接触，而在混合子单元区域LCh2中，p+型半导体区域PR与在沟槽T3的内壁之上形成的栅极绝缘膜GI接触。
<在实施例1的变形例中的半导体器件的主要优点和效果>
同样在根据实施例1的变形例的半导体器件中，以与上述实施例1的半导体器件中相同的方式，在单元形成区AR1中，将多个n+型发射极区域NE在平面图中以交错配置来布置。
因此，同样在根据实施例1的变形例的半导体器件中，以与上述实施例1的半导体器件中相同的方式，可以改善IE效应，降低接通时的开关损耗，并降低集电极-发射极饱和电压VCE(sat)。
另一方面，在根据实施例1的变形例的IE型沟槽栅极IGBT中，与上述根据实施例1的IE型沟槽栅极IGBT中不同，在混合子单元区域LCh1中形成的耦合电极CP和沟槽电极TG2在平面图中彼此重叠，而在混合子单元区域LCh2中形成的耦合电极CP和沟槽电极TG3在平面图中彼此重叠。即，在根据实施例1的变形例的IE沟槽栅极IGBT中，半导体层SLn中的位于沟槽T1和T2之间以及沟槽T1和T3之间的部分的宽度小于上述根据实施例1的IE型沟槽栅极IGBT中的宽度。
因此，在根据实施例1的变形例的半导体器件中，与上述根据实施例1的半导体器件中相比，对作为载流子的放电的空穴的抵抗性增加。结果，空穴更可能被存储在n-型漂移区域ND的靠近发射极电极EE的部分中，以增加从发射极电极EE的电子注入的效率，并进一步改善IE效应。因此，在根据实施例1的变形例的半导体器件中，与上述的根据实施例1的半导体器件相比，能够进一步提高半导体器件的性能。
(实施例2)
<比较例子中的半导体器件的配置和问题>
首先，使用图25和图26对根据本发明人研究的比较例子的半导体器件中的单元形成区的配置进行说明。
图25是示出根据比较例子的半导体器件(单元形成区)的平面图。图26是示出在半导体器件的关断时的击穿模式的波形图。
如图25所示，在根据比较例子的半导体器件的单元形成区AR1中，以与上述实施例1的半导体器件的单元形成区AR1中相同的方式，设置作为有源单元区域的多个混合单元区域LCh和多个非有源单元区域LCi。而且，在单元形成区AR1中，多个n+型发射极区域NE在平面图中以交错配置而布置。然而，在与设置在单元形成区AR1外部的端接区TA接触的、单元形成区域R1的在X轴方向(混合单元区域LCh被周期性地布置的方向)上的端部区域中，设置虚设单元形成区DA，其中布置未形成n+型发射极区域NE的混合单元区域LCh。
在端接区TA中，不存在载流子(空穴)的逃逸通路。因此，当形成有多个n+型发射极区域NE的混合单元区域LCh在X轴方向上均匀布置在单元形成区域AR1的端部区域中时，存储在端接区TA中的载流子(空穴)在关断时被集中到单元形成区AR1的X轴方向上的端部区域。结果，例如如图26所示，半导体器件在关断时可能会击穿。因此，为了防止击穿，在单元形成区AR1的X轴方向上的端部区域中通常设置虚设单元形成区DA，其中布置不形成n+型发射极区域NE的混合单元区域LCh。通过如此形成载流子(空穴)在其中不流动的区域，可以提供不易发生电流狭窄(current constriction)的配置。
但是，在图25中所示的配置中，单元形成区AR1具有其中布置了未形成n+型发射极区域NE的混合单元区域LCh的虚设单元形成区DA。这就产生了一个问题，即单元形成区AR1的平面面积被显著减小，因此不能有效地使用单元形成区AR1。
<实施例2中的半导体器件的配置>
使用图27和图28，以下说明根据实施例2的半导体器件中的单元形成区的配置，该半导体器件允许有效地利用在X轴方向上设置在单元形成区AR1的端部区域中的虚设单元形成区DA。
图27是示出根据实施例2的半导体器件(单元形成区)的第一例子的平面图。图28是示出根据实施例2的半导体器件(单元形成区)的第二例子的平面图。注意，在图27和图28中，为了改善图示的清晰度，n+型发射极区域被涂黑。
如图27所示，在根据实施例2的半导体器件的第一例子的单元形成区AR1中，以与上述根据实施例1的半导体器件的单元形成区AR1中相同的方式，设置作为有源单元区域的多个混合单元区域LCh和多个非有源单元区域LCi。另外，在单元形成区AR1的在X轴方向上的端部区DA1中，多个n+型发射极区域NE在平面图中以交错配置而布置，该端部区DA1是与在根据比较例子的半导体器件中设置的虚设单元形成区DA相同的区域。另外，在单元形成区AR1的除了上述端部区DA1之外的有源区CA中，多个n+型发射极区域NE在平面图中以交错配置而布置。
然而，布置在端部区DA1中的多个n+型发射极区域NE的密度低于布置在有源区CA中的多个n+型发射极区域NE的密度。例如，在有源区CA中，多个n+型发射极区域NE被布置在沿Y轴方向延伸的每个混合单元区域LCh中，以便在Y轴方向上以规则的间隔S1隔开。同样在端部区DA1中，多个n+型发射极区域NE被布置在沿Y轴方向延伸的每个混合单元区域LCh中，以便在Y轴方向上以规则的间隔SD1隔开。然而，在Y轴方向上形成在端部区DA1中的多个n+型发射极区域NE之间的每个间隔SD1大于在Y轴方向上形成在有源区CA中的多个n+型发射极区域NE之间的每个间隔S1。例如，前述间隔SD1是前述间隔S1的两倍。
在图27所示的半导体器件的第一例子中，在端部区DA1中，多个n+型发射极区域NE在平面图中以交错配置而布置。这允许集电极-发射极饱和电压VCE(sat)在半导体器件的第一例子中比在例如根据比较例子的半导体器件(参见图25)中更低，该根据比较例子的半导体器件具有其中未形成n+型发射极区域NE的虚设单元形成区DA。注意，在形成载流子(空穴)在其中流动的区域时，存储在端接区TA中的载流子(空穴)在半导体器件的导通期间(在接通状态)的关断时流到端部区DA1。但是，由于布置在端部区DA中的多个n+型发射极区域NE的密度相对较低，所以击穿电压仅稍微下降。
如图28所示，在根据实施例2的半导体器件的第二例子中的单元形成区AR1中，以与上述根据实施例1的半导体器件中的单元形成区AR1中相同的方式，设置作为有源单元区域的多个混合单元区域LCh和多个非有源单元区域LCi。另外，在单元形成区AR1的在X轴方向上的端部区DA2中，在平面图中布置多个n+型发射极区域NE，所述端部区DA2与在根据比较例子的半导体器件中设置的虚设单元形成区DA是相同的区域。另外，在单元形成区AR1的除了上述端部区DA2之外的有源区CA中，多个n+型发射极区域NE在平面图中以交错配置而布置。
然而，与上述第一例子中不同，布置在端部区DA2中的多个n+型发射极区域NE在平面图中不是以交错配置而布置。形成在相邻的两个混合区域LCh中的相应的多个n+型发射极区域NE相对于插入在两个混合单元区域LCh之间的非有源区域LCi而对称地布置。换句话说，在端部区DA2中，n+型发射极区域NE被布置在如下相应位置(网格点)处：其中沿着X轴方向在n+型发射极区域NE之上延伸的多个第一虚拟线与沿着Y轴方向在n+型发射极区域NE之上延伸的多个第二虚拟线交叉(矩形网格布置)。
布置在端部区DA2中的多个n+型发射极区域NE的密度低于布置在有源区CA中的多个n+型发射极区域NE的密度。例如，在有源区CA中，多个n+型发射极区域NE被布置在沿Y轴方向延伸的每个混合单元区域LCh中，以便在Y轴方向上以规则的间隔S2隔开。同样在端部区DA2中，多个n+型发射极区域NE被布置在沿Y轴方向延伸的每个混合单元区域LCh中，以便在Y轴方向上以规则的间隔SD2隔开。然而，在Y轴方向上形成在端部区DA2中的多个n+型发射极区域NE之间的每个间隔SD2大于在Y轴方向上形成在有源区CA中的多个n+型发射极区域NE之间的每个间隔S2。例如，前述间隔SD2是前述间隔S2的两倍。
在图28所示的半导体器件的第二例子中，在端部区DA2中，多个n+型发射极区域NE在平面图中以矩形网格配置来布置。这允许半导体器件的击穿电压在第二例子中比在上述第一例子中更高，但是在第二例子中，减小半导体器件中的集电极-发射极饱和电压VCE(sat)的效果低于在上述第一例子中的效果。
<实施例2中的半导体器件的主要优点和效果>
在根据实施例2的半导体器件的第一例子中，在位于单元形成区AR1的X轴方向上的端部中的端部区DA1中，布置了多个n+型发射极区域NE。这允许有效地使用端部区DA1。但是，为了防止在端部区DA1中发生电流狭窄，需要将布置在端部区DA1中的多个n+型发射极区域NE的密度设定为低于布置在单元形成区AR1的有源区CA中的n+型发射极区域NE的密度。即，布置在单元形成区AR1的端部区DA1中的在Y轴方向上的多个n+型发射极区域NE之间的间隔SD1需要被设定为大于布置在单元形成区AR1的有源区CA中的在Y轴方向上的多个n+型发射极区域NE之间的间隔S1。
类似地，在根据实施例2的半导体器件的第二例子中，在位于单元形成区AR1的沿X轴方向的端部中的端部区DA2中，布置了多个n+型发射极区域NE。这允许有效地使用端部区DA2。但是，为了防止在端部区DA2发生电流狭窄，需要将配置在端部区DA2中的多个n+型发射极区域NE的密度设定为低于布置在单元形成区AR1的有源区CA中n+型发射极区域NE的密度。即，布置在单元形成区AR1的端部区DA2中的在Y轴方向上的多个n+型发射极区域NE之间的间隔SD2需要被设定为大于布置在单元形成区AR1的有源区CA中的在Y轴方向上的多个n+型发射极区域NE之间的间隔S2。
就降低集电极-发射极饱和电压VCE(sat)而言，第一例子中所示的多个n+型发射极区域NE(参见图27)的交错布置比在第二例子中示出的多个n+型发射极区域NE(参见图28)的矩形网格布置更为优选。但是，在增加击穿电压的方面，第二例子所示的多个n+型发射极区域NE的矩形网格布置(参照图28)比在第一例子中示出的多个n+型发射极区域NE的交错布置(参见图27)更为优选。因此，根据预期的用途，通过选择图27所示的第一例子或者图28所示的第二例子，可以使用更合适的半导体器件。
注意，在根据实施例2的半导体器件的第一例子中，在单元形成区AR1的端部区DA1中在X轴方向上布置的混合单元区域LCh的数量是3。然而，其数目不限于此。例如，在端部区DA1中，可以布置一个、两个或四个或更多个混合单元区域LCh。同样在这种情况下，在单元形成区AR1的端部区DA1中在Y轴方向上布置的多个n+型发射极区域NE之间的间隔需要被设定为大于在单元形成区AR1的有源区CA中在Y轴方向上布置的多个n+型发射极区域NE之间的间隔。
类似地，在根据实施例2的半导体器件的第二例子中，在单元形成区AR1的端部区DA2中在X轴方向上布置的混合单元区域LCh的数量是3个。然而，其不限于此。例如，在端部区DA2中，可以布置一个、两个或四个或更多个混合单元区域LCh。同样在这种情况下，在单元形成区AR1的端部区DA2中在Y轴方向上布置的多个n+型发射极区域NE之间的间隔需要被设定为大于在单元形成区AR1的有源区CA中在Y轴方向上布置的多个n+型发射极区域NE之间的间隔。
(实施例3)
<实施例3中的模块的配置>
在实施例3中，将描述如下示例，其中根据实施例3的半导体器件是具有多个半导体芯片的模块，每个半导体芯片包括上述根据实施例1的半导体器件，并且多个半导体芯片彼此并联耦合。
图29是示出使用根据实施例3的半导体器件的电子系统的电路框图。图30是示出作为根据实施例3的半导体器件的模块的等效电路图。图30示出图29所示的逆变器INV中包含的六个IGBT模块10中的两个，其对应于U相PH1。
如图29所示，使用根据实施例3的半导体器件的电子系统具有诸如电机MOT、逆变器INV、控制电路CTC1和控制电路CTC2的负载。这样的电子系统的例子包括太阳能发电系统、风力发电系统和不间断电源(UPS)系统。作为电机MOT，在此使用三相电机。三相电机被配置成利用不同相位的三相电压来驱动。控制电路CTC1包括多个功率模块PM1和PM2。
在图29所示的电子系统中，例如在太阳能发电系统、风力发电系统或不间断电源系统中的发电模块的输出(省略其图示)与逆变器INV的输入端子TM1和TM2耦合。来自发电模块的直流电压(即直流功率)被供给到逆变器INV。
控制电路CTC1由例如ECU(电子控制单元)形成，并且具有诸如MCU(微控制器单元)的嵌入式控制半导体芯片。控制电路CTC1包括多个功率模块PM1和PM2。功率模块PM1和PM2中的每个也由例如ECU形成，并且具有诸如MCU的嵌入式控制半导体芯片。
包含在控制电路CTC1中的多个功率模块PM1和PM2耦合到控制电路CTC2。逆变器INV由控制电路CTC2控制。控制电路CTC2包括例如栅极驱动器和光电耦合器，但其图示被省略。包括在控制电路CTC2中的栅极驱动器(其图示被省略)耦合到逆变器INV。此时，包括在控制电路CTC2中的栅极驱动器(其图示被省略)被耦合到包括在逆变器INV中的IGBT的栅极电极。
逆变器INV耦合到电机MOT。直流电压(即从在例如太阳能发电系统、风力发电系统或不间断电源系统中的发电模块供给的直流功率(省略其图示)被转换为交流电压(即逆变器INV中的交流功率)，并被提供给电机MOT。电机MOT由交流电压(即从逆变器INV供给的交流功率)驱动。
在图29所示的例子中，电机MOT是包括U相PH1、V相PH2和W相PH3的三相电机。相应地，逆变器INV也对应于U相PH1、V相PH2和W相PH3这三个相。与这样的三相对应的逆变器INV具有总共六对的IGBT模块10和二极管模块11。
根据实施例3的半导体器件等同于IGBT模块10。另外，如图30所示，IGBT模块10包括多个IGBT芯片12，并且每个IGBT芯片12对应于半导体芯片CHP(参见图1)。
注意，当电机MOT为2相电机时，逆变器INV具有总共4对的IGBT模块10和二极管模块11。
在逆变器INV中，相对于电机MOT的输入电势具有更接近电源电势VCC的部分被称为高侧部分。而且，在逆变器INV中，相对于电机MOT的输入电势具有更接近地电势GND的部分被称为低侧部分。在图29所示的例子中，使用三个IGBT模块10作为高侧IGBT模块10，使用三个IGBT模块10作为低侧IGBT模块。另外，使用三个二极管模块11作为高侧二极管模块11，使用三个二极管模块11作为低侧二极管模块11。
在对应于例如图29中的区域AR3中示出的U相的两个IGBT模块10中，高侧IGBT模块10H包括例如六个的多个IGBT芯片12，每个IGBT芯片12例如由半导体芯片CHP制成。另外，在与例如U相对应的两个IGBT模块10中，低侧IGBT模块10L包括例如六个的多个IGBT芯片12，每个IGBT芯片12由半导体芯片CHP制成。在高侧部分或低侧部分中，多个IGBT芯片12的相应发射极电极EE彼此电耦合，并且多个IGBT芯片12的相应集电极电极CE彼此电耦合。
作为包括在每个IGBT模块10中的多个IGBT芯片12中的每个，可以使用上述的、且图1到图4所示的根据实施例1的半导体器件。
在图29所示的例子中，在U相PH1、V相PH2以及W相PH3这三个相中的每一相中，IGBT模块10和二极管模块11彼此反并联耦合在经由输入端子TM1和TM2供给到逆变器INV的电源电势VCC与至电机MOT(即高侧部分中)的输入电势之间。另外，在U相PH1、V相PH2、W相PH3这三个相中的每一相中，IGBT模块10和二极管模块11彼此反并联耦合在电机MOT的输入电势和地电势GND(即低侧部分中)之间。
控制电路CTC2耦合到六个IGBT模块10中的每个中包括的多个IGBT芯片12中的每个的栅极电极，以控制包括在六个IGBT模块10中的多个IGBT芯片12中的每个。注意，六个二极管模块11中的每个包括多个二极管13，并且每个IGBT芯片12和每个二极管13彼此反并联耦合。
使用控制电路CTC2来控制在每个IGBT模块10中流动的电流，以驱动和旋转电机MOT。也就是说，通过使用控制电路CTC2来控制每个IGBT模块10的接通/关断，可以驱动电机MOT。当电机MOT被这样驱动时，需要接通/关断IGBT模块10。然而，电机MOT包括电感。因此，当IGBT模块10关断时，电机MOT中包含的电感在与IGBT模块10中电流流动的方向相反的方向上引起反向电流。由于IGBT模块10不具有允许反向电流流动的功能，通过设置与IGBT模块10反并联的二极管模块11，使得反向电流向回流动并释放存储在电感中的能量。
<实施例3中的模块的主要优点和效果>
如上所述，作为在作为根据实施例3的模块的IGBT模块10的每个中包括的多个IGBT芯片12中的每个，可以使用上述的根据实施例1的半导体器件。
因此，在IGBT模块10中包括的多个IGBT芯片12中的每个中，以与上述的根据实施例1的半导体器件中相同的方式，可以改善IE效应，降低接通时的开关损耗，并降低集电极-发射极饱和电压VCE(sat)。
例如，在诸如太阳能发电系统、风力发电系统或不间断电源系统的电子系统中的模块中，需要控制高功率。在这种涉及使用高功率的模块中，随着功率增加，彼此并联耦合的IGBT芯片12的数量增加。但是，在其中大量IGBT芯片12彼此并联耦合的模块中，在其开关时发生的不平衡的影响下，电流典型地被集中到IGBT芯片12中的任意芯片。因此，可能会出现诸如击穿或增加损耗的问题。
但是，在上述根据实施例1的半导体器件中，促进了瞬态IE效应，以增加在接通时接通电压降低的速度，如上所述。因此，通过使用上述根据实施例1的半导体器件用于作为实施例3中的模块的IGBT模块10所包括的多个IGBT芯片12中的每个，在其开关时在IGBT模块10中很少出现不平衡。结果，可以提供具有改善的稳定性和降低的损耗的IGBT模块10。
注意，作为在作为实施例3中的模块的IGBT模块10中包括的多个IGBT芯片12中的每个，可以使用上述实施例1的变形例子中的半导体器件和上述实施例2中的半导体器件中的每一个。此时，实施例3的模块中包括的多个IGBT芯片12中的每个不仅具有与上述根据实施例1的半导体器件的效果相同的效果，而且具有上述实施例1的变形例中的半导体器件以及上述实施例2中的半导体器件的相应效果。
尽管至此基于实施例具体说明了本发明人实现的本发明，但本发明不限于上述实施例。应该理解的是，在不脱离其主旨的范围内，可以对本发明进行各种改变和修改。

Claims (11)

1.一种半导体器件，包括：
半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
第一半导体层，具有第一导电类型，并形成在所述半导体衬底中；
第二半导体层，具有不同于所述第一导电类型的第二导电类型，并形成在位于所述第一半导体层和所述第二主表面之间的所述半导体衬底中；
单元形成区，在平面图中设置在所述半导体衬底的中心部分中；
端接区，在平面图中设置在所述单元形成区的外侧；
多个元件部分，设置在位于所述单元形成区中的所述半导体衬底的所述第一主表面中，以在平面图中在第一方向上彼此隔开，并且在与所述第一方向正交的第二方向上延伸；和
多个插入部分，设置在位于所述单元形成区中的所述半导体衬底的所述第一主表面中，以在平面图中插入在所述元件部分之间，
其中每个所述元件部分具有：
第一沟槽，设置在所述元件部分和所述插入部分之间的边界部分中的一个部分中，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点；
第二沟槽，设置在所述元件部分和所述插入部分之间的所述边界部分的另一个部分中，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点；
第三沟槽，设置在所述第一沟槽和所述第二沟槽之间，以在平面图中在所述第二方向上从所述第一主表面延伸，并到达所述第一半导体层中的中点，
第一沟槽电极，经由第一绝缘膜嵌入所述第一沟槽中；
第二沟槽电极，经由第二绝缘膜嵌入所述第二沟槽中；
第三沟槽电极，经由第三绝缘膜嵌入所述第三沟槽中；
第一半导体区域，具有所述第二导电类型，并形成在位于所述第一沟槽和所述第三沟槽之间的所述半导体衬底的所述第一主表面中，以与所述第一绝缘膜和所述第三绝缘膜接触；
第二半导体区域，具有所述第二导电类型，并形成在位于所述第二沟槽和所述第三沟槽之间的所述半导体衬底的所述第一主表面中，以与所述第二绝缘膜和所述第三绝缘膜接触；
第一接触沟槽，设置在所述第一沟槽和所述第三沟槽之间，以在平面图中在所述第二方向上延伸，并到达所述第一半导体区域中的中点；
第二接触沟槽，设置在所述第二沟槽和所述第三沟槽之间，以在平面图中在所述第二方向上延伸，并到达所述第二半导体区域中的中点；和
多个第三半导体区域，每个区域具有所述第一导电类型，并且形成在位于所述第一接触沟槽和所述第三沟槽之间、以及所述第二接触沟槽和所述第三沟槽之间的所述半导体衬底的所述第一主表面中，所述多个第三半导体区域与所述第三绝缘膜接触以比所述第一接触沟槽和所述第二接触沟槽浅，并且在平面图中在所述第二方向上以规则的间隔隔开，
其中每个所述插入部分具有第四半导体区域，所述第四半导体区域具有所述第二导电类型，并且从所述第一主表面到达所述第一半导体层，
其中所述单元形成区包括：
第一区，在平面图中位于所述单元形成区的中心部分中；和
第二区，在平面图中位于所述第一区和所述端接区之间，
其中在位于所述第一区中的每个所述元件部分中形成的所述第三半导体区域在所述第二方向上以第一间隔隔开，而在位于所述第二区中的每个所述元件部分中的所述第三半导体区域在所述第二方向上以第二间隔隔开，所述第二间隔大于所述第一间隔，以及
其中，在所述第一区中，关于在所述插入部分插入其间的情况下而在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下区域安置：所述区域插入在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间。
2.根据权利要求1所述的半导体器件，
其中，在所述第二区中，关于在所述插入部分插入其间的情况下而在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下区域安置：所述区域插入在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间。
3.根据权利要求2所述的半导体器件，
其中，在所述第一区中，关于在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下位置安置：所述位置对应于在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间的所述第一间隔的一半，以及
其中，在所述第二区中，关于在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下位置安置：所述位置对应于在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间的所述第二间隔的一半。
4.根据权利要求2所述的半导体器件，
其中，在所述第一区和所述第二区中的每个区中，所述第三半导体区域在平面图中以交错配置来布置。
5.根据权利要求2所述的半导体器件，
其中，在所述第一区和所述第二区中的每个区中，在平面图中连续地布置基本图案，在所述基本图案中所述第三半导体区域位于三角形的各个顶点处。
6.根据权利要求2所述的半导体器件，
其中，在所述第一区和所述第二区中的每个区中，在所述第一方向上彼此相邻的所述元件部分中的两个元件部分中形成的相应的所述第三半导体区域，相对于位于在所述第一方向上彼此相邻的所述两个元件部分之间的所述插入部分而非对称地布置。
7.根据权利要求1所述的半导体器件，
其中，在所述第二区中，在所述第一方向上彼此相邻的所述元件部分中的两个元件部分中形成的相应的所述第三半导体区域，相对于位于在所述第一方向上彼此相邻的所述两个元件部分之间的所述插入部分而对称地布置。
8.根据权利要求7所述的半导体器件，
其中，在所述第一区中，关于在所述第一方向上彼此相邻的所述元件部分中的两个元件部分，在相邻的所述两个元件部分中的一个元件部分中形成的所述第三半导体区域之一在所述第一方向上从以下位置安置：所述位置对应于在相邻的所述两个元件部分中的另一个元件部分中形成的、在所述第二方向上彼此相邻的、所述第三半导体区域中的两个区域之间的所述第一间隔的一半。
9.根据权利要求7所述的半导体器件，
其中，在所述第一区中，所述第三半导体区域在平面图中以交错配置来布置。
10.根据权利要求7所述的半导体器件，
其中，在所述第一区中，在平面图中连续地布置基本图案，在所述基本图案中所述第三半导体区域位于三角形的各个顶点处。
11.根据权利要求7所述的半导体器件，
其中，在所述第一区中，在所述第一方向上彼此相邻的所述元件部分中的两个元件部分中形成的相应的所述第三半导体区域，相对于位于在所述第一方向上彼此相邻的所述两个元件部分之间的所述插入部分而非对称地布置。
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