JP2016184622A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、トレンチゲート電極ＴＧ１と、トレンチゲート電極ＴＧ１を挟んで両側に配置されたトレンチゲート電極ＴＧ２およびＴＧ３と、を有する。トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ２との間の半導体層ＳＬｎ、および、トレンチゲート電極ＴＧ１とトレンチゲート電極ＴＧ３との間の半導体層ＳＬｎの各々に、複数のｐ＋型半導体領域ＰＲが形成されている。複数のｐ＋型半導体領域ＰＲは、平面視において、トレンチゲート電極ＴＧ１の延在方向に沿って、互いに間隔を空けて配置されている。【選択図】図４

Description

本発明は、半導体装置に関し、例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を備えた半導体装置に好適に利用できるものである。
オン抵抗の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されており、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型ＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
特開２０１２−２５６８３９号公報（特許文献１）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、セル形成領域内に設けられた各線状単位セル領域が、線状アクティブセル領域と、線状アクティブセル領域を両側から挟むように設けられた線状インアクティブセル領域と、を有する技術が開示されている。
特開２０１３−１４０８８５号公報（特許文献２）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、セル形成領域内に設けられた各線状単位セル領域が線状ハイブリッドセル領域を有し、線状ハイブリッドセル領域内に、第１の線状ハイブリッドサブセル領域および第２の線状ハイブリッドサブセル領域が設けられた技術が開示されている。
特開２００６−２１０５４７号公報（特許文献３）には、絶縁ゲート型半導体装置において、第１導電型の第１の半導体層上に設けられた第２導電型の第２の半導体層と、第２の半導体層の表面に複数形成されたストライプの溝と、溝間の長手方向に選択的に形成された複数の第１導電型の第３の半導体領域と、が設けられた技術が開示されている。
特開２０１２−２５６８３９号公報 特開２０１３−１４０８８５号公報 特開２００６−２１０５４７号公報
例えば上記特許文献１に開示されたＩＥ型トレンチゲートＩＧＢＴのように、ＩＥ型トレンチゲートＩＧＢＴとしてＧＧ型（ゲート−ゲート型）のアクティブセル領域を有するＩＧＢＴを備えた半導体装置が知られている。また、例えば上記特許文献２に開示されたＩＥ型トレンチゲートＩＧＢＴのように、ＩＥ型トレンチゲートＩＧＢＴとしてＥＧＥ型（エミッタ−ゲート−エミッタ型）のアクティブセル領域を有するＩＧＢＴを備えた半導体装置が知られている。
ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置は、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置に比べ、インダクタンスが負荷として接続されたときのスイッチング動作において、アクティブセル領域で発生する変位電流がゲート電位に及ぼす影響が小さい。
しかし、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置では、例えばＩＥ効果などの半導体装置としての性能をさらに向上させることが望ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１トレンチゲート電極と、第１トレンチゲート電極を挟んで両側に配置された第２トレンチゲート電極および第３トレンチゲート電極と、を有する。第１トレンチゲート電極は、ゲート電極に接続され、第２トレンチゲート電極および第３トレンチゲート電極は、エミッタ電極に接続されている。第１トレンチゲート電極と第２トレンチゲート電極との間の半導体層に、複数のｐ＋型半導体領域が形成され、第１トレンチゲート電極と第３トレンチゲート電極との間の半導体層に、複数のｐ＋型半導体領域が形成されている。第１トレンチゲート電極と第２トレンチゲート電極との間、および、第１トレンチゲート電極と第３トレンチゲート電極との間のいずれにおいても、複数のｐ＋型半導体領域は、平面視において、第１トレンチゲート電極の延在方向に沿って、互いに間隔を空けて配置されている。
また、他の実施の形態によれば、半導体装置の製造方法において、第１トレンチゲート電極と、第１トレンチゲート電極を挟んで両側に配置された第２トレンチゲート電極および第３トレンチゲート電極と、を形成する。第１トレンチゲート電極は、ゲート電極に接続され、第２トレンチゲート電極および第３トレンチゲート電極は、エミッタ電極に接続される。次に、第１トレンチゲート電極と第２トレンチゲート電極との間の半導体層に、複数のｐ＋型半導体領域を形成し、第１トレンチゲート電極と第３トレンチゲート電極との間の半導体層に、複数のｐ＋型半導体領域を形成する。第１トレンチゲート電極と第２トレンチゲート電極との間、および、第１トレンチゲート電極と第３トレンチゲート電極との間のいずれにおいても、複数のｐ＋型半導体領域は、平面視において、第１トレンチゲート電極の延在方向に沿って、互いに間隔を空けて配置される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置としての半導体チップの平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 比較例１の半導体装置の要部断面図である。 比較例２の半導体装置の要部平面図である。 比較例２の半導体装置の要部平面図である。 比較例２の半導体装置の要部断面図である。 比較例１の半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。 比較例１の半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。 比較例２の半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。 比較例２の半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。 比較例２の半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。 Ｌ負荷スイッチングテストにおける等価回路を示す回路図である。 Ｌ負荷スイッチングテストにおけるスイッチング波形を模式的に示す図である。 比較例２の半導体装置におけるターンオフ時のスイッチング波形を示すグラフである。 比較例２の半導体装置におけるターンオフ時のスイッチング波形を示すグラフである。 比較例２の半導体装置におけるターンオフ時の正孔濃度分布を示す断面図である。 比較例１および比較例２の半導体装置における、オン状態でのコレクタ電流のコレクタ・エミッタ間電圧依存性を示すグラフである。 比較例１および比較例２の半導体装置における、オン状態でのコレクタ電流のコレクタ・エミッタ間電圧依存性を示すグラフである。 比較例１および比較例２の半導体装置における、オン状態でのコレクタ電流のコレクタ・エミッタ間電圧依存性を示すグラフである。 比較例１の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。 比較例１の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。 比較例１の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。 比較例２の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。 比較例２の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。 比較例２の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。 比較例２の半導体装置におけるターンオン時のスイッチング波形を示すグラフである。 比較例２の半導体装置におけるターンオン時のスイッチング波形を示すグラフである。 比較例１の半導体装置におけるオン状態の正孔濃度分布を示す断面図である。 比較例２の半導体装置におけるオン状態の正孔濃度分布を示す断面図である。 比較例２の半導体装置におけるターンオフ時の正孔電流密度の電位依存性を示すグラフである。 比較例２の半導体装置におけるターンオン時の正孔電流密度の電位依存性を示すグラフである。 実施の形態２の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 実施の形態２の半導体装置としてのモジュールを示す等価回路図である。 比較例３の半導体装置におけるゲート・エミッタ間電圧のゲート電荷量依存性を示すグラフである。 実施の形態２の半導体装置におけるゲート・エミッタ間電圧のゲート電荷量依存性を示すグラフである。 比較例３の半導体装置および実施の形態２の半導体装置におけるＬ負荷スイッチングのターンオフ時のスイッチング波形を示すグラフである。 比較例３の半導体装置および実施の形態２の半導体装置におけるＬ負荷スイッチングのターンオフ時のスイッチング波形を示すグラフである。 比較例３の半導体装置に含まれるＩＧＢＴチップのデバイス擬似モデルを示す等価回路図である。 実施の形態２の半導体装置に含まれるＩＧＢＴチップのデバイス擬似モデルを示す等価回路図である。 比較例３および実施の形態２の半導体装置における回路シミュレーション用の回路図である。 比較例３の半導体装置における回路シミュレーションの結果を示すグラフである。 実施の形態２の半導体装置における回路シミュレーションの結果を示すグラフである。 実施の形態３の半導体装置の要部平面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態３の変形例の半導体装置の要部平面図である。 実施の形態３の変形例の半導体装置の要部断面図である。 実施の形態４の半導体装置の要部平面図である。 実施の形態４の半導体装置の要部断面図である。 実施の形態４の変形例の半導体装置の要部平面図である。 実施の形態４の変形例の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。本実施の形態１の半導体装置は、ＥＧＥ型（エミッタ−ゲート−エミッタ型）のアクティブセル領域を有するＩＧＢＴを備えた半導体装置である。なお、ＩＧＢＴがＥＧＥ型のアクティブセル領域を有する、とは、アクティブセル領域に互いに間隔を空けて配列された３つのトレンチゲート電極のうち、中央に配置されたトレンチゲート電極が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続されていることを、意味する。
＜半導体装置の構成＞
初めに、本実施の形態１の半導体装置としての半導体チップの構成について説明する。
図１は、実施の形態１の半導体装置としての半導体チップの平面図である。図２および図３は、実施の形態１の半導体装置の要部平面図である。図４〜図６は、実施の形態１の半導体装置の要部断面図である。図３は、図２のうち二点鎖線で囲まれた領域ＡＲ３を拡大して示す。また、図４は、図３のＡ−Ａ線に沿った断面図であり、図５は、図３のＢ−Ｂ線に沿った断面図であり、図６は、図３のＣ−Ｃ線に沿った断面図である。
なお、図１では、理解を簡単にするために、絶縁膜ＦＰＦ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１、エミッタパッドＥＰおよびゲートパッドＧＰの外周を二点鎖線により示している。また、図２では、理解を簡単にするために、絶縁膜ＦＰＦ、ゲート配線ＧＬ、エミッタ電極ＥＥ、層間絶縁膜ＩＬ、および、ｐ型フローティング領域ＰＦ上に形成された部分のｐ型ボディ領域ＰＢ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１およびゲート配線ＧＬの外周を二点鎖線により示している。
図１に示すように、本実施の形態１の半導体装置としての半導体チップＣＨＰは、半導体基板ＳＳを有する。半導体基板ＳＳは、一方の主面としての上面Ｓａ（図４参照）と、他方の主面としての、上面と反対側の下面Ｓｂ（図４参照）と、を有する。また、半導体基板ＳＳは、上面Ｓａの一部の領域としてのセル形成領域ＡＲ１と、上面Ｓａの他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、セル形成領域ＡＲ１に対して、例えば半導体基板ＳＳの外周側に設けられている。
セル形成領域ＡＲ１には、エミッタ電極ＥＥが設けられている。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極ＥＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極ＥＥからなる。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、エミッタ電極ＥＥに対して、例えば半導体基板ＳＳの外周側に設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
図１〜図６に示すように、半導体基板ＳＳの上面内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＳの上面に垂直な方向、すなわち上下方向をＺ軸方向とする。このとき、セル形成領域ＡＲ１には、図２に示すように、複数の単位セル領域ＬＣが設けられている。複数の単位セル領域ＬＣは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。
なお、本願明細書では、平面視において、とは、半導体基板ＳＳの上面Ｓａに垂直な方向から視た場合を意味する。
各単位セル領域ＬＣは、ＥＧＥ型のアクティブセル領域としてのハイブリッドセル領域ＬＣｈと、２つのインアクティブセル領域ＬＣｉと、を有する。２つのインアクティブセル領域ＬＣｉは、Ｘ軸方向において、ハイブリッドセル領域ＬＣｈを挟んで両側に配置されている。ハイブリッドセル領域ＬＣｈ、および、２つのインアクティブセル領域ＬＣｉの各々は、平面視において、Ｙ軸方向に延在する。好適には、ハイブリッドセル領域ＬＣｈの幅Ｗｈは、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い。
Ｘ軸方向で隣り合う２つの単位セル領域ＬＣは、１つのインアクティブセル領域ＬＣｉを共有する。したがって、単位セル領域ＬＣは、ハイブリッドセル領域ＬＣｈに対してＸ軸方向における負側に隣接して配置されたインアクティブセル領域ＬＣｉの正側の半分の部分ＬＣｉ１を有する。また、単位セル領域ＬＣは、ハイブリッドセル領域ＬＣｈに対してＸ軸方向における正側に隣接して配置されたインアクティブセル領域ＬＣｉの負側の半分の部分ＬＣｉ２を有する。
ハイブリッドセル領域ＬＣｈは、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２と、を有する。また、ハイブリッドセル領域ＬＣｈは、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２との境界面に配置されたトレンチゲート電極ＴＧ１を有する。
トレンチゲート電極ＴＧ１は、ハイブリッドセル領域ＬＣｈの中央に、設けられている。これにより、ハイブリッドサブセル領域ＬＣｈ１の幅Ｗｈ１と、ハイブリッドサブセル領域ＬＣｈ２の幅Ｗｈ２とを、等しくすることができ、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２とを、トレンチゲート電極ＴＧ１を中心として対称に配置することができる。
ハイブリッドセル領域ＬＣｈは、トレンチゲート電極ＴＧ２と、トレンチゲート電極ＴＧ３と、を有する。トレンチゲート電極ＴＧ２は、ハイブリッドサブセル領域ＬＣｈ１と、インアクティブセル領域ＬＣｉの部分ＬＣｉ１との間に配置され、トレンチゲート電極ＴＧ３は、ハイブリッドサブセル領域ＬＣｈ２と、インアクティブセル領域ＬＣｉの部分ＬＣｉ２との間に配置されている。トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが形成されている。ｐ型ボディ領域ＰＢは、ｐ型の導電型の半導体領域であり、ｎ＋型エミッタ領域ＮＥは、ｐ型の導電型とは異なるｎ型の導電型の半導体領域である。ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
なお、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが設けられている。ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々においては、Ｙ軸方向に沿って、ｎ＋型エミッタ領域ＮＥが形成された領域、すなわちアクティブセクションＬＣａａと、ｎ＋型エミッタ領域ＮＥが形成されていない領域（ｐ型ボディ領域ＰＢ）、すなわちインアクティブセクションＬＣａｉとが交互に配置されている。
インアクティブセル領域ＬＣｉにはｐ型フローティング領域ＰＦが設けられている。ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチゲート電極ＴＧ１、ＴＧ２およびＴＧ３の各々がそれぞれ形成されたトレンチＴ１、Ｔ２およびＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。このようなときは、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉが、ハイブリッドセル領域ＬＣｈのＸ軸方向における幅Ｗｈよりも広い場合でも、耐圧を確保することができる。
なお、図２に示す例では、ハイブリッドセル領域ＬＣｈのＸ軸方向における幅Ｗｈを、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉよりも狭くしている。このようなときは、ＩＧＢＴのＩＥ効果を高めることができる。
ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばｐ型フローティング領域ＰＦｐが設けられている部分がある。また、このｐ型フローティング領域ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域ＰＢＣｐを介して、エミッタ電極ＥＥと電気的に接続されている。
また、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向かって、セル形成領域ＡＲ１内から、トレンチゲート電極ＴＧ１が延在している。そして、ゲート配線引き出し領域ＡＲ２において、隣り合う２つのトレンチゲート電極ＴＧ１の端部同士は、トレンチゲート電極ＴＧｚにより接続されている。トレンチゲート電極ＴＧｚは、平面視において、ゲート配線ＧＬが配置された領域内に配置されている。そして、トレンチゲート電極ＴＧｚは、接続電極ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、インアクティブセル領域ＬＣｉのゲート配線引き出し領域ＡＲ２側の端部は、端部トレンチゲート電極ＴＧｐにより区画されている。
トレンチゲート電極ＴＧ２およびＴＧ３は、平面視において、インアクティブセル領域ＬＣｉを挟んで両側に配置されている。トレンチゲート電極ＴＧ３は、トレンチゲート電極ＴＧ２と、端部トレンチゲート電極ＴＧｐに加えて、当該トレンチゲート電極ＴＧ２およびＴＧ３と同層に形成され、例えば多結晶シリコン膜からなるエミッタ接続部ＴＧｘにより電気的に接続されている。そして、エミッタ接続部ＴＧｘは、エミッタ接続部ＴＧｘに形成されたコンタクト溝ＣＴを介して、エミッタ電極ＥＥと電気的に接続されている。このような構造とすることによって、トレンチゲート電極ＴＧ２およびＴＧ３と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を、向上させることができる。
本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、複数個設けられている。ハイブリッドサブセル領域ＬＣｈ１において、複数のｐ＋型半導体領域ＰＲは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎにそれぞれ形成され、ｐ型ボディ領域ＰＢにそれぞれ接触している。
ハイブリッドサブセル領域ＬＣｈ１において、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。これにより、半導体チップＣＨＰのオン電圧を低減することができ、ＩＧＢＴのコレクタ電極またはエミッタ電極にインダクタンスＬを有するインダクタが負荷として接続されたときのＩＧＢＴのスイッチング（以下、「Ｌ負荷スイッチング」ともいう。）のターンオン時におけるスイッチング損失を低減することができる。
なお、本願明細書では、ＩＧＢＴがオフ状態からオン状態に切り替わるスイッチング動作を、「ターンオン」と称し、ＩＧＢＴがオン状態からオフ状態に切り替わるスイッチング動作を、「ターンオフ」と称する。
また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、複数個形成されている。複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。複数のコンタクト溝ＣＴの各々は、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲが、複数個設けられている。ハイブリッドサブセル領域ＬＣｈ２において、複数のｐ＋型半導体領域ＰＲは、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎにそれぞれ形成され、ｐ型ボディ領域ＰＢにそれぞれ接触している。
ハイブリッドサブセル領域ＬＣｈ２において、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。これにより、半導体チップＣＨＰのオン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、複数個形成されている。複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。複数のコンタクト溝ＣＴの各々は、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
図２および図６に示すように、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々においては、Ｙ軸方向に沿って、ｐ＋型半導体領域ＰＲが形成された領域、すなわちアクティブセクションＬＣｂａと、ｐ＋型半導体領域ＰＲが形成されていない領域、すなわちインアクティブセクションＬＣｂｉとが、交互に配置されている。
好適には、本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置されている。また、好適には、本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、複数のｐ＋型半導体領域ＰＲの各々と同じ位置に配置されている。
次に、本実施の形態１の半導体装置としての半導体チップにおける単位セル領域ＬＣの構成について説明する。具体的には、図３のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面構造について、図４〜図６を用いて説明する。
図４〜図６に示すように、半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａと反対側の第２主面としての下面Ｓｂと、を有する。半導体基板ＳＳ内には、ｎ型の半導体層ＳＬｎが形成され、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内には、半導体層ＳＬｐが形成されている。
半導体層ＳＬｎのうち上層部以外の部分には、ｎ型の半導体領域としてのｎ−型ドリフト領域ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型の半導体領域としてのｎ型フィールドストップ領域Ｎｓが形成されている。また、半導体層ＳＬｐにより、ｐ型の半導体領域としてのｐ＋型コレクタ領域ＣＬが形成されている。さらに、半導体基板ＳＳの下面Ｓｂには、ｐ＋型コレクタ領域ＣＬすなわち半導体層ＳＬｐと電気的に接続されたコレクタ電極ＣＥが形成されている。
一方、セル形成領域ＡＲ１では、半導体基板ＳＳの上面Ｓａ側、すなわち半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが設けられている。
ハイブリッドサブセル領域ＬＣｈ１とハイブリッドサブセル領域ＬＣｈ２との境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ１が形成されている。トレンチＴ１は、上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチゲート電極ＴＧ１が形成されている。トレンチゲート電極ＴＧ１は、ゲート電極ＧＥ（図１参照）と電気的に接続されている。なお、トレンチゲート電極ＴＧ１は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
一方、ハイブリッドセル領域ＬＣｈとインアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ２およびＴ３が形成されている。トレンチＴ２およびＴ３は、上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ軸方向にそれぞれ延在する。
トレンチＴ２およびＴ３の各々の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチゲート電極ＴＧ２およびＴＧ３の各々は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触している。
図４に示すように、図３のＡ−Ａ線に沿った断面では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、トレンチゲート電極ＴＧ１側にのみｎ＋型エミッタ領域ＮＥが形成されている。一方、図５に示すように、図３のＢ−Ｂ線に沿った断面では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、ｎ＋型エミッタ領域ＮＥが形成されていない。
前述したように、ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
図４に示すように、図３のＡ−Ａ線に沿った断面では、ハイブリッドサブセル領域ＬＣｈ１では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成され、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに形成され、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触している。
ハイブリッドサブセル領域ＬＣｈ１で形成された複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続され、ハイブリッドサブセル領域ＬＣｈ２で形成された複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。
好適には、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢの下には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎ（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。
ハイブリッドサブセル領域ＬＣｈ１では、ｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成され、ハイブリッドサブセル領域ＬＣｈ２では、ｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに形成されている。
なお、ハイブリッドサブセル領域ＬＣｈ１では、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積された正孔が、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型の半導体領域としてのｐ型フローティング領域ＰＦが設けられている。すなわち、インアクティブセル領域ＬＣｉの部分ＬＣｉ１では、ｐ型フローティング領域ＰＦは、トレンチＴ２を挟んでトレンチＴ１と反対側に位置する部分の半導体層ＳＬｎに形成されている。また、インアクティブセル領域ＬＣｉの部分ＬＣｉ２では、ｐ型フローティング領域ＰＦは、トレンチＴ３を挟んでトレンチＴ１と反対側に位置する部分の半導体層ＳＬｎに形成されている。
前述したように、インアクティブセル領域ＬＣｉの部分ＬＣｉ１では、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ２の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。また、インアクティブセル領域ＬＣｉの部分ＬＣｉ２では、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。
また、前述したように、好適には、部分ＬＣｉ１では、ｐ型フローティング領域ＰＦは、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触し、部分ＬＣｉ２では、ｐ型フローティング領域ＰＦは、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触している。
図４および図５に示すように、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉでは、半導体基板ＳＳの上面Ｓａ上に、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されていてもよい。
本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々では、層間絶縁膜ＩＬおよび半導体層ＳＬｎには、層間絶縁膜ＩＬをそれぞれ貫通して半導体層ＳＬｎの途中までそれぞれ達する複数の開口部としてのコンタクト溝ＣＴが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に互いに間隔を空けて配置されている。
したがって、図４に示すように、図３のＡ−Ａ線に沿った断面では、コンタクト溝ＣＴが形成されているが、図５に示すように、図３のＢ−Ｂ線に沿った断面では、コンタクト溝ＣＴが形成されていない。
図４に示すように、図３のＡ−Ａ線に沿った断面では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のコンタクト溝ＣＴの各々の底面に露出した部分のｐ型ボディ領域ＰＢには、ｐ型の半導体領域としてのｐ＋型ボディコンタクト領域ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
すなわち、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲは、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰと、を含む。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のｐ＋型半導体領域ＰＲは、複数のコンタクト溝ＣＴの各々に露出した部分のｐ型ボディ領域ＰＢにそれぞれ形成されている。また、図４に示すように、図３のＡ−Ａ線に沿った断面では、ハイブリッドサブセル領域ＬＣｈ１では、複数のｐ＋型半導体領域ＰＲは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成されている。そして、ハイブリッドサブセル領域ＬＣｈ２では、複数のｐ＋型半導体領域ＰＲは、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに形成されている。
ハイブリッドサブセル領域ＬＣｈ１で、複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高く、ハイブリッドサブセル領域ＬＣｈ２で、複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ１で、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置され、ハイブリッドサブセル領域ＬＣｈ２で、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。
図３のＡ−Ａ線に沿った断面である図４に示すように、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のコンタクト溝ＣＴの各々にそれぞれ埋め込まれた複数の接続電極ＣＰが形成されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、接続電極ＣＰは、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。そのため、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと、複数の接続電極ＣＰを介して電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、互いに接続された接続電極ＣＰおよびｐ＋型半導体領域ＰＲの組では、接続電極ＣＰは、ｐ＋型半導体領域ＰＲに含まれるｐ＋型ボディコンタクト領域ＰＢＣと接触している。これにより、接続電極ＣＰとｐ＋型半導体領域ＰＲとの接触抵抗を低減することができる。
図４および図５に示すように、層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。図４に示す例では、接続電極ＣＰとエミッタ電極ＥＥとは、一体的に形成されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるパッシベーション膜としての絶縁膜ＦＰＦが形成されている。
なお、上記特許文献３に開示された技術では、本実施の形態１の半導体装置におけるｐ型フローティング領域ＰＦに相当する半導体領域は、形成されていない。また、上記特許文献３に開示された技術では、本実施の形態１の半導体装置におけるｐ型ボディ領域ＰＢに相当する半導体領域は、本実施の形態１とは異なり、溝間の長手方向に選択的に形成されている。
＜半導体装置の製造方法＞
次に、実施の形態１の半導体装置の製造方法を説明する。図７〜図２４は、実施の形態１の半導体装置の製造工程を示す要部断面図である。図７〜図１７、図１９および図２１〜図２４は、図４と同様に、図３のＡ−Ａ線に沿った断面図であり、図１８および図２０は、図５と同様に、図３のＢ−Ｂ線に沿った断面図である。
以下では、セル形成領域ＡＲ１（図２参照）を中心に説明するが、ゲート配線引き出し領域ＡＲ２（図２参照）については、必要に応じて図２を参照する。また、以下では、アクティブセル領域としてのハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉを含む単位セル領域ＬＣについて説明する。前述したように、ハイブリッドセル領域ＬＣｈは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２を含む。
なお、単位セル領域ＬＣは、ハイブリッドセル領域ＬＣｈ対してＸ軸方向における負側に隣接して配置されたインアクティブセル領域ＬＣｉの正側の半分の部分ＬＣｉ１を有する。また、単位セル領域ＬＣは、ハイブリッドセル領域ＬＣｈ対してＸ軸方向における正側に隣接して配置されたインアクティブセル領域ＬＣｉの負側の半分の部分ＬＣｉ２を有する。
まず、図７に示すように、例えばリン（Ｐ）などのｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。
半導体基板ＳＳにおけるｎ型不純物の不純物濃度を、例えば２×１０１４ｃｍ−３程度とすることができる。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さを、例えば４５０μｍ〜１０００μｍ程度とすることができる。
なお、半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図４参照）が形成される半導体層に対して上面Ｓａ側の半導体層を、半導体層ＳＬｎとする。半導体層ＳＬｎは、ｎ型の半導体層である。そのため、半導体基板ＳＳを用意する際に、半導体基板ＳＳ内に、ｎ型の半導体層ＳＬｎを形成したことになる。
次に、半導体基板ＳＳの上面Ｓａ上の全面に、ｎ型ホールバリア領域導入用のレジスト膜Ｒ１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
次に、図８に示すように、半導体基板ＳＳの上面Ｓａ上に、ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。なお、セル形成領域ＡＲ１（図２参照）においてｐ型フローティング領域ＰＦを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）において、ｐ型フローティング領域ＰＦｐを形成する。
次に、図９に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
次に、図９に示すように、半導体基板ＳＳの上面Ｓａ上に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。
その後、図１０に示すように、アッシング等により、不要になったレジスト膜Ｒ３を除去する。
次に、図１１に示すように、パターニングされたハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、トレンチＴ１、Ｔ２およびＴ３を形成する。このとき、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向に延在するトレンチＴ１を形成する。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ軸方向にそれぞれ延在するトレンチＴ２およびＴ３を形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
その後、図１２に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
次に、図１３に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を実行する。このとき、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部が、Ｚ軸方向において、トレンチＴ１、Ｔ２およびＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されるように、引き延ばし拡散を行う。
これにより、トレンチＴ２を挟んでトレンチＴ１と反対側に位置する部分の半導体層ＳＬｎに、ｐ型フローティング領域ＰＦを形成し、トレンチＴ３を挟んでトレンチＴ１と反対側に位置する部分の半導体層ＳＬｎに、ｐ型フローティング領域ＰＦを形成する。好適には、トレンチＴ２を挟んでトレンチＴ１と反対側に形成されるｐ型フローティング領域ＰＦは、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触し、トレンチＴ３を挟んでトレンチＴ１と反対側に形成されるｐ型フローティング領域ＰＦは、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、トレンチＴ２を挟んでトレンチＴ１と反対側に形成されるｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ２の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置される。そして、トレンチＴ３を挟んでトレンチＴ１と反対側に形成されるｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチＴ３の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置される。
また、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎ、および、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。言い換えれば、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。なお、図１３に示す工程では、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて、形成される。
トレンチＴ１とトレンチＴ２との間では、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分の半導体層ＳＬｎすなわちｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。また、トレンチＴ１とトレンチＴ３との間でも、トレンチＴ１とトレンチＴ２との間と同様である。
次に、図１３に示すように、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２およびＴ３の各々の内壁に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
次に、図１４に示すように、半導体基板ＳＳの上面Ｓａ上、ならびに、トレンチＴ１、Ｔ２およびＴ３の内部に、例えばＣＶＤ法等により、リン（Ｐ）がドープされた多結晶シリコン（Doped Poly-Silicon）からなる導電膜ＣＦを成膜する。導電膜ＣＦの厚さは、例えば０．６μｍ程度である。
次に、図１５に示すように、例えばドライエッチング等により、導電膜ＣＦをエッチバックする。これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ１を形成する。また、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ２を形成する。また、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電膜ＣＦからなるトレンチゲート電極ＴＧ３を形成する。
言い換えれば、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むようにトレンチゲート電極ＴＧ１を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むようにトレンチゲート電極ＴＧ２を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むようにトレンチゲート電極ＴＧ３を形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。
次に、図１６に示すように、ドライエッチング等により、トレンチＴ１、Ｔ２およびＴ３の内部以外のゲート絶縁膜ＧＩを除去する。
次に、図１７に示すように、例えば熱酸化またはＣＶＤにより、半導体基板ＳＳの上面Ｓａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。次に、半導体基板ＳＳの上面Ｓａ上に、通常のリソグラフィにより、ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このｐ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＡＲ１の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。また、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。
このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｐ型ボディ領域導入用のレジスト膜を除去する。
さらに、半導体基板ＳＳの上面Ｓａ上に、通常のリソグラフィにより、ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このｎ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、ハイブリッドセル領域ＬＣｈのｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、ｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。また、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、および、ｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。
このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｎ＋型エミッタ領域導入用のレジスト膜を除去する。
ここで、図１７に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、ｎ＋型エミッタ領域ＮＥは、形成されないので、図１８に示すようになる。
次に、図１９に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphsilicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦを介して、ｐ型ボディ領域ＰＢを覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
ここで、図１９に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、ｎ＋型エミッタ領域ＮＥは、形成されていないので、図２０に示すようになる。
次に、図２１に示すように、層間絶縁膜ＩＬ上に、通常のリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。この異方性ドライエッチングで用いられるガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。
次に、図２１に示すように、例えば異方性ドライエッチングにより、コンタクト溝ＣＴを半導体基板ＳＳ内に延長する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２ガスを好適なものとして例示することができる。
ここで、図２１に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、コンタクト溝ＣＴは、形成されないので、図２０に示した断面のままである。
したがって、図２１に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ１で、層間絶縁膜ＩＬをそれぞれ貫通してｐ型ボディ領域ＰＢの途中までそれぞれ達する複数の開口部としてのコンタクト溝ＣＴが形成される。ハイブリッドサブセル領域ＬＣｈ１では、複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。
また、図２１に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ２で、層間絶縁膜ＩＬをそれぞれ貫通してｐ型ボディ領域ＰＢの途中までそれぞれ達する複数の開口部としてのコンタクト溝ＣＴが形成される。ハイブリッドサブセル領域ＬＣｈ２では、複数のコンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。
次に、図２２に示すように、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
同様に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成される。
ここで、図２２に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面、すなわち図５に示す断面に相当する断面では、ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰからなるｐ＋型半導体領域ＰＲは、形成されないので、図２０に示した断面のままである。
したがって、図２２に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ１で、コンタクト溝ＣＴの各々に露出した部分のｐ型ボディ領域ＰＢに、複数のｐ＋型半導体領域ＰＲが形成される。ハイブリッドサブセル領域ＬＣｈ１で、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。
また、図２２に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ２で、コンタクト溝ＣＴの各々に露出した部分のｐ型ボディ領域ＰＢに、複数のｐ＋型半導体領域ＰＲが形成される。ハイブリッドサブセル領域ＬＣｈ２で、複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。
すなわち、図２２に示す工程を行うことにより、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに、ｐ型ボディ領域ＰＢにそれぞれ接触した複数のｐ＋型半導体領域ＰＲを形成する。また、トレンチＴ１とトレンチＴ３との間に位置する部分の半導体層ＳＬｎに、ｐ型ボディ領域ＰＢにそれぞれ接触した複数のｐ＋型半導体領域ＰＲを形成する。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
本実施の形態１の半導体装置の製造工程では、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置された複数のコンタクト溝ＣＴを形成する。そして、その後、複数のコンタクト溝ＣＴが形成された層間絶縁膜ＩＬをマスクとして、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置された複数のｐ＋型半導体領域ＰＲを形成することができる。そのため、本実施の形態１の半導体装置の製造工程では、複数のｐ＋型半導体領域ＰＲを形成するためのマスクを追加して用意する必要がなく、複数のｐ＋型半導体領域ＰＲを形成するためのリソグラフィを追加して行う必要がない。
次に、図２３に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリングにより、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてＴｉＷ膜を形成する。ＴｉＷ膜の厚さは、例えば０．２μｍ程度である。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリングにより、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、通常のリソグラフィにより、エミッタ電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極形成用のレジスト膜を除去する。
ここで、図２３に示す断面は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に相当する。一方、図３のＢ−Ｂ線に沿った断面では、コンタクト溝ＣＴが形成されていないので、図５に示す断面に示すようになる。
図２３に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ１では、複数のコンタクト溝ＣＴの内部にそれぞれ埋め込まれた複数の接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。ハイブリッドサブセル領域ＬＣｈ１で、複数の接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。また、図２３に示す工程を行うことにより、ハイブリッドサブセル領域ＬＣｈ２では、複数のコンタクト溝ＣＴの内部にそれぞれ埋め込まれた複数の接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥとが、形成される。ハイブリッドサブセル領域ＬＣｈ２で、複数の接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置される。
エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成されたｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、当該ハイブリッドサブセル領域に形成された複数の接続電極ＣＰを介して電気的に接続される。なお、エミッタ電極ＥＥを形成する際に、トレンチゲート電極ＴＧ１と電気的に接続されたゲート電極ＧＥ（図１参照）を形成してもよい。
なお、セル形成領域ＡＲ１（図２参照）で、エミッタ電極ＥＥを形成する際に、ゲート配線引き出し領域ＡＲ２（図２参照）で、ゲート配線ＧＬおよびゲート電極ＧＥ（図１参照）を形成することができる。
次に、図２３に示すように、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、通常のリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。次に、例えばドライエッチングにより、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１（図１参照）を形成し、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰ（図１参照）を形成する。また、その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
なお、セル形成領域ＡＲ１（図１参照）で、エミッタ電極ＥＥ上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２（図１参照）で、ゲート電極ＧＥ（図１参照）上に絶縁膜ＦＰＦを形成する。また、セル形成領域ＡＲ１（図１参照）で、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２（図１参照）で、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２（図１参照）を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する。
次に、図２４に示すように、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳにおいて、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
この薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図４参照）が形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬ（図４参照）が形成される半導体層を、半導体層ＳＬｐとする。
次に、図４に示すように、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
すなわち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
次に、例えばスパッタリングにより、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐすなわちｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態１の半導体装置が完成する。
＜比較例１の半導体装置＞
次に、比較例１の半導体装置について説明する。比較例１の半導体装置は、ＧＧ型（ゲート−ゲート型）のアクティブセル領域を有するＩＧＢＴを備えている。なお、ＩＧＢＴがＧＧ型のアクティブセル領域を有する、とは、アクティブセル領域に互いに間隔を空けて配置された２つのトレンチゲート電極の各々が、ゲート電極と電気的に接続されていることを、意味する。
図２５は、比較例１の半導体装置の要部平面図である。
比較例１の半導体装置では、単位セル領域ＬＣは、ＧＧ型のアクティブセル領域ＬＣａと、２つのインアクティブセル領域ＬＣｉと、を有する。すなわち、比較例１の半導体装置では、単位セル領域ＬＣは、実施の形態１の半導体装置におけるＥＧＥ型のアクティブセル領域としてのハイブリッドセル領域ＬＣｈに代えて、ＧＧ型のアクティブセル領域ＬＣａを有する。
Ｘ軸方向で隣り合う２つの単位セル領域ＬＣは、１つのインアクティブセル領域ＬＣｉを共有する。したがって、単位セル領域ＬＣは、アクティブセル領域ＬＣａに対してＸ軸方向における負側に隣接して配置されたインアクティブセル領域ＬＣｉの正側の半分の部分ＬＣｉ１を有する。また、単位セル領域ＬＣは、アクティブセル領域ＬＣａに対してＸ軸方向における正側に隣接して配置されたインアクティブセル領域ＬＣｉの負側の半分の部分ＬＣｉ２と、を有する。
アクティブセル領域ＬＣａは、ｎ＋型エミッタ領域ＮＥが接続電極ＣＰを挟んで両側に配置されている点を除き、実施の形態１の半導体装置におけるハイブリッドサブセル領域ＬＣｈ１と同様である。アクティブセル領域ＬＣａは、トレンチゲート電極ＴＧ１と、トレンチゲート電極ＴＧ２と、を有する。トレンチゲート電極ＴＧ１は、アクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉの部分ＬＣｉ２との間に配置され、トレンチゲート電極ＴＧ２は、アクティブセル領域ＬＣａと、インアクティブセル領域ＬＣｉの部分ＬＣｉ１との間に配置されている。ただし、比較例１では、トレンチゲート電極ＴＧ１に加えてトレンチゲート電極ＴＧ２も、ゲート電極ＧＥ（図１参照）と電気的に接続されている。
また、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎに形成されているが、接続電極ＣＰを挟んで両側に配置されている。すなわち、ｎ＋型エミッタ領域ＮＥとして、ｐ型ボディ領域ＰＢ、および、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩに接触しているものに加え、ｐ型ボディ領域ＰＢ、および、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触しているものも、形成されている。
＜比較例２の半導体装置＞
次に、比較例２の半導体装置について説明する。比較例２の半導体装置は、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えている。
図２６および図２７は、比較例２の半導体装置の要部平面図である。図２８は、比較例２の半導体装置の要部断面図である。図２８は、図２７のＣ−Ｃ線に沿った断面図である。なお、図２７のＡ−Ａ線に沿った断面図は、図４に示した断面図と同様である。また、図２７のＢ−Ｂ線に沿った断面図は、ｎ＋型エミッタ領域ＮＥが設けられていない点を除き、図４に示した断面図と同様である。
比較例２の半導体装置では、実施の形態１の半導体装置と同様に、各単位セル領域ＬＣは、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、２つのインアクティブセル領域ＬＣｉと、を有する。また、比較例２の半導体装置では、実施の形態１の半導体装置と同様に、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々には、複数のｎ＋型エミッタ領域ＮＥが形成されている。
一方、比較例２では、実施の形態１とは異なり、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、比較例２では、実施の形態１とは異なり、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。複数のｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、互いに間隔を空けて配置されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
＜比較例２の半導体装置の特長について＞
次に、比較例１の半導体装置に対して有する、比較例２の半導体装置の特長について説明する。
図２９は、比較例１の半導体装置におけるターンオン時でのキャリア（正孔）蓄積によるフローティング領域のチャージアップに伴う変位電流経路を重ねて示す断面図である。図３０は、比較例１の半導体装置におけるターンオン時でのキャリア（正孔）蓄積によるフローティング領域のチャージアップに伴う変位電流経路を示す等価回路図である。図３１は、比較例２の半導体装置におけるターンオン時でのキャリア（正孔）蓄積によるフローティング領域のチャージアップに伴う変位電流経路を重ねて示す断面図である。図３２は、比較例２の半導体装置におけるターンオン時でのキャリア（正孔）蓄積によるフローティング領域のチャージアップに伴う変位電流経路を示す等価回路図である。
なお、ターンオフ時におけるコレクタ電圧の上昇に伴う変位電流経路については、図２９〜図３２に示すターンオン時の変位電流経路と同様の変位電流経路であって、かつ、変位電流の矢印の向きが反対になる。
図２９および図３０に示すように、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた比較例１の半導体装置では、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥに接続されたトレンチゲート電極ＴＧ１およびＴＧ２の各々とが、ゲート絶縁膜ＧＩを介して隣り合っている。このような比較例１の半導体装置は、コレクタ電極ＣＥ、エミッタ電極ＥＥおよびゲート電極ＧＥを有するＩＧＢＴ１と、容量Ｃｇｄ、Ｃｇｓ、ＣｆｐｃおよびＣｇｆｐと、ゲート電極ＧＥに接続された抵抗Ｒｇと、を用いた等価回路により表すことができる。そして、比較例１の半導体装置では、単位セル領域ＬＣで発生する変位電流ＣＲ１００が、ゲート電極ＧＥに流れ込むので、ゲート電極ＧＥの電位すなわちゲート電位に対して変位電流ＣＲ１００が及ぼす影響は大きい。
一方、図３１および図３２に示すように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた比較例２の半導体装置では、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥに接続されたトレンチゲート電極ＴＧ１とが、エミッタ電極ＥＥに接続されたトレンチゲート電極ＴＧ２およびＴＧ３の各々によって遮断されており、隣り合っていない。このような比較例２の半導体装置は、コレクタ電極ＣＥ、エミッタ電極ＥＥおよびゲート電極ＧＥを有するＩＧＢＴ１と、容量Ｃｇｄ、Ｃｇｓ、Ｃｆｐｃ、ＣｅｄおよびＣｅｆｐと、ゲート電極ＧＥに接続された抵抗Ｒｇと、を用いた等価回路により表すことができる。そして、単位セル領域ＬＣで発生する変位電流ＣＲ１は、エミッタ電極ＥＥには流れ込むが、ゲート電極ＧＥには流れ込まないので、ゲート電極ＧＥの電位すなわちゲート電位に対して変位電流ＣＲ１が及ぼす影響は小さい。
ここで、比較例１では、アクティブセル領域ＬＣａで発生する変位電流ＣＲ１００は、図２９および図３０に示す容量Ｃｇｄからなる帰還容量を介して、ゲート電極ＧＥに流れ込むおそれがある。また、比較例２では、ハイブリッドセル領域ＬＣｈで発生する変位電流ＣＲ２は、図３１および図３２に示す容量Ｃｇｄからなる帰還容量を介して、ゲート電極ＧＥに流れ込むおそれがある。そのため、ゲート電極ＧＥの電位に対する変位電流の及ぼす影響を小さくするためには、帰還容量としての容量Ｃｇｄを、極力小さくする必要がある。
一方、ＥＧＥ型のアクティブセル領域を有する比較例２の半導体装置では、ＧＧ型のアクティブセル領域を有する比較例１の半導体装置に比べ、帰還容量としての容量Ｃｇｄを低減することができるという特長を有する。これにより、比較例２の半導体装置により形成されたインバータ回路などの回路は、比較例１の半導体装置により形成されたインバータ回路などの回路に比べ、当該回路の出力に振動が発生しにくいという特長を有する。
次に、図３２に示すように、ＩＧＢＴ１に形成されたｐチャネル型の寄生ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２の動作について説明する。図３３は、比較例２の半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。
以下では、ＩＧＢＴ１の内部に寄生ＭＯＳＦＥＴが形成された例を例示して説明する。しかし、ＩＧＢＴ１の内部に、ＭＯＳＦＥＴ以外の各種のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる寄生ＭＩＳＦＥＴが形成されていてもよい。
また、以下では、Ｌ負荷スイッチングのターンオフ時の動作を考える。このＬ負荷スイッチングのターンオフ時においては、まず、ターンオフに伴って、コレクタ・エミッタ間電圧としての電圧ＶＣＥが上昇する。このとき、ｐチャネル型の寄生ＭＯＳＦＥＴ２のチャネル領域がｐ型に反転する。そして、ｐ型フローティング領域ＰＦおよびｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔が、ｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出される。以上の動作により、蓄積された正孔が迅速に排出されるため、比較例２の半導体装置は、比較例１の半導体装置に比べ、スイッチングスピードが高速であるという特長を有する。
次に、比較例２の半導体装置のターンオフ時に、ｐチャネル型の寄生ＭＯＳＦＥＴ２がオン状態にされ、蓄積されたキャリアとしての正孔が排出される様子について、説明する。以下では、一例として、ＴＣＡＤ（Technology Computer-Aided Design）により計算した結果について、説明する。
図３４は、Ｌ負荷スイッチングテストにおける等価回路を示す回路図である。図３５は、Ｌ負荷スイッチングテストにおけるスイッチング波形を模式的に示す図である。図３６および図３７は、比較例２の半導体装置におけるターンオフ時のスイッチング波形を示すグラフである。図３８は、比較例２の半導体装置におけるターンオフ時の正孔濃度分布を示す断面図である。
なお、図３６、図３７および図３８に示す結果が、ＴＣＡＤにより計算した結果である。また、図３６、図３７および図３８のグラフでは、具体的な数値の表示を省略するが、ＴＣＡＤによる計算は、以下の数値を用いて行った。すなわち、ｎ−型ドリフト領域すなわち半導体層ＳＬｎにおける不純物濃度を６．１×１０１３ｃｍ−３とし、半導体層ＳＬｎの厚さを７０μｍとし、温度を室温とし、電源電位ＶＣＣ（図３４参照）を４００Ｖとし、コレクタ電流としての電流ＩＣを５０Ａとし、インダクタンスＬ（図３４参照）を２００μＨとした。また、ゲート・エミッタ間電圧としての電圧ＶＧＥを−１５Ｖと＋１５Ｖとの間で変化させた。
また、図３６は、ゲート・エミッタ間電圧としての電圧ＶＧＥ、コレクタ・エミッタ間電圧としての電圧ＶＣＥ、および、コレクタ電流としての電流ＩＣの時間依存性を示す。図３７は、正孔電流密度Ｊｐ、正孔濃度Ｎｐ、および、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位としての電位Ｖｃｈの時間依存性を示す。図３６および図３７における横軸は、同一の時間範囲を示す。
なお、図３６および図３７では、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度が低い場合と高い場合との２つの場合について、時間依存性を示す。ｎ型ホールバリア領域ＮＨＢにおける不純物濃度の影響については、後述するので、ここでは、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度が低い場合について、説明する。
Ｌ負荷スイッチングにおける等価回路では、ドライバ３、抵抗Ｒｇ、ＩＧＢＴ１、ＦＲＤ（Fast Recovery Diode）４、インダクタンスＬ、キャパシタンスＣおよび電源電位ＶＣＣが、図３４に示すように、接続されている。
図３５に示すように、１番目および２番目の２つのパルスを含むスイッチング波形としての電圧ＶＧＥを、ＩＧＢＴを含む半導体装置に印加する場合には、当該半導体装置のターンオフ時のスイッチング特性は、１番目のパルスを印加する際のターンオフ時のスイッチング特性として測定される。
図３６に示すように、ターンオフ時には、電圧ＶＧＥの下降に伴って、電圧ＶＣＥが上昇し、電流ＩＣが減少する。また、図３７に示すように、電圧ＶＧＥの下降、電圧ＶＣＥの上昇、および、電流ＩＣの減少に伴って、電位Ｖｃｈが上昇し、正孔電流密度Ｊｐが増加し、正孔濃度Ｎｐが増加する。これらのことから、半導体装置に備えられたＩＧＢＴのターンオフ時に、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇して寄生ＭＯＳＦＥＴがオン状態となり、キャリアとしての正孔が排出されることが分かる。
また、図３８に示す正孔濃度分布において、元来正孔濃度が高いｐ＋型半導体領域ＰＲを除けば、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分ほど、正孔の濃度が高く、トレンチＴ２およびＴ３の各々から遠い部分ほど、正孔の濃度が低い。
したがって、図３８に示すように、ｎ−型ドリフト領域ＮＤからｐ型フローティング領域ＰＦを通り、さらに、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分を通る電流経路ＰＴ１により、正孔電流が流れる。また、図３８に示すように、ｎ−型ドリフト領域ＮＤからｎ型ホールバリア領域ＮＨＢを通り、さらに、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分を通る電流経路ＰＴ２により、正孔電流が流れる。
＜比較例２の半導体装置の課題について＞
一方、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）は、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例１の半導体装置）に対する課題も有する。以下では、比較例１の半導体装置に対して有する、比較例２の半導体装置の課題について説明する。
初めに、オン電圧の上昇について説明する。
図３９〜図４１は、比較例１および比較例２の半導体装置における、オン状態でのコレクタ電流のコレクタ・エミッタ間電圧依存性を示すグラフである。図３９〜図４１の横軸は、コレクタ・エミッタ間電圧としての電圧ＶＣＥを示し、図３９〜図４１の縦軸は、コレクタ電流としての電流ＩＣを示す。したがって、図３９〜図４１は、オン状態で電圧ＶＣＥが飽和する値すなわちオン電圧を示す。
また、図３９〜図４１の各々は、半導体層ＳＬｎの厚さ、すなわちｎ−型ドリフト領域ＮＤの厚さを変更した場合を示す。図３９は、半導体層ＳＬｎの厚さを７０μｍとした場合であり、図４０は、半導体層ＳＬｎの厚さを１３５μｍとした場合であり、図４１は、半導体層ＳＬｎの厚さを１８０μｍとした場合である。なお、図３９〜図４１のグラフでは、具体的な数値の表示を省略するが、図３９〜図４１の間で、横軸および縦軸のそれぞれの範囲を等しくしている。
図３９〜図４１を比べると、半導体層ＳＬｎの厚さ、すなわちｎ−型ドリフト領域ＮＤの厚さに関わらず、比較例２の半導体装置のオン電圧が、比較例１の半導体装置のオン電圧よりも高いことが分かる。また、図３９〜図４１を比べると、半導体層ＳＬｎの厚さ、すなわちｎ−型ドリフト領域ＮＤの厚さが厚いほど、比較例１の半導体装置のオン電圧に対して、比較例２の半導体装置のオン電圧が増加する増加分が、大きくなることが分かる。
図４２〜図４４は、比較例１の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。図４５〜図４７は、比較例２の半導体装置のオン状態における厚さ方向の正孔濃度分布を示すグラフである。図４２〜図４４は、Ｘ軸方向におけるアクティブセル領域ＬＣａの中心位置での、厚さ方向（Ｚ軸方向）の正孔濃度分布を示す。図４５〜図４７は、Ｘ軸方向におけるハイブリッドサブセル領域ＬＣｈ１の中心位置での、厚さ方向（Ｚ軸方向）の正孔濃度分布を示す。図４２〜図４７の縦軸は、正孔濃度Ｎｐを対数目盛で表示している。なお、厚さ方向の位置は、上面Ｓａにおける厚さ方向の位置を０とし、上面Ｓａから下面Ｓｂに向かう方向を正方向として示している。
図４２および図４５は、半導体層ＳＬｎの厚さを７０μｍとした場合であり、図４３および図４６は、半導体層ＳＬｎの厚さを１３５μｍとした場合であり、図４４および図４７は、半導体層ＳＬｎの厚さを１８０μｍとした場合である。また、図４２〜図４７では、ゲート・エミッタ間電圧としての電圧ＶＧＥとして、１５Ｖの電圧を印加してＩＧＢＴがオン状態にされたとき、すなわち導通したときの、半導体層ＳＬｎ内の正孔濃度分布を示す。なお、図４２〜図４７のグラフでは、具体的な数値の表示を省略するが、図４２〜図４７の間で、横軸および縦軸のそれぞれの範囲を等しくしている。
互いに半導体層ＳＬｎの厚さを７０μｍとした場合である、図４２のグラフの領域ＧＡ１と図４５のグラフの領域ＧＡ４とを比較すると、比較例２では、比較例１に比べ、正孔濃度が低下している。また、互いに半導体層ＳＬｎの厚さを１３５μｍとした場合である、図４３のグラフの領域ＧＡ２と図４６のグラフの領域ＧＡ５とを比較すると、比較例２では、比較例１に比べ、正孔濃度が低下している。さらに、互いに半導体層ＳＬｎの厚さを１８０μｍとした場合である、図４４のグラフの領域ＧＡ３と図４７のグラフの領域ＧＡ６とを比較すると、比較例２では、比較例１に比べ、正孔濃度が低下している。
したがって、半導体層ＳＬｎの厚さ、すなわちｎ−型ドリフト領域ＮＤの厚さに関わらず、比較例２の半導体装置では、比較例１の半導体装置に比べ、ＩＥ効果が弱まり、正孔濃度が低下していることが分かる。また、特に、半導体層ＳＬｎのうち、エミッタ電極ＥＥ側の領域、すなわち、ｐチャネル型の寄生ＭＯＳＦＥＴが形成されている領域で、比較例１の正孔濃度に対する比較例２の正孔濃度の減少量が大きい。
これは、ＩＧＢＴがオン状態にされてキャリアが蓄積された時に、ｐ型フローティング領域ＰＦがチャージアップすることによっても、ｐチャネル型の寄生ＭＯＳＦＥＴがオン状態にされて、キャリアとしての正孔を排出するためである。したがって、ｐチャネル型の寄生ＭＯＳＦＥＴを有するＥＧＥ型のＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、ｐチャネル型の寄生ＭＯＳＦＥＴを有さないＧＧ型のＩＧＢＴを備えた半導体装置（比較例１の半導体装置）よりも、ＩＥ効果が弱くなり、オン電圧が上昇する。
また、キャリア濃度としての正孔濃度が低下することにより、ｎ−型ドリフト領域ＮＤの抵抗が増加してオン電圧が上昇する。したがって、半導体層ＳＬｎの厚さ、すなわちｎ−型ドリフト領域ＮＤの厚さが厚くなるほど、コレクタ電極ＣＥとエミッタ電極ＥＥとの間の抵抗全体に占める、ｎ−型ドリフト領域ＮＤの抵抗の割合が大きくなり、比較例２において、比較例１に対してオン電圧が上昇する上昇分も大きくなるものと考えられる。
次に、ターンオン時のスイッチング損失について説明する。
図４８および図４９は、比較例２の半導体装置におけるターンオン時のスイッチング波形を示すグラフである。図４８および図４９に示す結果は、ターンオン時かターンオフ時かの違いを除き、図３６および図３７に示す結果と同様の方法でＴＣＡＤにより計算した結果である。
図４８は、比較例２の半導体装置におけるゲート・エミッタ間電圧としての電圧ＶＧＥ、コレクタ・エミッタ間電圧としての電圧ＶＣＥ、および、コレクタ電流としての電流ＩＣの時間依存性を示す。図４９は、正孔電流密度Ｊｐ、正孔濃度Ｎｐ、および、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位としての電位Ｖｃｈの時間依存性を示す。図４８および図４９における横軸は、同一の時間範囲を示す。
なお、図４８および図４９では、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度が低い場合と高い場合との２つの場合について、時間依存性を示す。ｎ型ホールバリア領域ＮＨＢにおける不純物濃度の影響については、後述するので、ここでは、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度が低い場合について、説明する。
図３５に示すように、１番目および２番目の２つのパルスを含むスイッチング波形としての電圧ＶＧＥを、ＩＧＢＴを含む半導体装置に印加する場合には、当該半導体装置のターンオン時のスイッチング特性は、２番目のパルスを印加する際のターンオン時のスイッチング特性として測定される。
図４８に示すように、ターンオン時には、電圧ＶＧＥの上昇に伴って、電圧ＶＣＥが下降し、電流ＩＣが増加する。また、図４８に示すように、電圧ＶＧＥの上昇、電圧ＶＣＥの下降、および、電流ＩＣの増加に伴って、電位Ｖｃｈが上昇し、正孔電流密度Ｊｐが増加し、正孔濃度Ｎｐが増加する。これらのことから、半導体装置に備えられたＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇して寄生ＭＯＳＦＥＴがオン状態となり、キャリアとしての正孔が排出されてしまうことが分かる。
一方、図示は省略するが、ターンオン時のキャリアとしての正孔濃度分布は、図３８に示したターンオフ時のキャリアとしての正孔濃度分布と同様であった。したがって、キャリアとしての正孔濃度分布からも、ターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴを介して、キャリアとしての正孔が排出されてしまうことが分かる。
ＩＧＢＴを備えた半導体装置では、ＩＥ効果が強くなると、ターンオン時に早めにキャリアを蓄積することができるので、ターンオン時のスイッチング損失を減少させることができる。ところが、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置では、ターンオン時には、ｐチャネル型の寄生ＭＯＳＦＥＴを介して、キャリアとしての正孔が排出され、ＩＥ効果が弱くなって、ターンオン時のスイッチング損失が増加する。
ここで、図４９に示すように、正孔濃度Ｎｐが一旦増加した後、減少するのが遅れる。これにより、ターンオン時よりも後、オン状態すなわち導通時でも、ｐチャネル型の寄生ＭＯＳＦＥＴを介して、キャリアとしての正孔が排出され続けることが分かる。これは、オン状態でも、ターンオフ時およびターンオン時のいずれの時よりも程度は弱まるものの、ＩＧＢＴを備えた半導体装置に備えられたＩＧＢＴのオン電圧としての電圧ＶＣＥｓａｔが上昇して特性が悪くなることを意味する。
以上説明したように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例１の半導体装置）に比べ、オン電圧が上昇し、ターンオン時のスイッチング損失が増加するといった課題を有する。そして、オン電圧が上昇し、ターンオン時のスイッチング損失が増加すると、半導体装置により形成されるインバータ回路におけるスイッチング損失が増加する。したがって、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置の、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）に対する短所を改善することが、重要である。
すなわち、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、例えばＩＥ効果などの半導体装置としての性能をさらに向上させることが望ましい。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置では、ＥＧＥ型のアクティブセル領域を有する半導体装置であり、かつ、複数のｐ＋型半導体領域ＰＲが、平面視において、トレンチＴ１、Ｔ２およびＴ３の延在方向であるＹ軸方向に沿って、互いに間隔を空けて配置されている。
これにより、本実施の形態１の半導体装置では、ＥＧＥ型のアクティブセル領域を有する比較例２の半導体装置と同様に、ＧＧ型のアクティブセル領域を有する比較例１の半導体装置に比べ、ゲート電極ＧＥの電位への変位電流の影響を排除することができ、Ｌ負荷スイッチングのターンオフ時のスイッチング速度を向上させることができる。
また、本実施の形態１の半導体装置では、ｐ＋型半導体領域ＰＲが、平面視において、Ｙ軸方向に沿って、連続して形成されている比較例２の半導体装置に比べ、オン電圧を低減することができ、かつ、Ｌ負荷スイッチングのターンオン時のスイッチング損失を低減することができる。
すなわち、本実施の形態１の半導体装置では、比較例２の半導体装置に比べ、例えばＩＥ効果などの半導体装置としての性能を向上させることができる。
比較例２の半導体装置では、図２８に示すように、Ｙ軸方向において、いずれの位置においても、Ｙ軸方向に沿って、ｐ＋型半導体領域ＰＲが連続して形成されている。そのため、比較例２の半導体装置では、Ｙ軸方向において、いずれの位置においても、ｐチャネル型の寄生ＭＯＳＦＥＴのオン抵抗が小さく、チャネル長さが短いので、寄生ＭＯＳＦＥＴを介して排出されるキャリアとしての正孔の排出量が大きい。
一方、本実施の形態１の半導体装置では、図６に示すように、Ｙ軸方向に沿って、複数のｐ＋型半導体領域ＰＲが、互いに間隔を空けて配置され、半導体層ＳＬｎの上層部において、Ｙ軸方向に沿って、ｐ＋型半導体領域ＰＲと、ｐ型ボディ領域ＰＢとが交互に配置されている。また、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
ｐ＋型半導体領域ＰＲが形成されていない領域では、ｐ＋型半導体領域ＰＲが形成されている領域に比べ、ｐチャネル型の寄生ＭＯＳＦＥＴのオン抵抗が大きく、チャネル長さが長いので、寄生ＭＯＳＦＥＴを介して排出されるキャリアとしての正孔の排出量が小さい。したがって、本実施の形態１の半導体装置では、比較例２の半導体装置に比べ、ｐ＋型半導体領域ＰＲが形成されているアクティブセクションＬＣｂａに対する、ｐ＋型半導体領域ＰＲが形成されていないインアクティブセクションＬＣｂｉの面積比を増加させることができる。これにより、寄生ＭＯＳＦＥＴを介して排出されるキャリアとしての正孔の排出量を減少させることができる。
次に、本実施の形態１の半導体装置において、オン電圧を低減できること、および、Ｌ負荷スイッチングのターンオン時のスイッチング損失を低減できることについて、詳しく説明する。
まず、本実施の形態１の半導体装置において、オン電圧を低減できることについて、説明する。
本実施の形態１の半導体装置では、複数のｐ＋型半導体領域ＰＲが、トレンチゲート電極ＴＧ１のゲート幅方向であるＹ軸方向に沿って、複数のｐ＋型半導体領域ＰＲが互いに間隔を空けて配列されており、１つのｐ＋型半導体領域ＰＲが連続して形成されているわけではない。そのため、本実施の形態１の半導体装置では、比較例２の半導体装置に比べ、ｐ＋型半導体領域ＰＲの面積が減少する。したがって、本実施の形態１の半導体装置では、比較例２の半導体装置に比べ、キャリアとしての正孔の排出量が減ることにより、ＩＥ効果が強くなり、オン電圧を低減することができる。
また、本実施の形態１の半導体装置では、ｐチャネル型の寄生ＭＯＳＦＥＴの動作を抑制することにより、オン電圧を低減することができる。
図５０は、比較例１の半導体装置におけるオン状態の正孔濃度分布を示す断面図である。図５１は、比較例２の半導体装置におけるオン状態の正孔濃度分布を示す断面図である。
図５０に示すように、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた比較例１の半導体装置では、ｐチャネル型の寄生ＭＯＳＦＥＴが形成されていない。そのため、当該寄生ＭＯＳＦＥＴを介してキャリアとしての正孔が排出されない。
一方、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた比較例２の半導体装置では、ｐチャネル型の寄生ＭＯＳＦＥＴが形成されている。そのため、ＩＧＢＴがオン状態にされた後、キャリアとしての正孔が蓄積することによりｐ型フローティング領域ＰＦがチャージアップすることによって、ｐチャネル型の寄生ＭＯＳＦＥＴがオン状態にされ、当該寄生ＭＯＳＦＥＴを介してキャリアとしての正孔が排出される電流経路が発生する。図５１に示すように、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴがオン状態のとき、ｐチャネル型の寄生ＭＯＳＦＥＴからキャリアとしての正孔が排出される。
図５１に示す正孔濃度分布において、元来正孔濃度が高いｐ＋型半導体領域ＰＲを除けば、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分ほど、正孔の濃度が高く、トレンチＴ２およびＴ３の各々から遠い部分ほど、正孔の濃度が低い。
したがって、図５１に示す比較例２では、ｎ−型ドリフト領域ＮＤからｐ型フローティング領域ＰＦを通り、さらに、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分を通る電流経路ＰＴ１により、正孔電流が流れる。また、図５１に示す比較例２では、ｎ−型ドリフト領域ＮＤからｎ型ホールバリア領域ＮＨＢを通り、さらに、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分を通る電流経路ＰＴ２により、正孔電流が流れる。さらに、図５１に示す比較例２では、ｎ−型ドリフト領域ＮＤを通り、さらに、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチＴ２およびＴ３の各々に近い部分を通る電流経路ＰＴ３により、正孔電流が流れる。
ところが、本実施の形態１では、複数のｐ＋型半導体領域ＰＲが、トレンチゲート電極ＴＧ１のゲート幅方向であるＹ軸方向に沿って、互いに間隔を空けて配列されており、ｐ＋型半導体領域ＰＲが、Ｙ軸方向に沿って、連続して形成されていない。そのため、本実施の形態１の半導体装置では、ｐ＋型半導体領域ＰＲが形成されていない部分では、比較例２の半導体装置に比べ、ｐチャネル型の寄生ＭＯＳＦＥＴの動作を抑制することができるので、ＩＥ効果が強くなり、オン電圧を低減することができる。
次に、本実施の形態１の半導体装置において、Ｌ負荷スイッチングのターンオン時のスイッチング損失を低減できることについて、説明する。これは、前述したように、ｐチャネル型の寄生ＭＯＳＦＥＴの動作を抑制することにより、ＩＥ効果が強まり、ターンオン時に早めにキャリアを蓄積することができるので、ターンオン時のスイッチング損失を低減できるというものである。
本実施の形態１の半導体装置において、ｐチャネル型の寄生ＭＯＳＦＥＴの動作を抑制すると、ＩＥ効果が強くなり、全体のキャリアの絶対量が増加する。そのため、ｐチャネル型の寄生ＭＯＳＦＥＴにおいて、チャネル領域における正孔電流密度と、チャネル領域の電位依存性との関係を計算するだけでは、本実施の形態１の半導体装置におけるＩＥ効果を正確に評価することは困難である。本実施の形態１の半導体装置では、ＩＥ効果が強くなると、ｎ−型ドリフト領域ＮＤにおけるキャリアの蓄積量が増加し、ｐ型フローティング領域ＰＦがチャージアップする量が大きくなり、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇し、キャリアとしての正孔の排出量が増加するからである。
そこで、本実施の形態１の半導体装置におけるＩＥ効果を正確に評価するために、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを見積もることが、望ましい。また、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域は、ｎ型ホールバリア領域ＮＨＢであるので、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度を増加させることで、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを上昇させることができる。
したがって、以下では、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度が低い場合と、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度が高い場合について、比較例２の半導体装置についてＴＣＡＤにより計算した、ターンオフ時のスイッチング波形およびターンオン時のスイッチング波形を、比較した。図３６、図３７、図４８および図４９に、ホールバリア層における不純物濃度が低い場合と、ホールバリア層における不純物濃度が高い場合とを、合わせて示す。
また、図３６、図３７、図４８および図４９に得られた計算結果から求めたターンオフ時の正孔電流密度の電位依存性を、図５２および図５３に示す。図５２は、比較例２の半導体装置におけるターンオフ時の正孔電流密度の電位依存性を示すグラフである。図５３は、比較例２の半導体装置におけるターンオン時の正孔電流密度の電位依存性を示すグラフである。図５２および図５３における正孔電流密度は、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域における正孔電流密度Ｊｐであり、電位は、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位としての電位Ｖｃｈである。
図５２および図５３に示すように、比較例２の半導体装置では、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度を増加させることにより、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを上昇させることができる。したがって、本実施の形態１の半導体装置でも、ＥＧＥ型のアクティブセル領域を有する点で、比較例２の半導体装置と同様であるから、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度を増加させることにより、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを上昇させることができる。
具体的には、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈに影響を及ぼす一つのパラメータとしてのチャネル濃度は、ｎ型ホールバリア領域ＮＨＢにおける不純物濃度を調整することにより、調整することができる。また、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈに影響を及ぼす別のパラメータとしてのチャネル長は、トレンチＴ１、Ｔ２およびＴ３の深さ等を調整することにより、調整することができる。
なお、本実施の形態１において、各半導体領域における導電型を、一括して反対の導電型に変えてもよい（以下の実施の形態においても同様）。
（実施の形態２）
実施の形態２では、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
図５４は、実施の形態２の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図５５は、実施の形態２の半導体装置としてのモジュールを示す等価回路図である。図５５では、図５４に示すインバータＩＮＶに含まれる６つのＩＧＢＴモジュール１０のうち、Ｕ相ＰＨ１に対応した２つのＩＧＢＴモジュール１０を示す。
図５４に示すように、本実施の形態２の半導体装置が用いられる電子システムは、モータＭＯＴなどの負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システムまたは風力発電システムである。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。
図５４に示す電子システムにおいては、例えば太陽光発電システムまたは風力発電システムにおける発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１およびＴＭ２に接続され、当該発電モジュールの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続され、例えば太陽光発電システムまたは風力発電システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
図５４に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。
本実施の形態２の半導体装置は、ＩＧＢＴモジュール１０に相当する。また、ＩＧＢＴモジュール１０は、複数のＩＧＢＴチップ１２を含むが、当該ＩＧＢＴチップ１２は、半導体チップＣＨＰ（図１参照）に相当する。
ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々は、図２６〜図２８に示した比較例２の半導体装置と同様に、半導体基板ＳＳと、半導体層ＳＬｎと、半導体層ＳＬｐと、トレンチＴ１、Ｔ２およびＴ３と、ゲート絶縁膜ＧＩと、トレンチゲート電極ＴＧ１、ＴＧ２およびＴＧ３と、を有する。また、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々は、図２６〜図２８に示した比較例２の半導体装置と同様に、ｐ型ボディ領域ＰＢと、ｎ＋型エミッタ領域ＮＥと、ｐ型フローティング領域ＰＦと、ｐ＋型半導体領域ＰＲと、エミッタ電極ＥＥと、コレクタ電極ＣＥと、ゲート電極ＧＥと、を有する。ｐ＋型半導体領域ＰＲは、トレンチＴ１の延在方向であるＹ軸方向に沿って、連続して形成されている。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位ＶＣＣ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図５４に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられ、ローサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられる。
図５４の領域ＡＲ４に示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図５５に示すように、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップ１２の各々のエミッタ電極ＥＥは、互いに電気的に接続され、複数のＩＧＢＴチップ１２の各々のコレクタ電極ＣＥは、互いに電気的に接続されている。
本実施の形態２の半導体装置では、半導体チップＣＨＰに備えられたＩＧＢＴが、図２６〜図２８を用いて説明した比較例２の半導体装置に備えられたＩＧＢＴと同様のＩＧＢＴであってもよい。したがって、以下では、半導体チップＣＨＰに備えられたＩＧＢＴが、図２６〜図２８を用いて説明した比較例２の半導体装置に備えられたＩＧＢＴと同様のＩＧＢＴである場合について、説明する。
図５４に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電位ＶＣＣとモータＭＯＴの入力電位との間、すなわちハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわちローサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップ１２の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々が制御されるようになっている。なお、６つのダイオードモジュール１１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップ１２と各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュール１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
＜比較例３の半導体装置＞
次に、比較例３の半導体装置について説明する。比較例３の半導体装置は、ＧＧ型のアクティブセル領域を有するＩＧＢＴを備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである。
比較例３の半導体装置が用いられる電子システムも、本実施の形態２の半導体装置が用いられる電子システム（図５４参照）と同様に、モータＭＯＴなどの負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。また、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。比較例３の半導体装置は、ＩＧＢＴモジュール１０に相当する。
また、比較例３の半導体装置も、実施の形態２の半導体装置（図５４および図５５参照）と同様に、ハイサイドのＩＧＢＴモジュール１０Ｈは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を６個備え、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を６個備えている。
一方、比較例３の半導体装置では、実施の形態２の半導体装置とは異なり、半導体チップＣＨＰに備えられたＩＧＢＴが、ＧＧ型のアクティブセル領域を有するＩＧＢＴ、すなわち図２５を用いて説明した比較例１の半導体装置に備えられたＩＧＢＴである。
＜比較例３の半導体装置の課題および本実施の形態の主要な特徴と効果＞
次に、比較例３の半導体装置が有する課題および本実施の形態の主要な特徴と効果について説明する。
比較例３の半導体装置としてのモジュールでは、ＧＧ型のアクティブセル領域を有する複数個のＩＧＢＴチップ１２が互いに並列に接続されている。このような比較例３の半導体装置としてのモジュールが動作する際に、ＩＧＢＴチップ間で、回路中の配置位置または電気特性に差が生じる場合を考える。このような場合には、モジュールの出力に振動が発生するか、または、一部のＩＧＢＴチップ１２に電流が集中して破損するおそれがある。
例えば、ＩＧＢＴチップ間で、回路配線から発生する浮遊インダクタンス、閾値電圧Ｖｔｈなどの電気特性、または、ゲート電極に関連する容量すなわちゲート容量に差が生じた場合を考える。このような場合、Ｌ負荷スイッチングなどのハードスイッチングが行われる際に、ＩＧＢＴチップ間でオン、オフのタイミングのずれが生じ、各ＩＧＢＴチップ１２が均一に動作しないおそれがある。そして、この動作のアンバランスに起因して、ＩＧＢＴモジュール１０の出力に振動が発生するか、または、一部のＩＧＢＴチップ１２に電流が集中して破損するおそれがある。
具体的には、例えば風力発電システムにおけるインバータＩＮＶに用いられるＩＧＢＴモジュール１０に含まれる複数個のＩＧＢＴチップ１２のターンオフ時に、この動作のアンバランスに起因して、ＩＧＢＴモジュール１０の出力に振動が発生するか、または、一部のＩＧＢＴチップ１２に電流が集中して破損するおそれがある。
このように、ＩＧＢＴモジュール１０において、互いに並列に接続された複数個のＩＧＢＴチップ１２が動作する際に、各ＩＧＢＴチップ１２が均一に動作することが、望ましいものの、実際に各ＩＧＢＴチップ１２を均一に動作させることは、困難である。例えば、ＩＧＢＴチップ１２が、電力変換機器のうち、インバータＩＮＶにおいて用いられる場合には、インバータＩＮＶの出力端子同士が短絡したときに、例えば発生する過電流などを保護回路が検知して遮断するまでの間、各ＩＧＢＴチップ１２が破損しないことが望ましい。しかし、実際には、互いに並列に接続された複数個のＩＧＢＴチップ１２が均一に動作しない場合に、ＩＧＢＴモジュール１０の出力に振動が発生するか、または、一部のＩＧＢＴチップ１２に電流が集中して破損するおそれがある。
比較例３としてのＩＧＢＴモジュール１０において、複数個のＩＧＢＴチップ１２を均一に動作させるためには、ＩＧＢＴチップ間での、回路中の配置位置、ゲート電極を制御する制御回路ＣＴＣ２との接続構造、電流、スイッチング動作の安定性、および、動作中の温度、の各条件における均一性を確保することが望ましい。そのためには、各ＩＧＢＴチップ１２が均一に動作するように各ＩＧＢＴチップ１２を設計するか、または、各ＩＧＢＴチップ１２が均一に動作するように各ＩＧＢＴチップ１２を配置する必要がある。しかし、ＩＧＢＴチップ１２が完全に均一に動作するように設計することは困難であり、各ＩＧＢＴチップ１２が完全に均一に動作するように各ＩＧＢＴチップ１２を配置することは困難である。これは、ＩＧＢＴチップ１２の容量が大きくなるほど、すなわちＩＧＢＴチップ１２の平面積が大きくなるほど、困難である。
また、比較例３では、ＩＧＢＴチップ１２内に多数配置されたアクティブセル領域ＬＣａ（図２５参照）も均一に動作させる必要があるが、各アクティブセル領域ＬＣａを完全に均一に動作させることは、不可能である。したがって、各ＩＧＢＴチップ１２の動作にある程度の不均一性があったとしても、ＩＧＢＴモジュール１０が破損しないようにすることも必要である。
ＩＧＢＴチップ１２の耐圧が高くなるほど、ＩＧＢＴチップ１２のオン電圧も上昇するので、ＩＥ効果を向上させるために、アクティブセル領域ＬＣａの両側には、ｐ型フローティング領域ＰＦが設けられる。しかし、Ｌ負荷スイッチング動作において、ターンオン時にｐ型フローティング領域ＰＦがチャージアップすること、または、コレクタ電位が変動することによってｐ型フローティング領域ＰＦを介してゲート電極ＧＥに変位電流が流れ込む（プラス(順方向）／マイナス（逆方向）側）ことにより、ゲート電位が振動する。そして、互いに並列に接続された複数個のＩＧＢＴチップを有するＩＧＢＴモジュールが動作する際に、各ＩＧＢＴモジュールが均一に動作しなくなる。ここで、変位電流を変位電流Ｉとし、コレクタ電位をコレクタ電位ＶＣとし、時間を時間ｔとし、容量を容量Ｃ０としたとき、変位電流Ｉは、下記式（１）により表される。
Ｉ＝（ｄ（ＶＣ）／ｄｔ）・Ｃ０ （１）
一方、アクティブセル領域ＬＣａの両側にｐ型フローティング領域ＰＦが設けられない場合でも、容量Ｃｇｄ（図２９および図３０参照）からなる帰還容量を介してゲート電極ＧＥへ変位電流が流れ込むので、容量Ｃｇｄを小さくする必要がある。
図５６は、比較例３の半導体装置におけるゲート・エミッタ間電圧のゲート電荷量依存性を示すグラフである。図５７は、実施の形態２の半導体装置におけるゲート・エミッタ間電圧のゲート電荷量依存性を示すグラフである。図５６および図５７の横軸は、単位面積当たりの電荷量Ｑｇを示し、図５６および図５７の縦軸は、ゲート・エミッタ間電圧としての電圧ＶＧＥを示す。図５６および図５７は、測定されたデータを示す。なお、図５６および図５７のグラフでは、具体的な数値の表示を省略するが、図５６および図５７の間で、横軸および縦軸のそれぞれの範囲を等しくしている。
ＧＧ型のアクティブセル領域を有する比較例３の半導体装置では、ゲート電極ＧＥに変位電流が流れ込むことにより、ターンオン時に電圧ＶＧＥが急激に上昇し、例えば電圧ＶＧＥの時間変化率またはアクティブセル領域ＬＣａに流れる電流の時間変化率が大きくなるため、電圧ＶＧＥにノイズが発生しやすくなる。このノイズの発生も、各ＩＧＢＴチップ１２が均一に動作しない原因となる。したがって、図５６の領域ＧＡ７に示すように、ＧＧ型アクティブセル領域を有する比較例３の半導体装置では、ゲート・エミッタ間電圧としての電圧ＶＧＥが振動する。
また、比較例３の半導体装置では、ＩＧＢＴチップ１２の制御回路ＣＴＣ２側に外付けされたゲート抵抗としての抵抗Ｒｇ（図３０参照）を調整することによっては、ゲート電極ＧＥに流れ込む変位電流の量を制御することができない。
一方、ＥＧＥ型アクティブセル領域を有する本実施の形態２の半導体装置では、ゲート電極ＧＥに変位電流が流れ込むことを防止することができるので、電圧ＶＧＥにノイズが発生しにくくなる。したがって、図５７に示すように、ＥＧＥ型アクティブセル領域を有する本実施の形態２の半導体装置では、ゲート・エミッタ間電圧としての電圧ＶＧＥが振動しない。
図５８および図５９は、比較例３の半導体装置および実施の形態２の半導体装置におけるＬ負荷スイッチングのターンオフ時のスイッチング波形を示すグラフである。図５８および図５９の横軸は、時間を示し、図５８の縦軸は、コレクタ・エミッタ間電圧としての電圧ＶＣＥを示し、図５９の縦軸は、コレクタ・エミッタ間電流としての電流ＩＣを示す。図５８および図５９は、測定されたデータを示す。なお、図５６および図５７のグラフでは、具体的な数値の表示を省略するが、図５８および図５９の間で、横軸および縦軸のそれぞれの範囲を等しくしている。また、図５８および図５９では、比較例３および実施の形態２におけるゲート・エミッタ電圧としての電圧ＶＧＥを併記している。
比較例３の半導体装置では、ゲート電極ＧＥに流れ込む変位電流の影響により、Ｌ負荷スイッチングのターンオフ時に、容量Ｃｇｄにおける電荷量が放電された後も、ゲート電位が一定に保たれる場合がある。ＩＧＢＴチップ間で、回路中での各ＩＧＢＴチップ１２の配置位置が互いに異なり、例えば各ＩＧＢＴチップ１２の寄生浮遊インダクタンス間などが互いに異なることによって、変位電流は、ＩＧＢＴチップ間で互いに異なりやすくなる。また、ＩＧＢＴチップ間で、ゲート抵抗としての抵抗Ｒｇと変位電流との積により表されるゲート電位が互いに異なることによっても、変位電流は、ＩＧＢＴチップ間で互いに異なりやすくなる。このような場合、電気的に互いに並列に接続された複数のＩＧＢＴチップを動作させる際に、各ＩＧＢＴチップ１２を均一に動作させることは、困難になる。
また、変位電流およびゲート電位は、同一のＩＧＢＴチップ１２内で電気的に互いに並列に接続された複数のアクティブセル領域ＬＣａ（図２５参照）の各々の間でも互いに異なりやすい。このような場合、電気的に互いに並列に接続された複数のＩＧＢＴチップ１２を動作させる際に、各ＩＧＢＴチップ１２を均一に動作させることは、さらに困難になる。
一方、本実施の形態２の半導体装置では、ゲート電極ＧＥに変位電流が流れ込むことを防止することができ、各ＩＧＢＴチップ１２の動作に及ぼす変位電流の影響を排除することができる。そのため、電気的に互いに並列に接続された複数のＩＧＢＴチップ１２を動作させる際に、各ＩＧＢＴチップ１２を均一に動作させることができる。
また、比較例３の半導体装置では、各ＩＧＢＴチップ１２が有する容量が大きく、ゲート電極ＧＥに供給される信号に対するスイッチング動作が遅くなって、例えば配線のインダクタンスなど回路中の配置位置の影響が大きくなり、各ＩＧＢＴチップ１２が均一に動作しにくくなる。また、各ＩＧＢＴチップ１２の容量が大きくなると、スイッチング動作に要する時間が長くなって、各ＩＧＢＴチップ１２が発熱する時間が長くなり、ＩＧＢＴチップ間で、各ＩＧＢＴチップ１２の発熱量または温度が異なりやすくなる。
各ＩＧＢＴチップ１２の発熱量または温度がＩＧＢＴチップ間で互いに異なる場合、ＩＧＢＴチップ間で、オン電圧または閾値電圧Ｖｔｈが異なり、複数のＩＧＢＴチップ１２のうち、一部のＩＧＢＴチップ１２に、電流が集中して流れ、ゲート・エミッタ間電圧としての電圧ＶＧＥが振動するか、またはＩＧＢＴチップが破損するおそれがある。また、製造されたＩＧＢＴチップ間での特性の変動率が同じであっても、ＩＧＢＴチップ１２の容量が大きい場合、ＩＧＢＴチップ１２の容量が小さい場合に比べて、ＩＧＢＴチップ間での特性の変動量は大きくなり、ＩＧＢＴチップ間での容量の変動量は大きくなる。
比較例３の半導体装置に備えられたＩＧＢＴチップは、大電力変換装置用のＩＧＢＴチップであるため、容量が大きい。そのため、ＩＧＢＴチップ間での容量の変動量は大きい。
一方、本実施の形態２の半導体装置としてのモジュールは、ＥＧＥ型のアクティブセル領域を有する複数個のＩＧＢＴチップ１２が互いに並列に接続されてなる。このような本実施の形態２の半導体装置に備えられたＩＧＢＴチップ１２も、比較例３の半導体装置に備えられたＩＧＢＴチップ１２と同様に、大電力変換装置用のＩＧＢＴチップではあるものの、本実施の形態２の半導体装置では、比較例３の半導体装置に比べ、ＩＧＢＴチップ１２の容量を小さくすることができる。
そのため、電気的に互いに並列に接続された複数のＩＧＢＴチップ１２を動作させる際に、回路中の配置位置の影響を小さくし、各ＩＧＢＴチップ１２を均一に動作させることができる。また、各ＩＧＢＴチップ１２の発熱量または温度を同じにすることができ、ゲート・エミッタ間電圧としての電圧ＶＧＥが振動することを防止または抑制し、ＩＧＢＴチップ１２が破損することを防止または抑制することができる。すなわち、モジュールの出力に振動が発生することを防止または抑制することができ、または、一部のＩＧＢＴチップ１２に電流が集中して破損することを防止または抑制することができる。したがって、本実施の形態２の半導体装置では、比較例３の半導体装置に比べ、半導体装置の性能を向上させることができる。
好適には、各ＩＧＢＴチップ１２が有する容量はできるだけ小さくすることが望ましい。例えば、オンするまで立ち上がらせるのに必要な単位面積当たりのゲート電荷量（Ｑｇ）が、６００ｎＣ／ｃｍ２以下、また単位面積当たりの入力容量（Ｃｉｅｓ）が、１１０ｐＦ／ｍｍ２以下であることが望ましい。これにより、例えば大電力変換装置用として、それぞれ大きな容量を有し、電気的に並列に接続された複数のＩＧＢＴチップ１２からなるＩＧＢＴモジュール１０として、本実施の形態２の半導体装置を用いる場合、スイッチング動作を行う際に、各ＩＧＢＴチップ１２の発熱量または温度を同じにすることができる。そのため、ゲート・エミッタ間電圧としての電圧ＶＧＥが振動することを防止または抑制し、ＩＧＢＴチップ１２が破損することを防止または抑制することができる。
また、互いに並列に接続された複数のＩＧＢＴチップを動作させたときのＲＢＳＯＡ（Reverse Bias Safe Operating Area）耐量は、１つのＩＧＢＴチップを動作させたときのＲＢＳＯＡ耐量よりも低下する。これは、例えば、互いに並列に接続された複数のＩＧＢＴチップ１２を動作させた場合、これらのＩＧＢＴチップ１２が少しでも均一に動作しなければ、一部のＩＧＢＴチップ１２に電流が集中して流れるためと考えられる。そのため、ＩＧＢＴチップ単体のＲＢＳＯＡ耐量を向上させることが望ましい。
本実施の形態２の半導体装置では、ＩＧＢＴチップ１２に含まれるアクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、ｐチャネル型の寄生ＭＯＳＦＥＴを介して正孔を排出することができるので、ＲＢＳＯＡ耐量を容易に向上させることができる。また、ＩＧＢＴチップ１２に含まれる複数のハイブリッドセル領域ＬＣｈの間で、例えばＩＧＢＴチップ１２の最外周部など、一部のハイブリッドセル領域ＬＣｈに電流が集中して流れることを、防止または抑制することができる。そのため、ＩＧＢＴチップ１２に含まれ、互いに並列に接続された複数のアクティブセル領域としてのハイブリッドセル領域ＬＣｈを、均一に動作させることができる。
ここで、比較例３と本実施の形態２との間で、互いに並列に接続された３つのＩＧＢＴチップ１２に負荷短絡試験を行ったときの、ゲート電位、コレクタ電位およびコレクタ電流を、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて回路シミュレーションを行った結果を示す。
図６０は、比較例３の半導体装置に含まれるＩＧＢＴチップのデバイス擬似モデルを示す等価回路図である。図６１は、実施の形態２の半導体装置に含まれるＩＧＢＴチップのデバイス擬似モデルを示す等価回路図である。図６２は、比較例３および実施の形態２の半導体装置における回路シミュレーション用の回路図である。図６３は、比較例３の半導体装置における回路シミュレーションの結果を示すグラフである。図６４は、実施の形態２の半導体装置における回路シミュレーションの結果を示すグラフである。なお、図６３および図６４のグラフでは、具体的な数値の表示を省略するが、図６３および図６４の間で、横軸および縦軸のそれぞれの範囲を等しくしている。
図６２に示す回路シミュレーション用の回路では、電源電位ＶＣＣを有する直流電源ＢＡＴと、キャパシタＣＡＰと、３つのＩＧＢＴチップ１２と、が並列に接続されている。各ＩＧＢＴチップ１２において、コレクタ電極ＣＥと電源電位ＶＣＣとの間には、インダクタンスＬｃを有する浮遊インダクタが接続され、エミッタ電極ＥＥと接地電位との間には、インダクタンスＬｅを有する浮遊インダクタが接続されている。各ＩＧＢＴチップ１２において、ゲート電極ＧＥには、インダクタンスＬｇを有する浮遊インダクタおよび抵抗Ｒｇを介して交流信号源ＡＳが接続されている。
負荷短絡試験では、ゲート電位、すなわちゲート・エミッタ間電圧としての電圧ＶＧＥに及ぼされる影響を少なくすることが望ましい。ところが、ＧＧ型アクティブセル領域を有する比較例３の半導体装置では、直流電源ＢＡＴの電圧を直接遮断するかまたは印加するハードスイッチング条件では、Ｌ負荷（あるいは無負荷）スイッチングの際に、コレクタ電位、すなわちコレクタ・エミッタ間電圧としての電圧ＶＣＥの時間変化率が大きくなり、ゲート電極ＧＥに発生する変位電流が大きくなる。例えば、電圧ＶＣＥが数千Ｖであるか、または、コレクタ電流としての電流ＩＣが数千Ａである場合、コレクタ電位の変動またはコレクタ電流の変動によって、ゲート電位に多大な影響が及ぼされる。
ＧＧ型アクティブセル領域を有するＩＧＢＴチップを備えた比較例３の半導体装置では、図２５に示したように、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥ（図１参照）に接続されたトレンチゲート電極ＴＧ１およびＴＧ２の各々とが、ゲート絶縁膜ＧＩを介して隣り合っている。そのため、図６０に示すように、変位電流経路ＰＡ１００は、ゲート電極ＧＥに接続されている。したがって、図６３に示すように、ゲート電位（電圧ＶＧＥ）、コレクタ電位（電圧ＶＣＥ）およびコレクタ電流（電流ＩＣ）は、振動する。
一方、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップを備えた本実施の形態２の半導体装置では、図４に示したように、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥに接続されたトレンチゲート電極ＴＧ１とが、エミッタ電極ＥＥに接続されたトレンチゲート電極ＴＧ２およびＴＧ３の各々によって遮断されており、隣り合っていない。そのため、図６１に示すように、エミッタ電極ＥＥに接続された変位電流経路ＰＡ１には変位電流が流れるが、ゲート電極ＧＥに接続された変位電流経路ＰＡ２にはあまり変位電流が流れない。したがって、図６４に示すように、ゲート電位（電圧ＶＧＥ）、コレクタ電位（電圧ＶＣＥ）およびコレクタ電流（電流ＩＣ）は、振動しない。
すなわち、本実施の形態２の半導体装置では、ゲート電極ＧＥに変位電流が流れ込むことを防止することができるので、負荷短絡試験において、ハードスイッチング条件でも、変位電流によりゲート電位に影響が及ぼされることを防止することができる。
＜実施の形態２の半導体装置の変形例＞
実施の形態２の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であり、各アクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されていた。一方、実施の形態２の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であればよいので、各アクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に沿って、互いに間隔を空けて配置されていてもよい。このような例を、実施の形態２の半導体装置の変形例として説明する。
本変形例の半導体装置に備えられたＩＧＢＴチップでは、実施の形態１の半導体装置としてのＩＧＢＴチップと同様に、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に互いに間隔を空けて配置されている。また、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、ｐ＋型半導体領域ＰＲと同じ位置に配置されている。
これにより、本変形例の半導体装置では、実施の形態１の半導体装置が比較例２の半導体装置に対して有する効果と同様の効果を有し、実施の形態２の半導体装置に比べて、オン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
（実施の形態３）
実施の形態３では、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置において、アクティブセル領域の幅が狭く、平面視において、接続電極とトレンチゲート電極とが重なっている例について説明する。
本実施の形態３の半導体装置では、半導体チップＣＨＰ（図１参照）に備えられたＩＧＢＴが、図２６〜図２８を用いて説明した比較例２の半導体装置に備えられたＩＧＢＴと同様のＩＧＢＴであってもよい。したがって、以下では、半導体チップＣＨＰに備えられたＩＧＢＴが、比較例２の半導体装置に備えられたＩＧＢＴと同様のＩＧＢＴである場合について、説明する。
＜半導体装置の構成＞
初めに、本実施の形態３の半導体装置の構成について説明する。
本実施の形態３の半導体装置の構造は、平面視において、接続電極ＣＰとトレンチゲート電極ＴＧ２およびＴＧ３とが重なっている点を除き、図２６〜図２８を用いて説明した比較例２の半導体装置の構造と同様である。したがって、以下では、主として、比較例２の半導体装置の構造と異なる点について、説明する。
図６５は、実施の形態３の半導体装置の要部平面図である。図６６は、実施の形態３の半導体装置の要部断面図である。図６６は、図６５のＡ−Ａ線に沿った断面図である。なお、図６５のＢ−Ｂ線に沿った断面図は、ｎ＋型エミッタ領域ＮＥが設けられていない点を除き、図６６に示す断面図と同様である。
本実施の形態３の半導体装置では、比較例２の半導体装置と同様に、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々には、複数のｎ＋型エミッタ領域ＮＥが形成されている。
また、本実施の形態３では、比較例２と同様に、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、トレンチＴ１、Ｔ２およびＴ３の延在方向であるＹ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、本実施の形態３では、比較例２と同様に、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
一方、本実施の形態３の半導体装置では、比較例２の半導体装置とは異なり、ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴは、平面視において、トレンチＴ２と重なり、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴは、平面視において、トレンチＴ３と重なる。
または、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲが、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩと接触し、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲが、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触していてもよい。
＜半導体装置の製造方法＞
本実施の形態３の半導体装置の製造方法は、平面視において、接続電極ＣＰとトレンチゲート電極ＴＧ２およびＴＧ３とが重なる点を除き、図７〜図２４を用いて説明した実施の形態１の半導体装置の製造方法と同様である。
すなわち、本実施の形態３の半導体装置の製造工程において、ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴは、平面視において、トレンチＴ２と重なるように形成され、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴは、平面視において、トレンチＴ３と重なるように形成される。
なお、本実施の形態３の半導体装置の製造工程では、実施の形態１とは異なり、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、コンタクト溝ＣＴは、平面視において、Ｙ軸方向（図６５参照）に沿って、連続して形成され、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成される。
＜比較例２の半導体装置の課題について＞
ＩＧＢＴの性能を向上させるためには、オン電圧を低減し、かつ、スイッチング損失を低減することが望ましく、オン電圧を低減し、かつ、スイッチング損失を低減するためには、ＩＥ効果を高くすることが望ましい。
すなわち、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、例えばＩＥ効果などの半導体装置としての性能をさらに向上させることが望ましい。
ＩＧＢＴにおいて、ＩＥ効果を高くするためには、エミッタ電極ＥＥからの電子注入効率を高くすることが有効である。また、エミッタ電極ＥＥからの電子注入効率を高くするためには、正孔電流を小さくすることが有効である。
ここで、トレンチＴ１とトレンチＴ２との間であって、かつ、トレンチＴ１およびＴ２の底部からｐ型ボディ領域ＰＢまでの間の部分では、正孔電流は、拡散電流に支配される。また、比較例２の半導体装置では、本実施の形態３の半導体装置に比べ、トレンチＴ１とトレンチＴ２との間に位置する部分の半導体層ＳＬｎのＸ軸方向における幅が広い。そのため、比較例２の半導体装置では、本実施の形態３の半導体装置に比べ、正孔排出抵抗が低くなり、正孔がｎ−型ドリフト領域ＮＤのうちエミッタ電極ＥＥ側の部分に蓄積しにくく、エミッタ電極ＥＥからの電子注入効率が低くなって、ＩＥ効果が低くなるおそれがある。なお、トレンチＴ１とトレンチＴ３の間も、トレンチＴ１とトレンチＴ２の間と同様である。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態３の半導体装置では、平面視において、ハイブリッドサブセル領域ＬＣｈ１に設けられた接続電極ＣＰとトレンチゲート電極ＴＧ２とが重なり、ハイブリッドサブセル領域ＬＣｈ２に設けられた接続電極ＣＰとトレンチゲート電極ＴＧ３とが重なる。
本実施の形態３の半導体装置では、比較例２の半導体装置に比べ、トレンチＴ１とトレンチＴ２との間、および、トレンチＴ１とトレンチＴ３との間、に位置する部分の半導体層ＳＬｎの幅が狭い。そのため、本実施の形態３の半導体装置では、比較例２の半導体装置に比べ、正孔排出抵抗が高くなり、正孔がｎ−型ドリフト領域ＮＤのうちエミッタ電極ＥＥ側の部分に蓄積しやすくなり、エミッタ電極ＥＥからの電子の注入効率が高くなって、ＩＥ効果が高くなる。したがって、本実施の形態３の半導体装置では、比較例２の半導体装置に比べ、半導体装置の性能を向上させることができる。
＜実施の形態３の半導体装置の変形例＞
実施の形態３の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であり、各アクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、ｐ＋型半導体領域ＰＲは、トレンチＴ１、Ｔ２およびＴ３の延在方向であるＹ軸方向に沿って、連続して形成されていた。
一方、実施の形態３の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であればよいので、各アクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に互いに間隔を空けて配置されていてもよい。このような例を、実施の形態３の半導体装置の変形例として説明する。
図６７は、実施の形態３の変形例の半導体装置の要部平面図である。図６８は、実施の形態３の変形例の半導体装置の要部断面図である。図６８は、図６７のＢ−Ｂ線に沿った断面図である。なお、図６７のＡ−Ａ線に沿った断面図は、図６６に示した断面図と同様である。
本変形例の半導体装置に備えられたＩＧＢＴチップは、実施の形態１の半導体装置としてのＩＧＢＴチップと同様に、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に互いに間隔を空けて配置されている。また、本変形例では、実施の形態１と同様に、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、ｐ＋型半導体領域ＰＲと同じ位置に配置されている。
したがって、本変形例では、ハイブリッドサブセル領域ＬＣｈ１において、複数のコンタクト溝ＣＴの各々は、平面視において、トレンチＴ２と重なり、ハイブリッドサブセル領域ＬＣｈ２において、複数のコンタクト溝ＣＴの各々は、平面視において、トレンチＴ３と重なる。
または、ハイブリッドサブセル領域ＬＣｈ１において、複数のｐ＋型半導体領域ＰＲの各々が、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩと接触し、ハイブリッドサブセル領域ＬＣｈ２において、複数のｐ＋型半導体領域ＰＲの各々が、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触していてもよい。
これにより、本変形例の半導体装置では、実施の形態１の半導体装置が比較例２の半導体装置に対して有する効果と同様の効果を有し、実施の形態３の半導体装置に比べて、オン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
（実施の形態４）
実施の形態４では、ＥＧＥ型のアクティブセル領域に加えてＥＥ型（エミッタ−エミッタ型）のインアクティブセル領域（非アクティブセル領域）を有するＩＧＢＴを備えた半導体装置の例について説明する。なお、ＩＧＢＴがＥＥ型のインアクティブセル領域を有する、とは、インアクティブセル領域に互いに間隔を空けて配置された２つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続されていることを、意味する。
本実施の形態４の半導体装置では、半導体チップＣＨＰ（図１参照）に備えられたＩＧＢＴのうちＥＧＥ型のアクティブセル領域が、図２６〜図２８を用いて説明した比較例２の半導体装置に備えられたＩＧＢＴのＥＧＥ型のアクティブセル領域と同様のＥＧＥ型のアクティブセル領域であってもよい。したがって、以下では、半導体チップＣＨＰに備えられたＩＧＢＴのうちＥＧＥ型のアクティブセル領域が、比較例２の半導体装置に備えられたＩＧＢＴのうちＥＧＥ型のアクティブセル領域と同様のＥＧＥ型のアクティブセル領域である場合について、説明する。
図６９は、実施の形態４の半導体装置の要部平面図である。図７０は、実施の形態４の半導体装置の要部断面図である。図７０は、図６９のＡ−Ａ線に沿った断面図である。なお、図６９のＢ−Ｂ線に沿った断面図は、ｎ＋型エミッタ領域ＮＥが設けられていない点を除き、図７０に示す断面図と同様である。
本実施の形態４の半導体装置では、比較例２の半導体装置と同様に、各単位セル領域ＬＣは、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、２つのインアクティブセル領域ＬＣｉと、を有する。また、本実施の形態４の半導体装置では、比較例２の半導体装置と同様に、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々には、複数のｎ＋型エミッタ領域ＮＥが形成されている。
本実施の形態４では、比較例２と同様に、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、トレンチＴ１、Ｔ２およびＴ３の延在方向であるＹ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、本実施の形態４では、比較例２と同様に、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
一方、本実施の形態４では、比較例２とは異なり、各単位セル領域ＬＣは、さらに、ＥＥ型インアクティブセル領域としてのインアクティブセル領域ＬＣｅと、３つ目のインアクティブセル領域ＬＣｉと、を有する。インアクティブセル領域ＬＣｅは、Ｘ軸方向において、インアクティブセル領域ＬＣｉを挟んでハイブリッドセル領域ＬＣｈと反対側に配置されている。３つ目のインアクティブセル領域ＬＣｉは、Ｘ軸方向において、インアクティブセル領域ＬＣｅを挟んで他のインアクティブセル領域ＬＣｉと反対側に配置されている。
インアクティブセル領域ＬＣｅ、および、３つ目のインアクティブセル領域ＬＣｉの各々は、平面視において、Ｙ軸方向に延在する。インアクティブセル領域ＬＣｅの幅Ｗｅは、ハイブリッドセル領域ＬＣｈの幅Ｗｈよりも狭い。また、好適には、インアクティブセル領域ＬＣｅの幅Ｗｅは、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭い。
Ｘ軸方向で隣り合う２つの単位セル領域ＬＣは、１つのインアクティブセル領域ＬＣｉを共有する。したがって、単位セル領域ＬＣは、ハイブリッドセル領域ＬＣｈに対してＸ軸方向における負側に隣接して配置されたインアクティブセル領域ＬＣｉの正側の半分の部分ＬＣｉ１を有する。また、単位セル領域ＬＣは、インアクティブセル領域ＬＣｅに対してＸ軸方向における正側に隣接して配置されたインアクティブセル領域ＬＣｉ（３つ目のインアクティブセル領域ＬＣｉ）の負側の半分の部分ＬＣｉ２を有する。
なお、インアクティブセル領域ＬＣｅとハイブリッドセル領域ＬＣｈとの間に配置されたインアクティブセル領域ＬＣｉを、インアクティブセル領域ＬＣｉ０と称する。インアクティブセル領域ＬＣｉ０におけるｐ型フローティング領域ＰＦは、トレンチＴ３とトレンチＴ４との間に位置する部分の半導体層ＳＬｎに形成されている。
インアクティブセル領域ＬＣｅは、トレンチゲート電極ＴＧ４と、トレンチゲート電極ＴＧ５と、を有する。トレンチゲート電極ＴＧ４は、インアクティブセル領域ＬＣｅと、インアクティブセル領域ＬＣｉ０との間に配置され、トレンチゲート電極ＴＧ５は、インアクティブセル領域ＬＣｅと、インアクティブセル領域ＬＣｉの部分ＬＣｉ２との間に配置されている。トレンチゲート電極ＴＧ４およびＴＧ５は、エミッタ電極ＥＥと電気的に接続されている。
インアクティブセル領域ＬＣｅには、ハイブリッドセル領域ＬＣｈとは異なり、ｎ＋型エミッタ領域ＮＥが形成されていない。
３つ目のインアクティブセル領域ＬＣｉには、他のインアクティブセル領域ＬＣｉと同様に、ｐ型フローティング領域ＰＦが設けられている。この３つ目のインアクティブセル領域ＬＣｉに設けられたｐ型フローティング領域ＰＦは、トレンチＴ５を挟んでトレンチＴ４と反対側に位置する部分の半導体層ＳＬｎに形成されている。好適には、この３つ目のインアクティブセル領域ＬＣｉに設けられたｐ型フローティング領域ＰＦは、トレンチＴ５の内壁に形成されたゲート絶縁膜ＧＩに接触している。
この３つ目のインアクティブセル領域ＬＣｉに設けられたｐ型フローティング領域ＰＦの下面Ｓｂ側の端部は、Ｚ軸方向において、トレンチゲート電極ＴＧ４およびＴＧ５の各々がそれぞれ形成されたトレンチＴ４およびＴ５の下面Ｓｂ側の端部に対して下面Ｓｂ側に配置されている。このようなときは、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉが、インアクティブセル領域ＬＣｅのＸ軸方向における幅Ｗｅよりも広い場合でも、耐圧を確保することができる。
なお、図６９および図７０に示す例では、インアクティブセル領域ＬＣｅのＸ軸方向における幅Ｗｅを、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉよりも狭くしている。このようなときは、ＩＥ効果を高めることができる。
次に、本実施の形態４の半導体装置としての半導体チップにおける単位セル領域ＬＣの構成について説明する。
トレンチＴ４は、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ３を挟んでトレンチＴ１と反対側に配置され、かつ、平面視において、Ｙ軸方向に延在する。トレンチＴ４の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ４の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ４を埋め込むように、トレンチゲート電極ＴＧ４が形成されている。トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。
トレンチＴ５は、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、トレンチＴ４を挟んでトレンチＴ３と反対側に配置され、かつ、平面視において、Ｙ軸方向に延在する。トレンチＴ５の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ５の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ５を埋め込むように、トレンチゲート電極ＴＧ５が形成されている。トレンチゲート電極ＴＧ５は、エミッタ電極ＥＥと電気的に接続されている。
インアクティブセル領域ＬＣｅでは、ｐ型ボディ領域ＰＢは、トレンチＴ４とトレンチＴ５との間に位置する部分の半導体層ＳＬｎに形成され、トレンチＴ４の内壁に形成されたゲート絶縁膜ＧＩ、および、トレンチＴ５の内壁に形成されたゲート絶縁膜ＧＩに接触している。
インアクティブセル領域ＬＣｅでは、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ＋型半導体領域ＰＲは、トレンチＴ４とトレンチＴ５との間に位置する部分の半導体層ＳＬｎに形成され、ｐ型ボディ領域ＰＢに接触している。また、ｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと電気的に接続されている。インアクティブセル領域ＬＣｅでは、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
層間絶縁膜ＩＬは、インアクティブセル領域ＬＣｅで、ｐ型ボディ領域ＰＢを覆うように形成されている。インアクティブセル領域ＬＣｅでは、層間絶縁膜ＩＬおよび半導体層ＳＬｎには、層間絶縁膜ＩＬを貫通して半導体層ＳＬｎの途中まで達する開口部としてのコンタクト溝ＣＴが形成されている。インアクティブセル領域ＬＣｅにおいて、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に延在する。インアクティブセル領域ＬＣｅでは、ｐ＋型半導体領域ＰＲは、コンタクト溝ＣＴに露出した部分のｐ型ボディ領域ＰＢに形成されている。インアクティブセル領域ＬＣｅでは、コンタクト溝ＣＴに埋め込まれた接続電極ＣＰが形成されている。インアクティブセル領域ＬＣｅでは、接続電極ＣＰは、ｐ＋型半導体領域ＰＲと接触している。そのため、インアクティブセル領域ＬＣｅで形成されたｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと、接続電極ＣＰを介して電気的に接続されている。
なお、前述したように、インアクティブセル領域ＬＣｅでは、ｎ＋型エミッタ領域ＮＥは、形成されていない。したがって、インアクティブセル領域ＬＣｅは、ＩＧＢＴとしては動作しない。
本実施の形態４では、インアクティブセル領域ＬＣｅにおいて、ｐ型ボディ領域ＰＢの下には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されていない。
＜半導体装置の製造方法＞
本実施の形態４の半導体装置の製造方法は、ハイブリッドセル領域ＬＣｈに加えて、インアクティブセル領域ＬＣｅを形成する点で、図７〜図２４を用いて説明した実施の形態１の半導体装置の製造方法と同様である。また、インアクティブセル領域ＬＣｅを形成する工程は、トレンチＴ４およびＴ５をトレンチＴ２およびＴ１と同様に形成し、ｎ型ホールバリア領域ＮＨＢおよびｎ＋型エミッタ領域ＮＥを形成しない点を除き、ハイブリッドサブセル領域ＬＣｈ１を形成する工程と同様にすることができる。
なお、本実施の形態４の半導体装置の製造工程では、実施の形態１とは異なり、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、コンタクト溝ＣＴは、平面視において、Ｙ軸方向（図６９参照）に沿って、連続して形成され、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成される。
＜比較例２の半導体装置の課題について＞
ＩＧＢＴの性能を向上させるためには、ＩＧＢＴがオン状態のときにハイブリッドセル領域ＬＣｈでｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔を、Ｌ負荷スイッチングのターンオフ時に、効率よく排出することが望ましい。
すなわち、ＥＧＥ型のアクティブセル領域を有するＩＧＢＴを備えた半導体装置（比較例２の半導体装置）では、例えばターンオフ時における正孔の排出効率などの半導体装置としての性能をさらに向上させることが望ましい。
ハイブリッドセル領域ＬＣｈを有するＩＧＢＴにおいて、ターンオフ時にハイブリッドセル領域ＬＣｈにおいて正孔を効率よく排出するためには、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを下げることが望ましい。
しかし、比較例２の半導体装置で、ハイブリッドセル領域ＬＣｈにおいて、ｎ型ホールバリア領域ＮＨＢが形成されている場合には、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度が、ｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高いため、ｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを下げることができない。そのため、ＩＧＢＴがオン状態のときにハイブリッドセル領域ＬＣｈでｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔を、ＩＧＢＴのターンオフ時に、効率よく排出することができず、ターンオフ動作を高速化することができない。
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置では、単位セル領域ＬＣは、ハイブリッドセル領域ＬＣｈに加えて、インアクティブセル領域ＬＣｅを有し、ハイブリッドセル領域ＬＣｈではｎ型ホールバリア領域ＮＨＢが形成されているが、インアクティブセル領域ＬＣｅではｎ型ホールバリア領域ＮＨＢが形成されていない。
そのため、本実施の形態４の半導体装置では、ハイブリッドセル領域ＬＣｈに形成されたｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈがｎ型ホールバリア領域ＮＨＢに起因して高くなっている場合でも、インアクティブセル領域ＬＣｉにおけるｐチャネル型の寄生ＭＯＳＦＥＴの閾値電圧Ｖｔｈを下げることができる。したがって、ＩＧＢＴがオン状態のときにハイブリッドセル領域ＬＣｈでｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔を、ＩＧＢＴのターンオフ時に、インアクティブセル領域ＬＣｅにおいて効率よく排出することができるので、ターンオフ動作を高速化することができる。
したがって、本実施の形態４の半導体装置では、比較例２の半導体装置に比べ、例えばターンオフ時における正孔の排出効率などの半導体装置としての性能を向上させることができる。
また、本実施の形態４の半導体装置では、ハイブリッドセル領域ＬＣｈには、ｎ＋型エミッタ領域ＮＥが形成され、ｎｐｎバイポーラトランジスタからなる寄生バイポーラトランジスタが形成されている。しかし、本実施の形態４の半導体装置では、インアクティブセル領域ＬＣｅには、ｎ＋型エミッタ領域ＮＥが形成されておらず、ｎｐｎバイポーラトランジスタからなる寄生バイポーラトランジスタが形成されていない。そのため、本実施の形態４の半導体装置では、インアクティブセル領域ＬＣｅにおいて、ラッチアップが発生しにくくなるため、比較例２の半導体装置に比べて、ＲＢＳＯＡ耐量などの破壊耐量を向上させることができる。
＜実施の形態４の半導体装置の変形例＞
実施の形態４の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であり、各アクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、ｐ＋型半導体領域ＰＲは、トレンチＴ１、Ｔ２およびＴ３の延在方向であるＹ軸方向に沿って、連続して形成されていた。
一方、実施の形態４の半導体装置に備えられたＩＧＢＴチップは、ＥＧＥ型アクティブセル領域を有するＩＧＢＴチップとしての半導体装置であればよいので、各アクティブセル領域としてのハイブリッドセル領域ＬＣｈにおいて、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に互いに間隔を空けて配置されていてもよい。このような例を、実施の形態４の半導体装置の変形例として説明する。
図７１は、実施の形態４の変形例の半導体装置の要部平面図である。図７２は、実施の形態４の変形例の半導体装置の要部断面図である。図７２は、図７１のＢ−Ｂ線に沿った断面図である。なお、図７１のＡ−Ａ線に沿った断面図は、図７０に示した断面図と同様である。
本変形例の半導体装置に備えられたＩＧＢＴチップは、実施の形態１の半導体装置としてのＩＧＢＴチップと同様に、複数のｐ＋型半導体領域ＰＲが、Ｙ軸方向に互いに間隔を空けて配置されている。また、本変形例では、実施の形態１と同様に、ハイブリッドサブセル形成領域ＬＣｈ１およびＬＣｈ２の各々において、複数のｎ＋型エミッタ領域ＮＥの各々は、Ｙ軸方向において、ｐ＋型半導体領域ＰＲと同じ位置に配置されている。
これにより、本変形例の半導体装置では、実施の形態１の半導体装置が比較例２の半導体装置に対して有する効果と同様の効果を有し、実施の形態４の半導体装置に比べて、オン電圧を低減することができ、Ｌ負荷スイッチングのターンオン時におけるスイッチング損失を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ＩＧＢＴ
２ 寄生ＭＯＳＦＥＴ
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
１１ ダイオードモジュール
１２ ＩＧＢＴチップ
１３ ダイオード
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＡＲ３、ＡＲ４ 領域
ＢＡＴ 直流電源
ＣＡＰ キャパシタ
ＣＥ コレクタ電極
Ｃｅｄ、Ｃｆｐｃ、Ｃｇｄ、Ｃｇｆｐ、Ｃｇｓ 容量
ＣＦ 導電膜
ＣＨＰ 半導体チップ
ＣＬ ｐ＋型コレクタ領域
ＣＰ、ＧＴＧ 接続電極
ＣＲ１、ＣＲ２ 変位電流
ＣＴ コンタクト溝
ＣＴＣ１、ＣＴＣ２ 制御回路
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰＦ、ＩＦ 絶縁膜
ＧＡ１〜ＧＡ７ 領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＨＭ ハードマスク膜
ＩＣ 電流
ＩＬ 層間絶縁膜
ＩＮＶ インバータ
Ｊｐ 正孔電流密度
Ｌ、Ｌｃ、Ｌｅ、Ｌｇ インダクタンス
ＬＣ 単位セル領域
ＬＣａ アクティブセル領域
ＬＣａａ、ＬＣｂａ アクティブセクション
ＬＣａｉ、ＬＣｂｉ インアクティブセクション
ＬＣｅ、ＬＣｉ、ＬＣｉ０ インアクティブセル領域
ＬＣｈ ハイブリッドセル領域
ＬＣｈ１、ＬＣｈ２ ハイブリッドサブセル領域
ＬＣｉ１、ＬＣｉ２ 部分
ＭＯＴ モータ
ＮＤ ｎ−型ドリフト領域
ＮＥ ｎ＋型エミッタ領域
ＮＨＢ ｎ型ホールバリア領域
Ｎｐ 正孔濃度
Ｎｓ ｎ型フィールドストップ領域
ＯＰ１、ＯＰ２ 開口部
ＰＡ１、ＰＡ２ 変位電流経路
ＰＢ ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ ｐ＋型ボディコンタクト領域
ＰＦ ｐ型フローティング領域
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＬＰ ｐ＋型ラッチアップ防止領域
ＰＭ１、ＰＭ２ パワーモジュール
ＰＲ ｐ＋型半導体領域
ＰＴ１〜ＰＴ３ 電流経路
Ｑｇ 電荷量
Ｒ１〜Ｒ３ レジスト膜
Ｒｇ 抵抗
Ｓａ 上面
Ｓｂ 下面
ＳＬｎ、ＳＬｐ 半導体層
ＳＳ 半導体基板
Ｔ１〜Ｔ５ トレンチ
ＴＧ１〜ＴＧ５、ＴＧｚ トレンチゲート電極
ＴＧｐ 端部トレンチゲート電極
ＴＧｘ エミッタ接続部
ＴＭ１、ＴＭ２ 入力端子
ＶＣＣ 電源電位
ＶＣＥ、ＶＧＥ 電圧
Ｖｃｈ 電位
Ｖｔｈ 閾値電圧
Ｗｅ、Ｗｈ、Ｗｈ１、Ｗｈ２、Ｗｉ 幅

Claims (15)

  1. 第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板内に形成された第１導電型の第１半導体層と、
    前記第１半導体層に対して前記第２主面側に位置する部分の前記半導体基板内に形成された、前記第１導電型と異なる第２導電型の第２半導体層と、
    前記第１主面から前記第１半導体層の途中まで達し、かつ、平面視において、第１方向に延在する第１溝部と、
    前記第１主面から前記第１半導体層の途中までそれぞれ達し、前記第１溝部を挟んで両側に配置され、かつ、平面視において、前記第１方向にそれぞれ延在する第２溝部および第３溝部と、
    前記第１溝部の内壁に形成された第１絶縁膜と、
    前記第２溝部の内壁に形成された第２絶縁膜と、
    前記第３溝部の内壁に形成された第３絶縁膜と、
    前記第１絶縁膜上に、前記第１溝部を埋め込むように形成された第１トレンチゲート電極と、
    前記第２絶縁膜上に、前記第２溝部を埋め込むように形成された第２トレンチゲート電極と、
    前記第３絶縁膜上に、前記第３溝部を埋め込むように形成された第３トレンチゲート電極と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成され、前記第１絶縁膜および前記第２絶縁膜に接触した、前記第２導電型の第１半導体領域と、
    前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に形成され、前記第１絶縁膜および前記第３絶縁膜に接触した、前記第２導電型の第２半導体領域と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成され、前記第１半導体領域および前記第１絶縁膜に接触した、前記第１導電型の第３半導体領域と、
    前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に形成され、前記第２半導体領域および前記第１絶縁膜に接触した、前記第１導電型の第４半導体領域と、
    前記第２溝部を挟んで前記第１溝部と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型の第５半導体領域と、
    前記第３溝部を挟んで前記第１溝部と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型の第６半導体領域と、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層にそれぞれ形成され、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第７半導体領域と、
    前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層にそれぞれ形成され、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第８半導体領域と、
    前記第３半導体領域、前記第４半導体領域、前記複数の第７半導体領域、前記複数の第８半導体領域、前記第２トレンチゲート電極および前記第３トレンチゲート電極と電気的に接続されたエミッタ電極と、
    前記第２半導体層と電気的に接続されたコレクタ電極と、
    前記第１トレンチゲート電極と電気的に接続されたゲート電極と、
    を有し、
    前記第５半導体領域の前記第２主面側の端部は、前記第１主面に垂直な第２方向において、前記第２溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記第６半導体領域の前記第２主面側の端部は、前記第２方向において、前記第３溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記複数の第７半導体領域の各々における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第８半導体領域の各々における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第７半導体領域は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記複数の第８半導体領域は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に形成された、前記第１導電型の第９半導体領域と、
    前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に形成された、前記第１導電型の第１０半導体領域と、
    を有し、
    前記第９半導体領域における前記第１導電型の不純物濃度は、前記第９半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第３半導体領域における前記第１導電型の不純物濃度よりも低く、
    前記第１０半導体領域における前記第１導電型の不純物濃度は、前記第１０半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第４半導体領域における前記第１導電型の不純物濃度よりも低い、半導体装置。
  3. 請求項１記載の半導体装置において、
    複数の半導体チップを備え、
    前記複数の半導体チップの各々は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第１溝部と、前記第２溝部および前記第３溝部と、前記第１絶縁膜と、前記第２絶縁膜と、前記第３絶縁膜と、前記第１トレンチゲート電極と、前記第２トレンチゲート電極と、前記第３トレンチゲート電極と、前記第１半導体領域と、前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、前記第６半導体領域と、前記複数の第７半導体領域と、前記複数の第８半導体領域と、前記エミッタ電極と、前記コレクタ電極と、前記ゲート電極と、を有し、
    前記複数の半導体チップの各々の前記エミッタ電極は、互いに電気的に接続され、
    前記複数の半導体チップの各々の前記コレクタ電極は、互いに電気的に接続されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１半導体領域および前記第２半導体領域を覆う第４絶縁膜と、
    前記第４絶縁膜をそれぞれ貫通して前記第１半導体領域の途中までそれぞれ達する複数の第１開口部と、
    前記第４絶縁膜をそれぞれ貫通して前記第２半導体領域の途中までそれぞれ達する複数の第２開口部と、
    前記複数の第１開口部の各々にそれぞれ埋め込まれた複数の第１接続電極と、
    前記複数の第２開口部の各々にそれぞれ埋め込まれた複数の第２接続電極と、
    を有し、
    前記複数の第１開口部は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記複数の第２開口部は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記複数の第７半導体領域は、前記複数の第１開口部の各々に露出した部分の前記第１半導体領域にそれぞれ形成され、
    前記複数の第８半導体領域は、前記複数の第２開口部の各々に露出した部分の前記第２半導体領域にそれぞれ形成され、
    前記エミッタ電極は、前記第３半導体領域および前記複数の第７半導体領域と、前記複数の第１接続電極を介して電気的に接続され、前記第４半導体領域および前記複数の第８半導体領域と、前記複数の第２接続電極を介して電気的に接続されている、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記複数の第１開口部の各々は、平面視において、前記第２溝部と重なり、
    前記複数の第２開口部の各々は、平面視において、前記第３溝部と重なる、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記複数の第７半導体領域の各々は、前記第２絶縁膜と接触し、
    前記複数の第８半導体領域の各々は、前記第３絶縁膜と接触している、半導体装置。
  7. 請求項２記載の半導体装置において、
    前記第１主面から前記第１半導体層の途中まで達し、前記第３溝部を挟んで前記第１溝部と反対側に配置され、かつ、平面視において、前記第１方向に延在する第４溝部と、
    前記第１主面から前記第１半導体層の途中まで達し、前記第４溝部を挟んで前記第３溝部と反対側に配置され、かつ、平面視において、前記第１方向に延在する第５溝部と、
    前記第４溝部の内壁に形成された第５絶縁膜と、
    前記第５溝部の内壁に形成された第６絶縁膜と、
    前記第５絶縁膜上に、前記第４溝部を埋め込むように形成された第４トレンチゲート電極と、
    前記第６絶縁膜上に、前記第５溝部を埋め込むように形成された第５トレンチゲート電極と、
    前記第４溝部と前記第５溝部との間に位置する部分の前記第１半導体層に形成され、前記第５絶縁膜および前記第６絶縁膜に接触した、前記第２導電型の第１１半導体領域と、
    前記第４溝部と前記第５溝部との間に位置する部分の前記第１半導体層に形成され、前記第１１半導体領域に接触した、前記第２導電型の第１２半導体領域と、
    前記第５溝部を挟んで前記第４溝部と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型の第１３半導体領域と、
    を有し、
    前記第６半導体領域は、前記第３溝部と前記第４溝部との間に位置する部分の前記第１半導体層に形成され、
    前記第１３半導体領域の前記第２主面側の端部は、前記第２方向において、前記第５溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記エミッタ電極は、前記第１２半導体領域、前記第４トレンチゲート電極および前記第５トレンチゲート電極と電気的に接続され、
    前記第１２半導体領域における前記第２導電型の不純物濃度は、前記第１１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第１２半導体領域は、前記第１方向に沿って、連続して形成されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１半導体領域および前記第２半導体領域を覆う第７絶縁膜と、
    前記第７絶縁膜をそれぞれ貫通して前記第１半導体領域の途中までそれぞれ達する複数の第３開口部と、
    前記第７絶縁膜をそれぞれ貫通して前記第２半導体領域の途中までそれぞれ達する複数の第４開口部と、
    前記第７絶縁膜を貫通して前記第１１半導体領域の途中まで達し、かつ、平面視において、前記第１方向に延在する第５開口部と、
    前記複数の第３開口部の各々にそれぞれ埋め込まれた複数の第３接続電極と、
    前記複数の第４開口部の各々にそれぞれ埋め込まれた複数の第４接続電極と、
    前記第５開口部に埋め込まれた第５接続電極と、
    を有し、
    前記複数の第３開口部は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記複数の第４開口部は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記複数の第７半導体領域は、前記複数の第３開口部の各々に露出した部分の前記第１半導体領域にそれぞれ形成され、
    前記複数の第８半導体領域は、前記複数の第４開口部の各々に露出した部分の前記第２半導体領域にそれぞれ形成され、
    前記第１２半導体領域は、前記第５開口部に露出した部分の前記第１１半導体領域に形成され、
    前記エミッタ電極は、前記第３半導体領域および前記複数の第７半導体領域と、前記複数の第３接続電極を介して電気的に接続され、前記第４半導体領域および前記複数の第８半導体領域と、前記複数の第４接続電極を介して電気的に接続され、かつ、前記第１２半導体領域と、前記第５接続電極を介して電気的に接続されている、半導体装置。
  9. 請求項１記載の半導体装置において、
    複数の前記第３半導体領域と、
    複数の前記第４半導体領域と、
    を有し、
    複数の前記第３半導体領域の各々は、前記第１方向において、前記複数の第７半導体領域の各々と同じ位置に配置され、
    複数の前記第４半導体領域の各々は、前記第１方向において、前記複数の第８半導体領域の各々と同じ位置に配置されている、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記コレクタ電極は、前記半導体基板の前記第２主面に形成されている、半導体装置。
  11. 請求項４記載の半導体装置において、
    前記複数の第７半導体領域の各々は、前記第２導電型の第１４半導体領域と、前記第２導電型の第１５半導体領域と、を含み、
    前記複数の第８半導体領域の各々は、前記第２導電型の第１６半導体領域と、前記第２導電型の第１７半導体領域と、を含み、
    前記第１４半導体領域における前記第２導電型の不純物濃度は、前記第１５半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記第１６半導体領域における前記第２導電型の不純物濃度は、前記第１７半導体領域における前記第２導電型の不純物濃度よりも高く、
    互いに接続された前記第１接続電極および前記第７半導体領域の組では、前記第１接続電極は、前記第７半導体領域に含まれる前記第１４半導体領域と接触し、
    互いに接続された前記第２接続電極および前記第８半導体領域の組では、前記第２接続電極は、前記第８半導体領域に含まれる前記第１６半導体領域と接触している、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記第１トレンチゲート電極、前記第２トレンチゲート電極、前記第３トレンチゲート電極、前記第１半導体領域および前記第２半導体領域の各々は、前記第１方向に沿って、連続して形成されている、半導体装置。
  13. （ａ）第１主面、および、前記第１主面と反対側の第２主面を有する半導体基板を用意する工程、
    （ｂ）前記半導体基板内に、第１導電型の第１半導体層を形成する工程、
    （ｃ）前記第１半導体層に対して前記第２主面側に位置する部分の前記半導体基板内に、前記第１導電型と異なる第２導電型の第２半導体層を形成する工程、
    （ｄ）前記第１主面から前記第１半導体層の途中まで達し、かつ、平面視において、第１方向に延在する第１溝部を形成し、前記第１主面から前記第１半導体層の途中までそれぞれ達し、前記第１溝部を挟んで両側に配置され、かつ、平面視において、前記第１方向にそれぞれ延在する第２溝部および第３溝部を形成する工程、
    （ｅ）前記第１溝部の内壁に第１絶縁膜を形成し、前記第２溝部の内壁に第２絶縁膜を形成し、前記第３溝部の内壁に第３絶縁膜を形成する工程、
    （ｆ）前記第１絶縁膜上に、前記第１溝部を埋め込むように第１トレンチゲート電極を形成し、前記第２絶縁膜上に、前記第２溝部を埋め込むように第２トレンチゲート電極を形成し、前記第３絶縁膜上に、前記第３溝部を埋め込むように第３トレンチゲート電極を形成する工程、
    （ｇ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１絶縁膜および前記第２絶縁膜に接触した、前記第２導電型の第１半導体領域を形成し、前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に、前記第１絶縁膜および前記第３絶縁膜に接触した、前記第２導電型の第２半導体領域を形成する工程、
    （ｈ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１半導体領域および前記第１絶縁膜に接触した、前記第１導電型の第３半導体領域を形成し、前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に、前記第２半導体領域および前記第１絶縁膜に接触した、前記第１導電型の第４半導体領域を形成する工程、
    （ｉ）前記第２溝部を挟んで前記第１溝部と反対側に位置する部分の前記第１半導体層に、前記第２導電型の第５半導体領域を形成し、前記第３溝部を挟んで前記第１溝部と反対側に位置する部分の前記第１半導体層に、前記第２導電型の第６半導体領域を形成する工程、
    （ｊ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第７半導体領域を形成し、前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に、前記第１半導体領域にそれぞれ接触した、前記第２導電型の複数の第８半導体領域を形成する工程、
    （ｋ）前記第３半導体領域、前記第４半導体領域、前記複数の第７半導体領域、前記複数の第８半導体領域、前記第２トレンチゲート電極および前記第３トレンチゲート電極と電気的に接続されたエミッタ電極を形成する工程、
    （ｌ）前記第２半導体層と電気的に接続されたコレクタ電極を形成する工程、
    （ｍ）前記第１トレンチゲート電極と電気的に接続されたゲート電極を形成する工程、
    を有し、
    前記第５半導体領域の前記第２主面側の端部は、前記第１主面に垂直な第２方向において、前記第２溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記第６半導体領域の前記第２主面側の端部は、前記第２方向において、前記第３溝部の前記第２主面側の端部に対して前記第２主面側に配置され、
    前記複数の第７半導体領域の各々における前記第２導電型の不純物濃度は、前記第１半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第８半導体領域の各々における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度よりも高く、
    前記複数の第７半導体領域は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置され、
    前記複数の第８半導体領域は、平面視において、前記第１方向に沿って、互いに間隔を空けて配置される、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    （ｎ）前記第１半導体領域および前記第２半導体領域を覆う第４絶縁膜を形成する工程、
    （ｏ）前記第４絶縁膜をそれぞれ貫通して前記第１半導体領域の途中までそれぞれ達する複数の第１開口部を形成し、前記第４絶縁膜をそれぞれ貫通して前記第２半導体領域の途中までそれぞれ達する複数の第２開口部を形成する工程、
    （ｐ）前記複数の第１開口部の各々にそれぞれ埋め込まれた複数の第１接続電極を形成し、前記複数の第２開口部の各々にそれぞれ埋め込まれた複数の第２接続電極を形成する工程、
    を有し、
    前記（ｏ）工程では、平面視において、前記第１方向に沿って、互いに間隔を空けて配置された前記複数の第１開口部を形成し、平面視において、前記第１方向に沿って、互いに間隔を空けて配置された前記複数の第２開口部を形成し、
    前記（ｊ）工程では、前記複数の第１開口部の各々に露出した部分の前記第１半導体領域に、前記複数の第７半導体領域をそれぞれ形成し、前記複数の第２開口部の各々に露出した部分の前記第２半導体領域に、前記複数の第８半導体領域をそれぞれ形成し、
    前記（ｋ）工程では、前記第３半導体領域および前記複数の第７半導体領域と、前記複数の第１接続電極を介して電気的に接続され、かつ、前記第４半導体領域および前記複数の第８半導体領域と、前記複数の第２接続電極を介して電気的に接続された、前記エミッタ電極を形成する、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    （ｑ）前記第１溝部と前記第２溝部との間に位置する部分の前記第１半導体層に、前記第１導電型の第９半導体領域を形成し、前記第１溝部と前記第３溝部との間に位置する部分の前記第１半導体層に、前記第１導電型の第１０半導体領域を形成する工程、
    を有し、
    前記第９半導体領域における前記第１導電型の不純物濃度は、前記第９半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第３半導体領域における前記第１導電型の不純物濃度よりも低く、
    前記第１０半導体領域における前記第１導電型の不純物濃度は、前記第１０半導体領域に対して前記第２主面側に位置する部分の前記第１半導体層における前記第１導電型の不純物濃度よりも高く、かつ、前記第４半導体領域における前記第１導電型の不純物濃度よりも低い、半導体装置の製造方法。
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