JP2003142689A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 半導体装置モジュールの回路基板における温
度分布を均一できるとともに、トランジスタのコレクタ
電流のアンバランスを解消して、モジュールの設計を単
純化でき、また電流集中に起因するトランジスタの不具
合の発生を防止する。 【解決手段】 導体パターンＰ９の上部には、複合トラ
ンジスタＣＴ１０〜ＣＴ３０が並列して配設されてい
る。複合トランジスタＣＴ１０〜ＣＴ３０は、ゲートパ
ッドＧＰが一列に並び、かつゲートパッドＧＰから導体
パターンＰ９１までの距離が短くなるようにゲートパッ
ドＧＰの配列が、導体パターンＰ９１の配設側寄りとな
るように配設されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、電力用インバータに用いられる半導体装置モジュ
ールに関する。
【０００２】
【従来の技術】図１３に、ハーフブリッジ回路を有した
半導体装置モジュール８０の回路構成を示す。図１３に
おいて、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間
に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
などの電力用トランジスタＴ１およびＴ３がトーテムポ
ール接続され、ハーフブリッジ型インバータを構成して
いる。また、トランジスタＴ１およびＴ３には、それぞ
れ、環流電流用のダイオード（フリーホイールダイオー
ド）Ｄ１およびＤ３が逆並列接続されている。
【０００３】そして、トランジスタＴ１およびＴ３の接
続ノードは出力端子ＯＴに接続されるとともに、制御エ
ミッタ端子ＣＥ１にも接続されている。なお、トランジ
スタＴ３のエミッタはエミッタ端子Ｅ２に接続されると
ともに、制御エミッタ端子ＣＥ２にも接続されている。
【０００４】また、コレクタ端子Ｃ１とエミッタ端子Ｅ
２との間には、電力用トランジスタＴ２およびＴ４がト
ーテムポール接続され、それぞれには、フリーホイール
ダイオードＤ２およびＤ４が逆並列接続されている。
【０００５】トランジスタＴ２およびＴ４の接続ノード
は出力端子ＯＴに接続されるとともに、制御エミッタ端
子ＣＥ１にも接続されている。なお、トランジスタＴ４
のエミッタはエミッタ端子Ｅ２に接続されるとともに、
制御エミッタ端子ＣＥ２にも接続されている。
【０００６】制御エミッタ端子ＣＥ１およびＣＥ２はト
ランジスタＴ１〜Ｔ４の駆動に際して使用され、例え
ば、制御エミッタ端子ＣＥ１とゲート端子Ｇ１との間に
ゲート−エミッタ間電圧（例えば１５Ｖ程度）を印加す
ることでトランジスタＴ１を駆動することができる。
【０００７】そして、トランジスタＴ１およびＴ２のゲ
ートは、ゲート端子Ｇ１に共通に接続され、トランジス
タＴ１およびＴ２は並列動作する構成となっている。ま
た、トランジスタＴ３およびＴ４のゲートは、ゲート端
子Ｇ２に共通に接続され、トランジスタＴ３およびＴ４
は並列動作する構成となっている。
【０００８】なお、トランジスタＴ１およびＴ２は、出
力端子ＯＴの電位を基準電位として、コレクタ電位との
間でスイッチング動作するデバイスである。また、トラ
ンジスタＴ３およびＴ４は、接地電位を基準電位とし
て、出力端子ＯＴの電位との間でスイッチング動作する
デバイスである。
【０００９】このように、同じ電位を基準として動作す
るトランジスタを、同一アームのトランジスタと呼称す
る。なお、トランジスタＴ１およびＴ２をＰ側アームの
トランジスタ群、トランジスタＴ３およびＴ４をＮ側ア
ームのトランジスタと呼称する場合もある。
【００１０】図１４に、半導体装置モジュール８０のパ
ッケージ内の平面レイアウトを示す。図１４において、
矩形の回路基板ＢＳ上に平面視形状が矩形の導体パター
ンＰ１０およびＰ３０が並列に配設されている。そし
て、導体パターンＰ１０の外周に、外周のほぼ半周分を
囲むように、平面視形状がＬ字状の導体パターンＰ２０
が配設され、導体パターンＰ３０の外周に、外周のほぼ
半周分を囲むように、平面視形状がＬ字状の導体パター
ンＰ４０が配設されている。なお、導体パターンＰ２０
およびＰ３０は、互いに、回転対称な位置関係となるよ
うに配設されている。
【００１１】導体パターンＰ１０の上部には、トランジ
スタＴ１およびＴ２が、回転対称な位置関係となるよう
に互い違いに配設され、また、トランジスタＴ１および
Ｔ２に隣接して、フリーホイールダイオードＤ１および
Ｄ２が、回転対称な位置関係となるように互い違いに配
設されている。
【００１２】同様に、導体パターンＰ３０の上部には、
トランジスタＴ３およびＴ４が、回転対称な位置関係と
なるように互い違いに配設され、また、トランジスタＴ
３およびＴ４に隣接して、フリーホイールダイオードＤ
３およびＤ４が、回転対称な位置関係となるように互い
違いに配設されている。
【００１３】そして、回路基板ＢＳの一方の長辺の外方
には、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配設
されている。コレクタ端子Ｃ１は、導体パターンＰ１０
の配設領域に対応するように配設され、エミッタ端子Ｅ
２は、導体パターンＰ３０の配設領域に対応するように
配設されている。
【００１４】また、回路基板ＢＳの他方の長辺の外方に
は、出力端子ＯＴが配設されている。出力端子ＯＴは、
導体パターンＰ１０およびＰ３０の配設領域に跨って対
応するように長辺に沿って配設されている。
【００１５】さらに、回路基板ＢＳの導体パターンＰ１
０が配設された側の短辺の外方には、制御エミッタ端子
ＣＥ１およびゲート端子Ｇ１が配設され、回路基板ＢＳ
の導体パターンＰ３０が配設された側の短辺の外方に
は、制御エミッタ端子ＣＥ２およびゲート端子Ｇ２が配
設されている。
【００１６】コレクタ端子Ｃ１は、アルミニウム等のワ
イヤ線ＷＲによって導体パターンＰ１０に電気的に接続
されている。なお、トランジスタＴ１およびＴ２のコレ
クタ、フリーホイールダイオードＤ１およびＤ２のカソ
ードは、導体パターンＰ１０に対面するように、それぞ
れ下面側に配設されており、トランジスタＴ１およびＴ
２のエミッタ、フリーホイールダイオードＤ１およびＤ
２のアノードは、それぞれ上面側に配設されている。
【００１７】そして、トランジスタＴ１およびＴ２のエ
ミッタ、フリーホイールダイオードＤ１およびＤ２のア
ノードは、ワイヤ線ＷＲによって出力端子ＯＴに電気的
に接続され、トランジスタＴ１およびＴ２のゲートは、
導体パターンＰ２０にワイヤ線ＷＲを介して電気的に接
続され、導体パターンＰ２０を経由してゲート端子Ｇ１
に電気的に接続される構成となっている。なお、トラン
ジスタＴ１のエミッタは、ワイヤ線ＷＲを介して制御エ
ミッタ端子ＣＥ１に電気的に接続されている。
【００１８】また、出力端子ＯＴは、アルミニウム等の
ワイヤ線ＷＲによって導体パターンＰ３０に電気的に接
続されている。なお、トランジスタＴ３およびＴ４のコ
レクタ、フリーホイールダイオードＤ３およびＤ４のカ
ソードは、導体パターンＰ３０に対面するように、それ
ぞれ下面側に配設されており、トランジスタＴ３および
Ｔ４のエミッタ、フリーホイールダイオードＤ３および
Ｄ４のアノードは、それぞれ上面側に配設されている。
【００１９】そして、トランジスタＴ３およびＴ４のエ
ミッタ、フリーホイールダイオードＤ３およびＤ４のア
ノードは、ワイヤ線ＷＲによってエミッタ端子Ｅ２に電
気的に接続され、トランジスタＴ３およびＴ４のゲート
は、導体パターンＰ４０にワイヤ線ＷＲを介して電気的
に接続され、導体パターンＰ４０を経由してゲート端子
Ｇ２に電気的に接続される構成となっている。なお、ト
ランジスタＴ４のエミッタは、ワイヤ線ＷＲを介して制
御エミッタ端子ＣＥ２に電気的に接続されている。
【００２０】このように、半導体装置モジュール８０に
おいては、１つのアームに複数のＩＧＢを有し、同一ア
ームのＩＧＢＴどうし、すなわちトランジスタＴ１およ
びＴ２、トランジスタＴ３およびＴ４は、導体パターン
Ｐ１０およびＰ３０上で、それぞれ回転対称な位置関係
となるように互い違いに配設されていた。
【００２１】これは、ＩＧＢＴとフリーホイールダイオ
ードとでは電力損失の比率が異なることに起因してい
る。
【００２２】図１５に、ＩＧＢＴとフリーホイールダイ
オードとの電力損失についてのシミュレーション結果の
一例を示す。
【００２３】図１５において、横軸にアームに流れる電
流（Ａ）を、縦軸に電力損失（Ｗ）を示し、ＩＧＢＴの
特性を太線で、フリーホイールダイオード（ＦＷＤｉ）
の特性を細線で示す。
【００２４】図１５から判るように、ＩＧＢＴの電力損
失は、最大でフリーホイールダイオードの６倍もある。
このように、ＩＧＢＴの方が電力損失が大きい、すなわ
ち、発熱が大きいので、発熱源となっていた。この理由
は、インバータにおいては、トランジスタが主として電
力変換に寄与するのに対し、ダイオードは、対をなすト
ランジスタが休止中に環流電流を流すだけなので電力損
失が小さいからである。
【００２５】従って、ＩＧＢＴどうしを並列して配設し
て発熱源を集中させるよりも、フリーホイールダイオー
ドと互い違いにすることで、発熱源を分散させて、回路
基板ＢＳ上の温度分布を均一にするためにＩＧＢＴが互
い違いに配設されていた。
【００２６】
【発明が解決しようとする課題】しかし、ＩＧＢＴおよ
びフリーホイールダイオードを互い違いに配設すること
で、導体パターンが各チップに対して均等な位置関係に
ならず、ワイヤボンディングによる配線長の相違を含め
て、同一アーム内にも拘わらず各チップの配線インダク
タンスが不均等になるという状況が発生する。
【００２７】図１６に、一例としてＰ側アーム内の等価
回路を示す。図１６に示すように、トランジスタＴ１お
よびＴ２、フリーホイールダイオードＤ１およびＤ２と
各端子（Ｃ１、Ｅ１、Ｇ１およびＯＴ）との間には、そ
れぞれ配線インダクタンスＷＬが存在しているが、例え
ば、トランジスタＴ１のコレクタとコレクタ端子Ｃ１と
の間には２つのインダクタンスＷＬしか存在しないのに
対し、トランジスタＴ２とコレクタ端子Ｃ１との間には
３つのインダクタンスＷＬが存在している。
【００２８】この結果、スイッチング時に並列動作する
トランジスタＴ１およびＴ２のコレクタ電流が均等に流
れず、電力損失が特定のＩＧＢＴに偏るという問題が生
じていた。なお、配線インダクタンスとは、ワイヤ線の
インダクタンスだけでなく、導体パターンのインダクタ
ンスなど、電流経路となる構成のインダクタンスを含ん
でいることは言うまでもない。
【００２９】ここで、図１７に、トランジスタＴ１およ
びＴ２のスイッチング時に流れるコレクタ電流の特性を
示す。
【００３０】図１７において、横軸に時間経過（μse
c）を、縦軸にコレクタ電流Ｉc（Ａ）を示し、トランジ
スタＴ１の特性を太線で、トランジスタＴ２の特性を細
線で示す。
【００３１】図１７から判るように、トランジスタＴ１
のコレクタ電流の最大値は、トランジスタＴ２のそれよ
りも高く、トランジスタＴ１およびＴ２のコレクタ電流
にアンバランスが生じている。
【００３２】このように、同一アーム内のトランジスタ
どうしで、コレクタ電流のアンバランスが生じること
で、モジュールの設計においては、電流定格を単純にモ
ジュールの内のトランジスタの定格の並列個数倍に設定
することはできず、アンバランスを見込んで、モジュー
ルの定格を下げなければならないという問題があった。
また、インバータにおいては、相間短絡が発生した場合
に、コレクタ電流のアンバランスにより、特定のトラン
ジスタに電流が集中し、不具合が発生しやすくなるとい
う問題があった。
【００３３】本発明は上記のような問題点を解消するた
めになされたもので、半導体装置モジュールの回路基板
における温度分布を均一できるとともに、トランジスタ
のコレクタ電流のアンバランスを解消して、モジュール
の設計を単純化でき、また電流集中に起因するトランジ
スタの不具合の発生を防止することを目的とする。
【００３４】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、導体パターンを有する回路基板と、
前記導体パターンの主面上に配設され、電気的に逆並列
の関係にあるトランジスタおよびダイオードの構造を併
せて有する複数の複合トランジスタと、前記回路基板の
周辺に配設されるコレクタ端子と、前記回路基板の周辺
に配設されるエミッタ端子とを備え、前記複数の複合ト
ランジスタは、その一方主面に設けられた、前記トラン
ジスタのコレクタおよび前記ダイオードのカソードに相
当する第１の主電極と、前記一方主面とは反対側の他方
主面に設けられた、前記トランジスタのエミッタおよび
前記ダイオードのアノードに相当する第２の主電極とを
有し、前記第１の主電極が前記導体パターンの前記主面
上に対面するように配設され、前記導体パターンと前記
コレクタ端子、および前記第２の主電極とエミッタ端子
がそれぞれワイヤ線によって電気的に接続され、前記第
１の主電極と前記コレクタ端子との間の配線インダクタ
ンス、および前記第２の主電極と前記エミッタ端子との
間の配線インダクタンスが、それぞれで同じとなるよう
に前記複数の複合トランジスタが配設されている。
【００３５】本発明に係る請求項２記載の半導体装置
は、前記複数の複合トランジスタが、共通の電位を基準
として動作する同一アームの複合トランジスタであっ
て、電気的に並列に接続されている。
【００３６】本発明に係る請求項３記載の半導体装置
は、前記複数の複合トランジスタが、第１の電位を基準
として動作する第１アームの複合トランジスタと、第１
の電位よりも低い第２の電位を基準として動作する第２
アームの複合トランジスタとを含み、前記第１アームの
複合トランジスタと、前記第２アームの複合トランジス
タとの直列接続でインバータ回路を構成し、前記第１ア
ームの複合トランジスタと、前記第２アームの複合トラ
ンジスタとで、それぞれの前記コレクタ端子および前記
エミッタ端子のレイアウトが対称な関係となるように配
設されている。
【００３７】本発明に係る請求項４記載の半導体装置
は、前記複数の複合トランジスタのそれぞれが、前記第
２の主電極の端縁部に、前記第２の主電極とは電気的に
絶縁されたゲートパッドをさらに有し、それぞれの前記
ゲートパッドが一列に並ぶように、前記複数の複合トラ
ンジスタが配列されている。
【００３８】本発明に係る請求項５記載の半導体装置
は、前記複数の複合トランジスタが、それぞれの前記ゲ
ートパッドが対称な位置関係となるように配列されてい
る。
【００３９】本発明に係る請求項６記載の半導体装置
は、前記複数の複合トランジスタは、前記第２の主電極
上に配設された温度検出のためのダイオードをさらに備
えている。
【００４０】
【発明の実施の形態】＜１．装置構成＞図１に本発明に
係る半導体装置の実施の形態として、同一アーム内に電
気的に並列に接続された複数の複合トランジスタＣＴ１
０、ＣＴ２０およびＣＴ３０を備えた半導体装置モジュ
ール１００の回路構成を示す。
【００４１】複合トランジスタＣＴ１０〜ＣＴ３０は、
ＩＧＢＴなどの電力用トランジスタにフリーホイールダ
イオードを内蔵したトランジスタであり、フリーホイー
ルダイオードは電力用トランジスタに逆並列に接続され
ている。
【００４２】図１において、コレクタ端子Ｃ１とエミッ
タ端子Ｅ１との間に、複合トランジスタＣＴ１０〜ＣＴ
３０が電気的に並列に接続され、複合トランジスタＣＴ
１０〜ＣＴ３０のゲートは、ゲート端子Ｇ１に共通に接
続され、複合トランジスタＣＴ１０〜ＣＴ３０は並列動
作する構成となっている。
【００４３】複合トランジスタＣＴ１０〜ＣＴ３０のエ
ミッタは、エミッタ端子Ｅ１に接続されるとともに、制
御エミッタ端子ＣＥ１にも接続されている。
【００４４】制御エミッタ端子ＣＥ１は複合トランジス
タＣＴ１０〜ＣＴ３０の駆動に際して使用され、例え
ば、制御エミッタ端子ＣＥ１とゲート端子Ｇ１との間に
ゲート−エミッタ間電圧（例えば１５Ｖ程度）を印加す
ることで複合トランジスタＣＴ１０〜ＣＴ３０トランジ
スタを駆動することができる。
【００４５】図２に、半導体装置モジュール１００のパ
ッケージ内の平面レイアウトを示す。図２において、平
面視形状が矩形の回路基板ＢＳ１上に、回路基板ＢＳ１
と相似形の導体パターンＰ９が配設されている。そし
て、導体パターンＰ９の外周に、平面視形状がＬ字状の
導体パターンＰ９１が配設されている。なお、導体パタ
ーンＰ９１は、その長軸が回路基板ＢＳ１の長辺に沿っ
て延在するように配設されている。
【００４６】導体パターンＰ９の上部には、複合トラン
ジスタＣＴ１０〜ＣＴ３０が並列して配設されている。
複合トランジスタＣＴ１０〜ＣＴ３０は、平面視形状が
矩形で、その上主面の端縁部にはゲートパッドＧＰが設
けられている。
【００４７】複合トランジスタＣＴ１０〜ＣＴ３０は、
導体パターンＰ９１の長軸に平行してゲートパッドＧＰ
が一列に並び、かつゲートパッドＧＰから導体パターン
Ｐ９１までの距離が短くなるようにゲートパッドＧＰの
配列が、導体パターンＰ９１の配設側寄りとなるように
配設されている。
【００４８】そして、回路基板ＢＳ１の導体パターンＰ
９１の長軸が配設された側の長辺の外方には、コレクタ
端子Ｃ１が配設されている。コレクタ端子Ｃ１は、導体
パターンＰ９の配設領域に対応するように配設されてい
る。
【００４９】また、回路基板ＢＳ１のもう一方の長辺の
外方には、エミッタ端子Ｅ１が配設されている。エミッ
タ端子Ｅ１は、導体パターンＰ９の配設領域に対応する
ように配設されている。
【００５０】また、回路基板ＢＳ１の導体パターンＰ９
１の短軸が配設された側の短辺の外方には、制御エミッ
タ端子ＣＥ１およびゲート端子Ｇ１が配設されている。
【００５１】コレクタ端子Ｃ１は、アルミニウム等のワ
イヤ線ＷＲによって導体パターンＰ９に電気的に接続さ
れている。なお、複合トランジスタＣＴ１０〜ＣＴ３０
のコレクタ（内蔵するフリーホイールダイオードのカソ
ードも含む）は、導体パターンＰ９に対面するように、
それぞれ下面側に配設されており、エミッタ（内蔵する
フリーホイールダイオードのアノードも含む）は、それ
ぞれ上面側に配設されている。
【００５２】そして、複合トランジスタＣＴ１０〜ＣＴ
３０のエミッタは、ワイヤ線ＷＲによってエミッタ端子
Ｅ１に電気的に接続され、ゲートパッドＧＰは導体パタ
ーンＰ９１にワイヤ線ＷＲにより電気的に接続され、導
体パターンＰ９１はワイヤ線ＷＲを介してゲート端子Ｇ
１に電気的に接続されている。また、複合トランジスタ
ＣＴ１０のエミッタは、ワイヤ線ＷＲを介して制御エミ
ッタ端子ＣＥ１にも電気的に接続されている。
【００５３】なお、コレクタ端子Ｃ１およびエミッタ端
子Ｅ１は、回路基板ＢＳ１を囲むように配設される絶縁
ケース（図示せず）から突出するように回路基板ＢＳ１
の上方に延在し、外部装置と接続される。これは他の制
御エミッタ端子ＣＥ１、ゲート端子Ｇ１についても同じ
である。
【００５４】ここで、図３および図４を用いて、フリー
ホイールダイオードを内蔵した複合トランジスタの構成
について説明する。
【００５５】図３にフリーホイールダイオードを内蔵し
た複合トランジスタＣＴの断面構成を示す。図３に示す
ように、複合トランジスタＣＴはｎ型のシリコン基板１
の上主面表面内において、ｐ型ベース領域８が形成さ
れ、当該ｐ型ベース領域８を深さ方向に貫通するように
複数のトレンチ型のゲート電極１１が並列に形成されて
いる。ゲート電極１１の間のｐ型ベース領域８の表面内
には、ｐ型不純物を比較的高濃度に含んだｐ型半導体領
域１２が選択的に形成されている。ｐ型半導体領域１２
はｐ型ベース領域８とエミッタ電極１９との電気的接続
が良好に行われることを目的として設けられている。
【００５６】そして、ｐ型半導体領域１２を両側から挟
むように、ｎ型不純物を比較的高濃度に含んだｎ型エミ
ッタ領域９が形成されている。なおｎ型エミッタ領域９
はゲート電極１１の表面に形成されたゲート絶縁膜（図
示省略）に接触する構成となっている。ここで、シリコ
ン基板１はＩＧＢＴのｎ型ベース層となる。
【００５７】そして、ｎ型エミッタ領域９の表面の一部
にはエミッタ電極１９が形成されている。
【００５８】これら、ｐ型ベース領域８、ｎ型エミッタ
領域９、ゲート電極１１が形成される領域をセル領域２
ＴＣと呼称する。
【００５９】また、セル領域２ＴＣを取り囲むように浮
遊電位の複数のｐ型半導体領域２８が同心状に形成さ
れ、電界緩和リング領域２ＴＧを形成している。なお、
セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造
を総称して、エミッタ側構造２とする。
【００６０】そして、シリコン基板１の下主面上全面に
は、ｎ型バッファ層３が配設され、ｎ型バッファ層３の
主面内に、ｐ型コレクタ層４がｐ型ベース領域８の形成
領域（すなわちセル領域２ＴＣ）にほぼ対応して選択的
に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレ
クタ層４を囲むようにｎ型カソード領域６が選択的に形
成された構成となっている。そして、ｎ型バッファ層
３、ｐ型コレクタ層４、ｎ型カソード領域６に接触する
ようにコレクタ電極５が形成されている。
【００６１】複合トランジスタＣＴの動作に際しては、
ａ、ｂの２つの電流経路が形成される、すなわち、電流
経路ａはエミッタ電極１９、ｐ型半導体領域１２、ｐ型
ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ
型カソード領域６、コレクタ電極５で構成されるフリー
ホイールダイオードを流れる電流経路であり、電流経路
ｂはコレクタ電極５、ｐ型コレクタ層４、ｎ型バッファ
層３、ｎ型ベース層１、ｐ型ベース領域８、ｎ型エミッ
タ領域９、エミッタ電極１９で構成されるＩＧＢＴを流
れる電流経路である。
【００６２】このような構成の複合トランジスタＣＴに
おいては、コレクタ電極５に正電圧（エミッタ電極に比
べて正を意味する）が印加され、ゲート電極１１の電圧
がオフ電位の場合、ｐ型ベース領域８とｎ型ベース層１
との間のｐｎ接合で電圧が保持され、空乏層によって電
流は遮断される。一方、コレクタ電極５に正電圧が印加
された状態で、ゲート電極１１の電圧がオン電圧となっ
た場合、電流経路ｂに電流が流れ、ＩＧＢＴとして動作
する。
【００６３】そして、コレクタ電極５に負の電圧が印加
された場合、ｐ型コレクタ層４とｎ型バッファ層３とで
構成されるｐｎ接合のため、電流経路ｂに沿っては電流
が流れずに、電流経路ａに沿った電流が流れ、ダイオー
ド動作を行う。
【００６４】ここで、複合トランジスタＣＴをエミッタ
電極側から見た平面構成を図４に示す。図４に示すよう
に複合トランジスタＣＴは矩形形状の基板上に形成さ
れ、矩形のセル領域２ＴＣを矩形の電界緩和リング領域
２ＴＧが取り囲む形状となっている。そして、電界緩和
リング領域２ＴＧを取り囲むように浮遊電位のｎ型半導
体領域２７が形成されている。
【００６５】セル領域２ＴＣには複数のゲートラインＧ
Ｌが並列に形成され、ゲートラインＧＬの端部はセル領
域２ＴＣの外縁を規定するゲートリング領域ＧＲに接続
され、全ゲートラインＧＬが共通の電位となる構成とな
っている。また、ゲートラインＧＬと外部との電気的接
続を行うゲートパッドＧＰが部分的に設けられている。
【００６６】なお、ゲートラインＧＬ間はエミッタ電極
１９で覆われ、その上には各エミッタ電極１９を電気的
に接続する上部エミッタ電極１９０で覆われているが、
図４においては便宜的に上部エミッタ電極１９０の一部
を省略している。
【００６７】なお、図３に示した複合トランジスタＣＴ
の断面構成は、図４におけるＡ−Ａ線での断面を示して
おり、図３に示すゲート電極１１は、ゲートラインＧＬ
の長手方向に沿って垂直に配設された複数のゲート電極
１１のごく一部である。
【００６８】図２に示した複合トランジスタＣＴ１０〜
ＣＴ３０の平面視形状は、図４とは若干相違している
が、基本的には同じであり、１つのチップ内で、ダイオ
ード動作とＩＧＢＴ動作を交互に行うので、電力損失に
よって生じた熱は、チップ温度を全体的に上昇させ、温
度分布が偏ることがない。
【００６９】従って、図２に示すように、複合トランジ
スタＣＴ１０〜ＣＴ３０を回路基板ＢＳ１のほぼ中央部
に配設するだけで、回路基板ＢＳ１における温度分布の
偏りを防止することができる。
【００７０】＜２．作用効果＞以上説明したように、半
導体装置モジュール１００においては、ＩＧＢＴにフリ
ーホイールダイオードを内蔵した複合トランジスタＣＴ
１０〜ＣＴ３０を用いることで、ＩＧＢＴとフリーホイ
ールダイオードとで電力損失の比率が異なることに起因
しての温度分布の偏りを防止するために、回路基板上
で、ＩＧＢＴを互い違いになるように配設する必要がな
くなる。この結果、導体パターンが各チップに対して均
等な位置関係となるように各チップを配設することがで
き、少なくとも同一アーム内においては、各チップの配
線インダクタンスを均等にすることができる。
【００７１】例えば、図２において、エミッタ端子Ｅ１
と複合トランジスタＣＴ１０〜ＣＴ３０のエミッタとを
電気的に接続するそれぞれのワイヤ線ＷＲの長さは何れ
も同じであり、コレクタ端子Ｃ１からワイヤ線ＷＲ、導
体パターンＰ９を介して複合トランジスタＣＴ１０〜Ｃ
Ｔ３０のそれぞれのコレクタに達するまでの電流経路長
も同じになっている。
【００７２】配線インダクタンスが均等になることで、
少なくとも同一アーム内のトランジスタどうしで、コレ
クタ電流のアンバランスが生じることがないので、アン
バランスを見込んでモジュールの定格を下げるなどの配
慮が不要となり、モジュールの設計を単純化できる。
【００７３】また、インバータにおいて複合トランジス
タを用いることで、相間短絡が発生した場合でも、特定
のトランジスタに電流が集中し不具合が発生することを
防止できる。
【００７４】＜３．インバータへの適用例＞以下、複合
トランジスタを用いてインバータを構成した例について
図５および図６を用いて説明する。
【００７５】図５に、ハーフブリッジ回路を有した半導
体装置モジュール２００の回路構成を示す。図５におい
て、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間に、複
合トランジスタＣＴ１およびＣＴ３がトーテムポール接
続され、ハーフブリッジ型インバータを構成している。
【００７６】そして、複合トランジスタＣＴ１およびＣ
Ｔ３の接続ノードは出力端子ＯＴに接続されるととも
に、制御エミッタ端子ＣＥ１にも接続されている。な
お、複合トランジスタＣＴ３のエミッタはエミッタ端子
Ｅ２に接続されるとともに、制御エミッタ端子ＣＥ２に
も接続されている。
【００７７】また、コレクタ端子Ｃ１とエミッタ端子Ｅ
２との間には、複合トランジスタＣＴ２およびＣＴ４が
トーテムポール接続され、ハーフブリッジ型インバータ
を構成している。
【００７８】複合トランジスタＣＴ２およびＣＴ４の接
続ノードは出力端子ＯＴに接続されるとともに、制御エ
ミッタ端子ＣＥ１にも接続されている。なお、複合トラ
ンジスタＣＴ４のエミッタはエミッタ端子Ｅ２に接続さ
れるとともに、制御エミッタ端子ＣＥ２にも接続されて
いる。
【００７９】なお、複合トランジスタＣＴ１およびＣＴ
２をＰ側アームのトランジスタ、複合トランジスタＣＴ
３およびＣＴ４をＮ側アームのトランジスタと呼称する
場合もある。
【００８０】また、出力端子ＯＴは、Ｐ側アームの複合
トランジスタにとってはエミッタ端子でもあり、Ｎ側ア
ームの複合トランジスタにとってはコレクタ端子でもあ
る。
【００８１】そして、複合トランジスタＣＴ１およびＣ
Ｔ２のゲートは、ゲート端子Ｇ１に共通に接続され、複
合トランジスタＣＴ１およびＣＴ２は並列動作する構成
となっている。また、複合トランジスタＣＴ３およびＣ
Ｔ４のゲートは、ゲート端子Ｇ２に共通に接続され、複
合トランジスタＣＴ３およびＣＴ４は並列動作する構成
となっている。
【００８２】なお、複合トランジスタＣＴ１およびＣＴ
２は、出力端子ＯＴの電位を基準電位として、コレクタ
電位との間でスイッチング動作するデバイスであり、複
合トランジスタＣＴ３およびＣＴ４は、接地電位を基準
電位として、出力端子ＯＴの電位との間でスイッチング
動作するデバイスである。
【００８３】図６に、半導体装置モジュール２００のパ
ッケージ内の平面レイアウトを示す。図６において、矩
形の回路基板ＢＳ２上に平面視形状が矩形の導体パター
ンＰ１およびＰ２が並列に配設されている。そして、導
体パターンＰ１の外周に、外周のほぼ半周分を囲むよう
に、平面視形状がＣ字状の導体パターンＰ１１が配設さ
れ、導体パターンＰ２の外周に、外周のほぼ半周分を囲
むように、平面視形状がＣ字状の導体パターンＰ２１が
配設されている。なお、導体パターンＰ１１およびＰ２
１は、互いに、回転対称な位置関係となるように配設さ
れている。
【００８４】導体パターンＰ１の上部には、複合トラン
ジスタＣＴ１およびＣＴ２が並列して配設されている。
複合トランジスタＣＴ１およびＣＴ２は、平面視形状が
矩形で、その上主面の一方の長辺側の端縁部にはゲート
パッドＧＰが設けられている。
【００８５】複合トランジスタＣＴ１およびＣＴ２は、
それぞれのゲートパッドＧＰが導体パターンＰ１１のＣ
字の端部にそれぞれ近接して位置するように、ゲートパ
ッドＧＰが配設されていない側の長辺どうしが対向する
ように配設されている。
【００８６】同様に、導体パターンＰ２の上部には、複
合トランジスタＣＴ３およびＣＴ４が並列して配設され
ている。複合トランジスタＣＴ３およびＣＴ４は、平面
視形状が矩形で、その上主面の一方の長辺側の端縁部に
はゲートパッドＧＰが設けられている。
【００８７】複合トランジスタＣＴ３およびＣＴ４は、
それぞれのゲートパッドＧＰが導体パターンＰ２１のＣ
字の端部にそれぞれ近接して位置するように、ゲートパ
ッドＧＰが配設されていない側の長辺どうしが対向する
ように配設されている。
【００８８】そして、回路基板ＢＳ２の一方の長辺の外
方には、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配
設されている。コレクタ端子Ｃ１は、導体パターンＰ１
の配設領域に対応するように配設され、エミッタ端子Ｅ
２は、導体パターンＰ２の配設領域に対応するように配
設されている。
【００８９】また、回路基板ＢＳの他方の長辺の外方に
は、出力端子ＯＴが配設されている。出力端子ＯＴは、
導体パターンＰ１およびＰ２の配設領域に跨って対応す
るように長辺に沿って配設されている。
【００９０】さらに、回路基板ＢＳ２の導体パターンＰ
１が配設された側の短辺の外方には、制御エミッタ端子
ＣＥ１およびゲート端子Ｇ１が配設され、回路基板ＢＳ
２の導体パターンＰ２が配設された側の短辺の外方に
は、制御エミッタ端子ＣＥ２およびゲート端子Ｇ２が配
設されている。
【００９１】なお、コレクタ端子Ｃ１、エミッタ端子Ｅ
２、出力端子ＯＴは、回路基板ＢＳ２を囲むように配設
される絶縁ケース（図示せず）から突出するように回路
基板ＢＳ２の上方に延在し、外部装置と接続される。こ
れは他の端子についても同じである。
【００９２】コレクタ端子Ｃ１は、アルミニウム等のワ
イヤ線ＷＲによって導体パターンＰ１に電気的に接続さ
れている。なお、複合トランジスタＣＴ１およびＣＴ２
のコレクタ（内蔵するフリーホイールダイオードのカソ
ードも含む）は、導体パターンＰ１に対面するように、
それぞれ下面側に配設されており、エミッタ（内蔵する
フリーホイールダイオードのアノードも含む）は、それ
ぞれ上面側に配設されている。
【００９３】そして、複合トランジスタＣＴ１およびＣ
Ｔ２のエミッタは、ワイヤ線ＷＲによって出力端子ＯＴ
に電気的に接続され、複合トランジスタＣＴ１およびＣ
Ｔ２のゲートは、導体パターンＰ１１にワイヤ線ＷＲを
介して電気的に接続され、導体パターンＰ１１を経由し
てゲート端子Ｇ１に電気的に接続される構成となってい
る。なお、複合トランジスタＣＴ１のエミッタは、ワイ
ヤ線ＷＲを介して制御エミッタ端子ＣＥ１にも電気的に
接続されている。
【００９４】また、出力端子ＯＴは、アルミニウム等の
ワイヤ線ＷＲによって導体パターンＰ２に電気的に接続
されている。なお、複合トランジスタＣＴ３およびＣＴ
４のコレクタ（内蔵するフリーホイールダイオードのカ
ソードも含む）は、導体パターンＰ２に対面するよう
に、それぞれ下面側に配設されており、エミッタ（内蔵
するフリーホイールダイオードのアノードも含む）は、
それぞれ上面側に配設されている。
【００９５】そして、複合トランジスタＣＴ３およびＣ
Ｔ４のエミッタは、ワイヤ線ＷＲによってエミッタ端子
Ｅ２に電気的に接続され、複合トランジスタＣＴ３およ
びＣＴ４のゲートは、導体パターンＰ２１にワイヤ線Ｗ
Ｒを介して電気的に接続され、導体パターンＰ２１を経
由してゲート端子Ｇ２に電気的に接続される構成となっ
ている。なお、複合トランジスタＣＴ４のエミッタは、
ワイヤ線ＷＲを介して制御エミッタ端子ＣＥ２にも電気
的に接続されている。
【００９６】このように、複合トランジスタを用いてイ
ンバータを構成した場合にも、導体パターンが各チップ
に対して均等な位置関係となるように各チップを配設す
ることができ、少なくとも同一アーム内においては、各
チップの配線インダクタンスを均等にすることができ
る。
【００９７】＜４．複合トランジスタを用いた場合のさ
らなる利点＞以上説明した実施の形態においては、複合
トランジスタを用いることで、回路基板上で温度分布の
偏りを防止することができるという効果を示したが、複
合トランジスタを用いることで、モジュール内の構成を
さらに簡略化できるいう利点がある。
【００９８】図７に、ハーフブリッジ回路を有した半導
体装置モジュール９０の回路構成を示す。図７におい
て、コレクタ端子Ｃ１とエミッタ端子Ｅ２との間に、Ｉ
ＧＢＴなどの電力用トランジスタＴ１１およびＴ１２が
トーテムポール接続され、ハーフブリッジ型インバータ
を構成している。また、トランジスタＴ１１およびＴ１
２には、それぞれ、フリーホイールダイオードＤ１１お
よびＤ１２が逆並列接続されている。
【００９９】また、トランジスタＴ１１およびＴ１２の
接続ノードは出力端子ＯＴに接続されるとともに、制御
エミッタ端子ＣＥ１にも接続されている。なお、トラン
ジスタＴ１２のエミッタはエミッタ端子Ｅ２に接続され
るとともに、制御エミッタ端子ＣＥ２にも接続されてい
る。
【０１００】そして、トランジスタＴ１１およびＴ１２
には、それぞれ温度検出ダイオードＸ１およびＸ３が取
り付けられ、温度検出ダイオードＸ１のカソードおよび
アノードは、それぞれカソード端子Ｋ１およびアノード
端子Ａ１に接続され、温度検出ダイオードＸ３のカソー
ドおよびアノードは、それぞれカソード端子Ｋ３および
アノード端子Ａ３に接続されている。
【０１０１】また、フリーホイールダイオードＤ１１お
よびＤ１２には、それぞれ温度検出ダイオードＸ２およ
びＸ４が取り付けられ、温度検出ダイオードＸ２のカソ
ードおよびアノードは、それぞれカソード端子Ｋ２およ
びアノード端子Ａ２に接続され、温度検出ダイオードＸ
４のカソードおよびアノードは、それぞれカソード端子
Ｋ４およびアノード端子Ａ４に接続されている。
【０１０２】温度検出ダイオードＸ１〜Ｘ４は、ＩＧＢ
Ｔおよびフリーホイールダイオードの異常動作に伴う温
度上昇を検出し、その情報をＩＧＢＴおよびフリーホイ
ールダイオードの制御系にフィードバックすることで、
重大な不具合が発生することを防止するためのものであ
る。
【０１０３】図８に、半導体装置モジュール９０のパッ
ケージ内の平面レイアウトを示す。図８において、矩形
の回路基板ＢＳ３上に平面視形状が矩形の導体パターン
Ｐ５０およびＰ６０が並列に配設されている。そして、
導体パターンＰ５０の外周に、平面視形状がＬ字状の導
体パターンＰ５１が配設され、導体パターンＰ５１の長
軸方向に並んで導体パターンＰ５６が配設されている。
また、導体パターンＰ５１の長軸よりも内側には、導体
パターンＰ５２、Ｐ５３、Ｐ５４およびＰ５５が順に配
列されている。
【０１０４】導体パターンＰ６０の外周には、平面視形
状がＬ字状の導体パターンＰ６１が配設され、導体パタ
ーンＰ６１の長軸方向に並んで導体パターンＰ６６が配
設されている。また、導体パターンＰ６１の長軸よりも
内側には、導体パターンＰ６２、Ｐ６３、Ｐ６４および
Ｐ６５が順に配列されている。
【０１０５】なお、導体パターンＰ５１〜Ｐ５６および
Ｐ６１〜Ｐ６６は、互いに、回転対称な位置関係となる
ように配設されている。
【０１０６】導体パターンＰ５０の上部には、トランジ
スタＴ１１およびフリーホイールダイオードＤ１１が配
設され、トランジスタＴ１１およびフリーホイールダイ
オードＤ１１の上主面上には、それぞれ温度検出ダイオ
ードＸ１およびＸ２が配設されている。
【０１０７】同様に、導体パターンＰ６０の上部には、
トランジスタＴ１２およびフリーホイールダイオードＤ
１２が配設され、トランジスタＴ１２およびフリーホイ
ールダイオードＤ１２の上主面上には、それぞれ温度検
出ダイオードＸ３およびＸ４が配設されている。
【０１０８】なお、トランジスタＴ１１とＴ１２とは互
い違いの位置関係になるように配設され、フリーホイー
ルダイオードＤ１１とＤ１２も互い違いの位置関係にな
るように配設されている。
【０１０９】そして、回路基板ＢＳ３の一辺の外方に
は、コレクタ端子Ｃ１およびエミッタ端子Ｅ２が配設さ
れている。コレクタ端子Ｃ１は、導体パターンＰ５０の
配設領域に対応するように配設され、エミッタ端子Ｅ２
は、導体パターンＰ６０の配設領域に対応するように配
設されている。
【０１１０】また、回路基板ＢＳ３のコレクタ端子Ｃ１
およびエミッタ端子Ｅ２の配設側とは反対の一辺の外方
には、出力端子ＯＴが配設されている。出力端子ＯＴ
は、導体パターンＰ５０およびＰ６０の配設領域に跨っ
て対応するように辺に沿って配設されている。
【０１１１】さらに、回路基板ＢＳ３の導体パターンＰ
５０の長辺に沿った一辺の外方には、コレクタ端子Ｃ１
側から順に、ゲート端子Ｇ１、カソード端子Ｋ１、アノ
ード端子Ａ１、制御エミッタ端子ＣＥ１、カソード端子
Ｋ２およびアノード端子Ａ２が配列されている。
【０１１２】また、回路基板ＢＳ３の導体パターンＰ６
０の長辺に沿った一辺の外方には、エミッタ端子Ｅ２側
から順に、アノード端子Ａ４、カソード端子Ｋ４、制御
エミッタ端子ＣＥ２、アノード端子Ａ３、カソード端子
Ｋ３およびゲート端子Ｇ２が配列されている。
【０１１３】コレクタ端子Ｃ１は、アルミニウム等のワ
イヤ線ＷＲによって導体パターンＰ５０に電気的に接続
されている。そして、トランジスタＴ１１のエミッタお
よびフリーホイールダイオードＤ１１のアノードは、ワ
イヤ線ＷＲによって出力端子ＯＴに電気的に接続され、
トランジスタＴ１１のゲートは、導体パターンＰ５１に
ワイヤ線ＷＲを介して電気的に接続され、導体パターン
Ｐ５１を経由してゲート端子Ｇ１に電気的に接続される
構成となっている。なお、トランジスタＴ１１のエミッ
タは、導体パターンＰ５６を経由して制御エミッタ端子
ＣＥ１にも電気的に接続されている。
【０１１４】さらに、トランジスタＴ１１上の温度検出
ダイオードＸ１のカソードおよびアノードは、それぞれ
導体パターンＰ５２およびＰ５３を経由して、カソード
端子Ｋ１およびアノード端子Ａ１に電気的に接続され、
フリーホイールダイオードＤ１１上の温度検出ダイオー
ドＸ２のカソードおよびアノードは、それぞれ導体パタ
ーンＰ５４およびＰ５５を経由して、カソード端子Ｋ２
およびアノード端子Ａ２に電気的に接続されている。
【０１１５】また、出力端子ＯＴは、アルミニウム等の
ワイヤ線ＷＲによって導体パターンＰ６０に電気的に接
続されている。そして、トランジスタＴ１２のエミッタ
およびフリーホイールダイオードＤ１２のアノードは、
ワイヤ線ＷＲによってエミッタ端子Ｅ２に電気的に接続
され、トランジスタＴ１２のゲートは、導体パターンＰ
６１にワイヤ線ＷＲを介して電気的に接続され、導体パ
ターンＰ６１を経由してゲート端子Ｇ２に電気的に接続
される構成となっている。なお、トランジスタＴ１２の
エミッタは、導体パターンＰ６６を経由して制御エミッ
タ端子ＣＥ２にも電気的に接続されている。
【０１１６】さらに、トランジスタＴ１２上の温度検出
ダイオードＸ３のカソードおよびアノードは、それぞれ
導体パターンＰ６２およびＰ６３を経由して、カソード
端子Ｋ３およびアノード端子Ａ３に電気的に接続され、
フリーホイールダイオードＤ１２上の温度検出ダイオー
ドＸ４のカソードおよびアノードは、それぞれ導体パタ
ーンＰ６４およびＰ６５を経由して、カソード端子Ｋ４
およびアノード端子Ａ４に電気的に接続されている。
【０１１７】このように、半導体装置モジュール９０に
おいては、導体パターンＰ５０上にトランジスタＴ１１
およびフリーホイールダイオードＤ１１が別個に配設さ
れ、それぞれの上主面に、温度検出ダイオードＸ１およ
びＸ２が配設されていた。また、導体パターンＰ６０上
にトランジスタＴ１２およびフリーホイールダイオード
Ｄ１２が別個に配設され、それぞれの上主面に、温度検
出ダイオードＸ３およびＸ４が配設されていた。
【０１１８】従って、温度検出ダイオードＸ１〜Ｘ４の
それぞれについてワイヤ線や導体パターン、端子が必要
となりモジュール内の構成が複雑になっていた。
【０１１９】また、温度検出ダイオードの個数に対応し
て検出手段も必要であるので、温度検出ダイオードの個
数が多ければ、検出手段も多くなり、検出手段を設ける
ためのスペースを広く取る必要があった。
【０１２０】図９に温度検出ダイオードＸ１およびＸ２
に付属する検出手段の一例を示す。図９に示すように、
温度検出ダイオードＸ１およびＸ２は、それぞれ増幅器
Ｆ３およびＦ４にアノードおよびカソードが接続され、
増幅器Ｆ３およびＦ４の出力は、それぞれ検出回路Ｆ５
およびＦ６に与えられる構成となっている。なお、増幅
器Ｆ３およびＦ４の入力には、電源電圧ＶDに基づい
て、定電流を供給する定電流電源Ｆ１およびＦ２が接続
されている。
【０１２１】検出回路Ｆ５およびＦ６は、増幅器Ｆ３お
よびＦ４の出力からノイズを除去し、所定の閾値に達し
た場合には所定の信号を出力する機能を有している。そ
して、検出回路Ｆ５およびＦ６の出力はＯＲゲートＦ７
に与えられ、温度検出ダイオードＸ１およびＸ２の少な
くとも一方が、温度異常を検知した場合には、アラーム
等を出力する構成となっている。
【０１２２】このように、温度検出には種々の構成を必
要とし、それらをモジュールの外部に設けるとしても、
それ相応のスペースが必要である。
【０１２３】しかし、複合トランジスタを用いる場合に
は、温度検出ダイオードの個数を削減できるので、モジ
ュール内の構成をさらに簡略化できる。
【０１２４】図１０に、複合トランジスタに温度検出ダ
イオードを搭載した半導体装置モジュール３００のパッ
ケージ内の平面レイアウトを示す。
【０１２５】図１０において、矩形の回路基板ＢＳ４上
に平面視形状が矩形の導体パターンＰ３およびＰ４が並
列に配設されている。そして、導体パターンＰ３の外周
には、導体パターンＰ３の一方の長辺に沿って、導体パ
ターンＰ３１、Ｐ３２、Ｐ３３およびＰ３４が順に配列
されている。
【０１２６】また、導体パターンＰ４の外周には、導体
パターンＰ４の一方の長辺に沿って、導体パターンＰ４
１、Ｐ４２、Ｐ４３およびＰ４４が順に配列されてい
る。
【０１２７】導体パターンＰ３の上部には、複合トラン
ジスタＣＴ５が配設され、複合トランジスタＣＴ５の上
主面上には、温度検出ダイオードＸ１０が配設されてい
る。
【０１２８】複合トランジスタＣＴ５は平面視形状が矩
形で、その上主面の一方の長辺側の端縁部にはゲートパ
ッドＧＰが設けられている。
【０１２９】なお、複合トランジスタＣＴ５は、ゲート
パッドＧＰが導体パターンＰ３３に近接して位置するよ
うに配設されている。
【０１３０】また、導体パターンＰ４の上部には、複合
トランジスタＣＴ６が配設され、複合トランジスタＣＴ
６の上主面上には、温度検出ダイオードＸ２０が配設さ
れている。複合トランジスタＣＴ６は平面視形状が矩形
で、その上主面の一方の長辺側の端縁部にはゲートパッ
ドＧＰが設けられている。
【０１３１】なお、複合トランジスタＣＴ６は、ゲート
パッドＧＰが導体パターンＰ４３に近接して位置するよ
うに配設されている。
【０１３２】そして、回路基板ＢＳ４の導体パターンＰ
３およびＰ４の短辺に平行な一方の一辺の外方には、コ
レクタ端子Ｃ１およびエミッタ端子Ｅ２が配設されてい
る。コレクタ端子Ｃ１は、導体パターンＰ３の配設領域
に対応するように配設され、エミッタ端子Ｅ２は、導体
パターンＰ４の配設領域に対応するように配設されてい
る。
【０１３３】また、回路基板ＢＳ４のＰ３およびＰ４の
短辺に平行な他方の一辺の外方には、出力端子ＯＴが配
設されている。出力端子ＯＴは、導体パターンＰ３およ
びＰ４の配設領域に跨って対応するように一辺に沿って
配設されている。
【０１３４】さらに、回路基板ＢＳ４のコレクタ端子Ｃ
１およびエミッタ端子Ｅ２の配設側とは反対の一辺の外
方には、出力端子ＯＴが配設されている。出力端子ＯＴ
は、導体パターンＰ３およびＰ４の配設領域に跨って対
応するように辺に沿って配設されている。
【０１３５】なお、複合トランジスタＣＴ５をＰ側アー
ムのトランジスタ、複合トランジスタＣＴ６をＮ側アー
ムのトランジスタと呼称する場合もある。
【０１３６】また、出力端子ＯＴは、Ｐ側アームの複合
トランジスタにとってはエミッタ端子でもあり、Ｎ側ア
ームの複合トランジスタににとってはコレクタ端子でも
ある。
【０１３７】また、回路基板ＢＳ４の導体パターンＰ３
の長辺に沿った一辺の外方には、コレクタ端子Ｃ１側か
ら順に、カソード端子Ｋ１、アノード端子Ａ１、ゲート
端子Ｇ１および制御エミッタ端子ＣＥ１が配列されてい
る。
【０１３８】また、回路基板ＢＳ４の導体パターンＰ４
の長辺に沿った一辺の外方には、エミッタ端子Ｅ２側か
ら順に、カソード端子Ｋ２、アノード端子Ａ２、ゲート
端子Ｇ２および制御エミッタ端子ＣＥ２が配列されてい
る。
【０１３９】コレクタ端子Ｃ１は、アルミニウム等のワ
イヤ線ＷＲによって導体パターンＰ３に電気的に接続さ
れている。そして、複合トランジスタＣＴ５のエミッタ
は、ワイヤ線ＷＲによって出力端子ＯＴに電気的に接続
され、複合トランジスタＣＴ５のゲートは、導体パター
ンＰ３３にワイヤ線ＷＲを介して電気的に接続され、導
体パターンＰ３３を経由してゲート端子Ｇ１に電気的に
接続される構成となっている。なお、複合トランジスタ
ＣＴ５のエミッタは、導体パターンＰ３４を経由して制
御エミッタ端子ＣＥ１にも電気的に接続されている。
【０１４０】さらに、複合トランジスタＣＴ５上の温度
検出ダイオードＸ１０のカソードおよびアノードは、そ
れぞれ導体パターンＰ３１およびＰ３２を経由して、カ
ソード端子Ｋ１およびアノード端子Ａ１に電気的に接続
されている。
【０１４１】また、出力端子ＯＴは、アルミニウム等の
ワイヤ線ＷＲによって導体パターンＰ４に電気的に接続
されている。そして、複合トランジスタＣＴ６のエミッ
タは、ワイヤ線ＷＲによってエミッタ端子Ｅ２に電気的
に接続され、複合トランジスタＣＴ６のゲートは、導体
パターンＰ４３にワイヤ線ＷＲを介して電気的に接続さ
れ、導体パターンＰ４３を経由してゲート端子Ｇ２に電
気的に接続される構成となっている。なお、複合トラン
ジスタＣＴ６のエミッタは、導体パターンＰ４４を経由
して制御エミッタ端子ＣＥ２にも電気的に接続されてい
る。
【０１４２】さらに、複合トランジスタＣＴ６上の温度
検出ダイオードＸ２０のカソードおよびアノードは、そ
れぞれ導体パターンＰ４１およびＰ４２を経由して、カ
ソード端子Ｋ３およびアノード端子Ａ３に電気的に接続
されている。
【０１４３】このように、複合トランジスタＣＴ３およ
びＣＴ４を用いることで、フリーホイールダイオードの
温度検出のための温度検出ダイオードが不要となるの
で、ワイヤ線ＷＲの本数や、端子、導体パターンの個数
を削減して、モジュール内の構成をさらに簡略化でき
る。
【０１４４】ここで、温度検出ダイオードの配設状態
を、複合トランジスタＣＴ５上に配置されたＸ１０を例
に採って図１１を用いて説明する。
【０１４５】図１１は、図１０に示す複合トランジスタ
ＣＴ５を側面から見た図であり、導体パターンＰ３上に
コレクタ電極ＣＤ（第１の主電極）が対面するように載
置され、エミッタ電極ＥＤ（第２の主電極）上には、絶
縁体ＺＬを介して、温度検出ダイオードＸ１０が配設さ
れている。温度検出ダイオードＸ１０に接続されるワイ
ヤ線は、アルミニウムワイヤ線ＷＲの代わりに、より細
く形成できる金ワイヤ線を使用しても良い。
【０１４６】なお、ゲートパッドＧＰが設けられている
部分は、エミッタ電極ＥＤの一部を省略して示し、ゲー
トパッドＧＰがエミッタ電極ＥＤを貫通してチップ内部
に延在している状態を模式的に示している。なお、ゲー
トパッドＧＰはエミッタ電極ＥＤとは電気的に絶縁され
ていることは言うまでもない。
【０１４７】＜５．複合トランジスタの他の例＞図３お
よび図４を用いて説明した複合トランジスタＣＴにおい
ては、フリーホイールダイオード構造とＩＧＢＴ構造と
が違いに兼用の関係にあり、チップ全体がＩＧＢＴ動作
とダイオード動作とを交互に行う構成を示したが、例え
ば、図１２に示すように、ＩＧＢＴ領域ＩＧとダイオー
ド領域ＦＷとをチェス板の目のように、交互にマトリッ
クス状に配設した構成であっても良い。これにより、回
路基板上で温度分布の偏りを防止することができる。
【０１４８】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、電気的に逆並列の関係にあるトランジスタお
よびダイオードの構造を併せて有する複数の複合トラン
ジスタを用いることで、トランジスタおよびダイオード
を別個に設けた場合のように、トランジスタとダイオー
ドとで電力損失の比率が異なることに起因しての温度分
布の偏りを防止することができる。そのため、回路基板
上で、複数のトランジスタを互い違いになるように配設
する必要がなくなり、第１の主電極とコレクタ端子との
間の配線インダクタンス、および第２の主電極とエミッ
タ端子との間の配線インダクタンスが、それぞれで同じ
となるように複数の複合トランジスタを配設することが
できる。その結果、主電流のアンバランスが生じること
がなくなり、アンバランスを見込んで定格を下げるなど
の配慮が不要となり、半導体層の設計を単純化できる。
【０１４９】本発明に係る請求項２記載の半導体装置に
よれば、複数の複合トランジスタが、共通の電位を基準
として動作する同一アームの複合トランジスタであり、
電気的に並列に接続されているので、同一アームの素子
間で主電流のアンバランスが生じることが防止される。
【０１５０】本発明に係る請求項３記載の半導体装置に
よれば、第１アームの複合トランジスタと、第２アーム
の複合トランジスタとで、それぞれのコレクタ端子およ
びエミッタ端子のレイアウトが対称な関係となるように
配設されるので、第１アームの複合トランジスタおよび
第２アームの複合トランジスタにおいて、配線インダク
タンスが不均一になることが防止でき、第１アームの複
合トランジスタおよび第２アームの複合トランジスタに
おいて、主電流のアンバランスが生じることがなくな
り、インバータ回路において相間短絡が発生した場合で
も、特定のトランジスタに電流が集中し不具合が発生す
ることを防止できる。
【０１５１】本発明に係る請求項４記載の半導体装置に
よれば、それぞれのゲートパッドが一列に並ぶように、
複数の複合トランジスタが配列されるので、例えば、ゲ
ートパッドと、ゲートパッドに電気的に接続される導体
パターンとの距離を均一にし易く、配線インダクタンス
を容易に均一化することができる。
【０１５２】本発明に係る請求項５記載の半導体装置に
よれば、それぞれのゲートパッドが対称な位置関係とな
るように複数の複合トランジスタが配列されるので、例
えば、ゲートパッドに電気的に接続される導体パターン
の配置の決定が容易にでき、配線インダクタンスを容易
に均一化することができる。
【０１５３】本発明に係る請求項６記載の半導体装置に
よれば、複数の複合トランジスタの第２の主電極上に温
度検出のためのダイオードをさらに備えるので、複合ト
ランジスタの温度検出が可能となる。また、トランジス
タおよびダイオードを別個に設けた場合に比べて、温度
検出のためのダイオードの個数を削減できて、配線の本
数や、端子、導体パターンの個数を削減して、半導体装
置の構成をさらに簡略化できる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態の半導体装置モジュ
ールの回路構成を説明する図である。
【図２】 本発明に係る実施の形態の半導体装置モジュ
ールのパッケージ内の平面レイアウトを示す図である。
【図３】 フリーホイールダイオードを内蔵した複合ト
ランジスタの断面構成を示す図である。
【図４】 フリーホイールダイオードを内蔵した複合ト
ランジスタの平面構成を示す図である。
【図５】 本発明に係る実施の形態の半導体装置モジュ
ールの回路構成を説明する図である。
【図６】 本発明に係る実施の形態の半導体装置モジュ
ールのパッケージ内の平面レイアウトを示す図である。
【図７】 ハーフブリッジ回路を有した半導体装置モジ
ュールの回路構成を示す図である。
【図８】 ハーフブリッジ回路を有した半導体装置モジ
ュールのパッケージ内の平面レイアウトを示す図であ
る。
【図９】 温度検出手段の構成を説明するブロック図で
ある。
【図１０】 複合トランジスタに温度検出ダイオードを
搭載した半導体装置モジュールのパッケージ内の平面レ
イアウトを示す図である。
【図１１】 複合トランジスタに温度検出ダイオードを
搭載した状態を示す図である。
【図１２】 複合トランジスタの変形例を示す図であ
る。
【図１３】 従来の半導体装置モジュールの回路構成を
説明する図である。
【図１４】 従来の半導体装置モジュールのパッケージ
内の平面レイアウトを示す図である。
【図１５】 ＩＧＢＴとフリーホイールダイオードとの
電力損失についてのシミュレーション結果の一例を示す
図である。
【図１６】 各チップの配線インダクタンスを模式的に
示す図である。
【図１７】 配線インダクタンスが不均一な２つのトラ
ンジスタのスイッチング時に流れるコレクタ電流の特性
を示す図である。
【符号の説明】
ＣＴ１〜ＣＴ６，ＣＴ１０〜ＣＴ３０ 複合トランジス
タ、ＢＳ１，ＢＳ２，ＢＳ４ 回路基板、Ｐ３，Ｐ４，
Ｐ９，Ｐ１１，Ｐ１２ 導体パターン、Ｘ１０，Ｘ２０
温度検出ダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/07 Ｈ０２Ｍ 7/48 Ｚ 25/18 Ｈ０３Ｋ 17/14 27/06 Ｈ０１Ｌ 25/04 Ｃ Ｈ０２Ｍ 7/48 27/06 １０２Ａ Ｈ０３Ｋ 17/56 Ｚ Ｈ０３Ｋ 17/14 17/56 Ｆターム(参考） 5F048 AC10 BB20 BC03 BD01 BD07 5H007 CA01 CB05 HA03 HA04 5J055 AX15 AX41 BX16 CX07 CX19 DX09 DX52 DX59 DX72 DX73 DX84 EY05 EY12 EZ03 EZ63 FX06 GX01 GX07 GX08

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 導体パターンを有する回路基板と、 前記導体パターンの主面上に配設され、電気的に逆並列
    の関係にあるトランジスタおよびダイオードの構造を併
    せて有する複数の複合トランジスタと、 前記回路基板の周辺に配設されるコレクタ端子と、 前記回路基板の周辺に配設されるエミッタ端子と、を備
    え、 前記複数の複合トランジスタは、 その一方主面に設けられた、前記トランジスタのコレク
    タおよび前記ダイオードのカソードに相当する第１の主
    電極と、 前記一方主面とは反対側の他方主面に設けられた、前記
    トランジスタのエミッタおよび前記ダイオードのアノー
    ドに相当する第２の主電極と、を有し、前記第 １の主電極が前記導体パターンの前記主面上に対面する
    ように配設され、前記導体パターンと前記コレクタ端
    子、および前記第２の主電極とエミッタ端子がそれぞれ
    ワイヤ線によって電気的に接続され、 前記第１の主電極と前記コレクタ端子との間の配線イン
    ダクタンス、および前記第２の主電極と前記エミッタ端
    子との間の配線インダクタンスが、それぞれで同じとな
    るように前記複数の複合トランジスタが配設される、半
    導体装置。
  2. 【請求項２】 前記複数の複合トランジスタは、共通の
    電位を基準として動作する同一アームの複合トランジス
    タであって、電気的に並列に接続される、請求項１記載
    の半導体装置。
  3. 【請求項３】 前記複数の複合トランジスタは、 第１の電位を基準として動作する第１アームの複合トラ
    ンジスタと、 第１の電位よりも低い第２の電位を基準として動作する
    第２アームの複合トランジスタとを含み、 前記第１アームの複合トランジスタと、前記第２アーム
    の複合トランジスタとの直列接続でインバータ回路を構
    成し、 前記第１アームの複合トランジスタと、前記第２アーム
    の複合トランジスタとで、それぞれの前記コレクタ端子
    および前記エミッタ端子のレイアウトが対称な関係とな
    るように配設される、請求項１記載の半導体装置。
  4. 【請求項４】 前記複数の複合トランジスタのそれぞれ
    は、 前記第２の主電極の端縁部に、前記第２の主電極とは電
    気的に絶縁されたゲートパッドをさらに有し、 それぞれの前記ゲートパッドが一列に並ぶように、前記
    複数の複合トランジスタが配列される、請求項１記載の
    半導体装置。
  5. 【請求項５】 前記複数の複合トランジスタは、それぞ
    れの前記ゲートパッドが対称な位置関係となるように配
    列される、請求項４記載の半導体装置。
  6. 【請求項６】 前記複数の複合トランジスタは、 前記第２の主電極上に配設された温度検出のためのダイ
    オードをさらに備える、請求項１記載の半導体装置。
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