JP7473081B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
上アームのスイッチング素子と、下アームのスイッチング素子とを含み、負荷を駆動する回路として、ブリッジ回路がある。（例えば、特許文献１、特許文献２）。
特許第４５５７０１５号 特許第５８６５４２２号
ところで、例えば、下アームのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）がオフした際、下アームのＭＯＳＦＥＴに流れていた電流は、一般に、上アームのＭＯＳＦＥＴのボディダイオードと、上アームのＭＯＳＦＥＴに接続された還流ダイオードとを介して流れる。
特許文献２では、ＭＯＳＦＥＴのソース側のインダクタンスは、ショットキーバリアダイオードのアノード側のインダクタンスよりも大きい。このような場合、還流電流は、ＭＯＳＦＥＴのダイオードより、還流ダイオード側に多く流れるため、ＭＯＳＦＥＴのボディダイオードに流れる電流を抑制することができる。
しかしながら、この場合、ＭＯＳＦＥＴのソース側のインダクタンスに起因する電圧降下により、ＭＯＳＦＥＴの実質的なゲート―ソース電圧が低下し、スイッチング速度が遅くなる。
特許文献１では、ＭＯＳＦＥＴのソース側のインダクタンスは、ショットキーバリアダイオードのアノード側のインダクタンスよりも小さい。このような場合、ソース側のインダクタンスに伴う電圧降下に起因するスイッチング速度の低下を抑えることができる。
しかしながら、ＭＯＳＦＥＴのボディダイオードに流れる電流が増大し、ＭＯＳＦＥＴの劣化を促進するおそれがある。
本発明の目的は、スイッチング素子に流れる還流電流の増加と、スイッチング素子のスイッチング速度の低下とを共に抑制することが可能な半導体装置を提供することである。
上記目的を達成するための一の発明は、第１導電パターンと、第２導電パターンと、うら面に高電位側電極を有し、おもて面に低電位側電極を有するスイッチング素子が形成され、前記第１導電パターンに配置された第１半導体チップと、うら面にカソード電極を有し、おもて面にアノード電極を有するダイオード素子が形成され、前記第１導電パターンに配置された第２半導体チップと、前記低電位側電極と、前記第２導電パターンとを接続する第１ワイヤと、前記アノード電極と、前記第２導電パターンとを接続するとともに、前記第１ワイヤの長さと略等しい長さを有する第２ワイヤと、を備え、前記第１及び第２半導体チップは、第１方向に沿って前記第１導電パターンに配置され、前記第１及び第２ワイヤは、前記第１方向に直交する第２方向に平行であり、前記第１方向は、前記第１導電パターンの所定の辺に平行な方向であり、ｎ個（ｎは、複数）の前記第１半導体チップと、前記ｎ個の前記第２半導体チップと、複数の前記第１ワイヤと、複数の前記第２ワイヤと、を含み、前記ｎ個の第１半導体チップと、前記ｎ個の第２半導体チップとは、前記第１導電パターンにおいて前記第１方向に沿って２列に配列され、前記２列のそれぞれにおいて、少なくとも１個の前記第１半導体チップと、少なくとも１個の前記第２半導体チップとが含まれる、半導体装置である。本発明の他の特徴については、本明細書の記載により明らかにする。
本発明によれば、スイッチング素子に流れる還流電流の増加と、スイッチング素子のスイッチング速度の低下とを共に抑制することが可能な半導体装置を提供することができる。
電子回路を説明する図である。 半導体装置の構成を説明するための図である。 半導体装置の構成を説明するための断面図である。 ワイヤの詳細を説明するための拡大図である。 第１半導体チップの構成を説明するための図である。 第２半導体チップの構成を説明するための図である。 実施例の電子回路を説明する図である。 計算条件を説明するための図である。 実施例１のシミュレーション結果を示す図である。 実施例２のシミュレーション結果を示す図である。 比較例１のシミュレーション結果を示す図である。 比較例の半導体装置の構成を説明するための図である。 計算条件を説明するための図である。 実施例３の計算結果を示す図である。 比較例２の計算結果を示す図である。 半導体装置の構成を説明するための図である。 電子回路を説明する図である。 半導体装置の構成を説明するための図である。 半導体装置の構成を説明するための図である。 電子回路を説明する図である。 半導体装置の構成を説明するための図である。 電子回路を説明する図である。 半導体装置の構成を説明するための図である。 半導体装置の構成を説明するための図である。
関連出願の相互参照この出願は、２０２１年６月１０日に出願された日本特許出願、特願２０２１－９７３５５に基づく優先権を主張し、その内容を援用する。
＝＝第１実施形態＝＝
＜電子回路＞
図１は、本実施形態の電子回路１０の一例を示す図である。電子回路１０は、モータコイル等の負荷（不図示）を駆動するためのハーフブリッジ回路である。電子回路１０は、上アームの２個のスイッチング素子ＳＷ１１、ＳＷ１２と、下アームの２個のスイッチング素子ＳＷ３１、ＳＷ３２と、上アームの２個のダイオード素子Ｄ２１、Ｄ２２と、下アームの２個のダイオード素子Ｄ４１、Ｄ４２と、を含んで構成される。
さらに、電子回路１０は、正極端子Ｐと、出力端子Ｍと、負極端子Ｎと、第１制御端子ＩＮ１と、第２制御端子ＩＮ２と、第１接続端子Ｓ１と、第２接続端子Ｓ２と、を含んで構成される。
正極端子Ｐは、高電位側の端子であり、負極端子Ｎは、低電位側の端子であり、出力端子Ｍは、負荷が接続される端子である。本実施形態では、負極端子Ｎは接地されるとするが、出力端子Ｍが接地されるとしてもよい。
また、第１制御端子ＩＮ１には、上アームのスイッチング素子ＳＷ１１、ＳＷ１２のスイッチングを制御する信号が入力される。第２制御端子ＩＮ２には、下アームのスイッチング素子ＳＷ３１、ＳＷ３２のスイッチングを制御する信号が入力される。
なお、本明細書では、上アームの２個のスイッチング素子ＳＷ１１、ＳＷ１２を区別せず、総称する場合、「スイッチング素子ＳＷ１」と呼ぶ。また、下アームの２個のスイッチング素子ＳＷ３１、ＳＷ３２を区別せず、総称する場合、「スイッチング素子ＳＷ３」と呼ぶ。また、上アームの２個のダイオード素子Ｄ２１、Ｄ２２を区別せず、総称する場合、「ダイオード素子Ｄ２」と呼ぶ。また、下アームの２個のダイオード素子Ｄ４１、Ｄ４２を区別せず、総称する場合、「ダイオード素子Ｄ４」と呼ぶ。
なお、スイッチング素子ＳＷ１、スイッチング素子ＳＷ３、ダイオード素子Ｄ２、ダイオード素子Ｄ４の夫々の数が２以外の場合も同様である。
また、上アームのスイッチング素子ＳＷ１と、下アームのスイッチング素子ＳＷ３とを区別せず、総称する場合、「スイッチング素子ＳＷ」と呼ぶ。また、上アームのダイオード素子Ｄ２と、下アームのダイオード素子Ｄ４とを区別せず、総称する場合、「ダイオード素子Ｄ」と呼ぶ。
スイッチング素子ＳＷは、制御電極と、低電位側電極と、高電位側電極とを有する。本実施形態のスイッチング素子ＳＷは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であるため、制御電極は、ゲート電極であり、高電位側電極は、ドレイン電極であり、低電位側電極は、ソース電極である。
また、スイッチング素子ＳＷ１１、ＳＷ１２、ＳＷ３１、ＳＷ３２の夫々は、寄生ダイオード（つまり、ボディダイオード）として、ダイオードＢＤ１１、ＢＤ１２、ＢＤ３１、ＢＤ３２を含む。スイッチング素子ＳＷにおいて、寄生ダイオードＢＤのカソード電極が、ＭＯＳＦＥＴのドレイン電極と実質的に同一であり、寄生ダイオードＢＤのアノード電極が、ＭＯＳＦＥＴのソース電極と実質的に同一である。
スイッチング素子ＳＷ１１と、スイッチング素子ＳＷ１２とは、互いに並列に接続されている。スイッチング素子ＳＷ１のゲート電極（制御電極）は、第１制御端子ＩＮ１に接続され、ソース電極は、第１接続端子Ｓ１に接続され、ドレイン電極は、正極端子Ｐに接続されている。
スイッチング素子ＳＷ１１のソース電極と、第１接続端子Ｓ１とを接続する配線は、寄生インダクタンスとして、インダクタンスＬ１１を有している。スイッチング素子ＳＷ１２のソース電極と、第１接続端子Ｓ１とを接続する配線は、寄生インダクタンスとして、インダクタンスＬ１２を有している。
ダイオード素子Ｄは、還流ダイオードとして機能する。ダイオード素子Ｄは、カソード電極と、アノード電極とを有する。ダイオード素子Ｄとしては、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）、ＰＩＮダイオード（p-intrinsic-n diode）等を用いることができる。本実施形態のダイオード素子Ｄは、ショットキーバリアダイオードである。
ダイオード素子Ｄ２１と、ダイオード素子Ｄ２２とは、互いに並列に接続されている。ダイオード素子Ｄ２１と、スイッチング素子ＳＷ１１とは、互いに逆並列に接続されている。ダイオード素子Ｄ２２と、スイッチング素子ＳＷ１２とは、互いに逆並列に接続されている。ダイオード素子Ｄ２１と、ダイオード素子Ｄ２２との夫々のアノード電極は、第１接続端子Ｓ１に接続され、カソード電極は、正極端子Ｐに接続されている。
ダイオード素子Ｄ２１のアノード電極と、第１接続端子Ｓ１とを接続する配線は、寄生インダクタンスとして、インダクタンスＬ２１を有している。ダイオード素子Ｄ２２のアノード電極と、第１接続端子Ｓ１とを接続する配線は、寄生インダクタンスとして、インダクタンスＬ２２を有している。
第１接続端子Ｓ１と、出力端子Ｍを接続する配線は、寄生インダクタンスとして、インダクタンスＬｓ１を有している。
詳細は後述するが、インダクタンスＬ１１と、インダクタンスＬ２１とは、略等しくなるよう設計されている。ここで、インダクタンスが「略等しい」とは、インダクタンスの差が、製造ばらつきの範囲内であることをいう。
インダクタンスＬ１１が、インダクタンスＬ２１に比べて大きいと、ボディダイオードＢＤ１１に流れる還流電流を抑制することができる。しかし、この場合、インダクタンスＬ１１に起因して、スイッチング素子ＳＷ１１の実質的なゲート－ソース電圧が降下するため、スイッチング素子ＳＷ１１のスイッチング速度が低下する。
これとは逆に、インダクタンスＬ２１が、インダクタンスＬ１１に比べて大きいと、スイッチング素子ＳＷ１１のスイッチング速度が低下することを防ぐことができるが、ボディダイオードＢＤ１１に流れる還流電流が増大する。
従って、インダクタンスＬ１１と、インダクタンスＬ２１とを略等しくすることによって、ボディダイオードＢＤ１１に流れる還流電流の増加と、スイッチング素子ＳＷ１１のスイッチング速度の低下とを共に抑制することができる。
同様の理由から、インダクタンスＬ１２と、インダクタンスＬ２２とは、略等しくなるよう設計される。また、インダクタンスＬ１１と、インダクタンスＬ１２とについても、略等しくなるよう設計される。つまり、インダクタンスＬ１１、Ｌ２１、Ｌ１２、Ｌ２２は、略等しくなるよう設計される。
下アームのスイッチング素子ＳＷ３と、下アームのダイオード素子Ｄ４との接続関係は、上述した上アームのスイッチング素子ＳＷ１と、上アームのダイオード素子Ｄ２との接続関係と等しいため、共通する部分の説明は省略する。
スイッチング素子ＳＷ３のゲート電極（制御電極）は、第２制御端子ＩＮ２に接続され、ソース電極は、負極端子Ｎに接続され、ドレイン電極は、出力端子Ｍに接続されている。スイッチング素子ＳＷ３のソース電極と、負極端子Ｎとの間には、第２接続端子Ｓ２が設けられている。
スイッチング素子ＳＷ３１のソース電極と、第２接続端子Ｓ２とを接続する配線は、インダクタンスＬ３１を有する。スイッチング素子ＳＷ３２のソース電極と、第２接続端子Ｓ２とを接続する配線は、インダクタンスＬ３２を有する。
ダイオード素子Ｄ４１のアノード電極と、第２接続端子Ｓ２とを接続する配線は、インダクタンスＬ４１を有する。ダイオード素子Ｄ４２のアノード電極と、第２接続端子Ｓ２とを接続する配線は、インダクタンスＬ４２を有する。
上アームの説明と同様の理由から、インダクタンスＬ３１と、インダクタンスＬ４１とを略等しくすることによって、ボディダイオードＢＤ３１に流れる還流電流の増加と、スイッチング素子ＳＷ４１のスイッチング速度の低下とを共に抑制することができる。
同様の理由から、インダクタンスＬ３２と、インダクタンスＬ４２とは、略等しくなるよう設計される。また、インダクタンスＬ３１と、インダクタンスＬ３２とについても、略等しくなるよう設計される。つまり、インダクタンスＬ３１、Ｌ４１、Ｌ３２、Ｌ４２は、略等しくなるよう設計される。
第２接続端子Ｓ２と、負極端子Ｎを接続する配線は、寄生インダクタンスとして、インダクタンスＬｓ２を有している。
［半導体装置］
図２は、本実施形態の半導体装置２０を説明するための平面模式図である。図３は、本実施形態の半導体装置２０を説明するための断面図である。本実施形態の半導体装置２０は、図１の電子回路１０を具現化した半導体装置の一例である。以下の説明では、図２及び図３に示された互いに直交するｘ軸、ｙ軸及びｚ軸からなる直交座標系を用いる。なお、ｘ軸の正の方向は「第１方向」に対応し、ｙ軸の正の方向は「第２方向」に対応する。
図４は、本実施形態のワイヤの詳細を説明するための拡大図である。図５は、第１半導体チップＣ１の構成を説明するための図である。図６は、第２半導体チップＣ２の構成を説明するための図である。
以下、本実施形態において、「接合」とは、構成Ｅ１と、構成Ｅ２とが、直接あるいは接合材（例えば、はんだ）等を介して、機械的および電気的に接続されていることをいい、単に「接続」とも言う。
本実施形態の半導体装置２０は、第１導電パターン３１と、第２導電パターン３２と、第３導電パターン３３と、第４導電パターン３４と、を備える。これらの導電パターンを区別せず、総称する場合、単に「導電パターン」と呼ぶ。
また、半導体装置２０は、正極端子Ｐと、出力端子Ｍと、負極端子Ｎと、第１制御端子ＩＮ１と、第２制御端子ＩＮ２と、第１接続端子Ｓ１と、第２接続端子Ｓ２と、を備える。これらの端子を区別せず、総称する場合、単に「端子」と呼ぶ。
また、半導体装置２０は、２個の第１半導体チップＣ１１、Ｃ１２と、２個の第２半導体チップＣ２１、Ｃ２２と、２個の第３半導体チップＣ３１、Ｃ３２と、２個の第４半導体チップＣ４１、Ｃ４２と、を備える。
さらに、半導体装置２０は、第１ワイヤＷ１１、Ｗ１２と、第２ワイヤＷ２１、Ｗ２２と、第３ワイヤＷ３１、Ｗ３２と、第４ワイヤＷ４１、Ｗ４２と、を備える。
本明細書において、２個の第１半導体チップＣ１１、Ｃ１２を区別せず、総称する場合、「第１半導体チップＣ１」と呼ぶ。また、２個の第２半導体チップＣ２１、Ｃ２２を区別せず、総称する場合、「第２半導体チップＣ２」と呼ぶ。また、２個の第３半導体チップＣ３１、Ｃ３２を区別せず、総称する場合、「第３半導体チップＣ３」と呼ぶ。また、２個の第４半導体チップＣ４１、Ｃ４２を区別せず、総称する場合、「第４半導体チップＣ４」と呼ぶ。
なお、第１半導体チップＣ１、第２半導体チップＣ２、第３半導体チップＣ３、第４半導体チップＣ４の夫々の数に関わらず同様である。
また、第１ワイヤＷ１１、Ｗ１２を区別せず、総称する場合、「第１ワイヤＷ１」と呼ぶ。また、第２ワイヤＷ２１、Ｗ２２を区別せず、総称する場合、「第２ワイヤＷ２」と呼ぶ。また、第３ワイヤＷ３１、Ｗ３２を区別せず、総称する場合、「第３ワイヤＷ３」と呼ぶ。また、第４ワイヤＷ４１、Ｗ４２を区別せず、総称する場合、「第４ワイヤＷ４」と呼ぶ。また、第１ワイヤＷ１、第２ワイヤＷ２、第３ワイヤＷ３、第４ワイヤＷ４を区別せず、総称する場合、単に「ワイヤ」と呼ぶ。
なお、第１ワイヤＷ１、第２ワイヤＷ２、第３ワイヤＷ３、第４ワイヤＷ４の夫々の数に関わらず同様である。
さらに、半導体装置２０は、上述の導電パターン、端子、第１半導体チップＣ１、第２半導体チップＣ２、第３半導体チップＣ３、第４半導体チップＣ４、ワイヤ等を支持するための基板６０を備える。
さらに、半導体装置２０は、上述の基板６０、導電パターン、端子、第１半導体チップＣ１、第２半導体チップＣ２、第３半導体チップＣ３、第４半導体チップＣ４、ワイヤ等を収納するためのケース７０を備える。
さらに、半導体装置２０は、上述の導電パターン、端子、第１半導体チップＣ１、第２半導体チップＣ２、第３半導体チップＣ３、第４半導体チップＣ４、ワイヤ等を封止するための封止樹脂９０を備える。なお、図２においては、封止樹脂９０については図示が省略されている。
先ず、半導体装置２０の上アームの構成を説明する。その後、下アームの構成を説明するが、上アームの構成と共通する部分の説明は省略し、異なる部分を中心に説明する。
＜＜上アームについて＞＞
＜導電パターンについて＞
導電パターンは、例えば銅、アルミニウムまたはこれらを含む合金で構成される。導電パターンの厚さは、導電パターンに起因するインダクタンスを小さく抑えるため、０．１５ｍｍ以上とすることが好ましい。また、導電パターンの厚さは、製造コストを考慮すると、２．５ｍｍ以下であってよい。
第１導電パターン３１は、図１の電子回路１０における、上アームのスイッチング素子ＳＷ１のドレイン電極と、上アームのダイオード素子Ｄ１のカソード電極とを、正極端子Ｐに導通させるための配線に相当する。
スイッチング素子ＳＷ１１のドレイン電極、スイッチング素子ＳＷ１２のドレイン電極、ダイオード素子Ｄ２１のカソード電極、ダイオード素子Ｄ２２のカソード電極の夫々から正極端子Ｐまでの経路について、夫々の経路におけるインダクタンスは、一般に異なる。
なお、第１導電パターン３１の厚さが厚いほど、経路の差によるインダクタンスの差を小さくすることができる。そのため、例えば、第１導電パターン３１の厚さを０．１５ｍｍ以上とすると、第１導電パターン３１における経路の差によるインダクタンスの差が、詳細は後述するワイヤＷのばらつきによるインダクタンスの差に対して、十分に小さくすることができる。
しかし、以下、便宜上、これらの経路において、第１導電パターン３１は、寄生インダクタンスとして、所定のインダクタンスを有するとして説明する。
第２導電パターン３２は、図１の電子回路１０における、上アームのスイッチング素子ＳＷ１のソース電極と、上アームのダイオード素子Ｄ１のアノード電極とを、第１接続端子Ｓ１および出力端子Ｍ（後述）に導通させるための配線の一部に相当する。第２導電パターン３２は、寄生インダクタンスとして、インダクタンスＬｓ１を有する。
第５導電パターン３５は、電子回路１０における、上アームのスイッチング素子ＳＷ１のゲート電極を、第１制御端子ＩＮ１に導通させるための配線に相当する。
第１導電パターン３１と、第２導電パターン３２とのレイアウトの関係について説明する。本実施形態では、第２導電パターン３２は、上面視で矩形状を有している。第２導電パターン３２は、ｘ軸方向に沿った２つの辺３２ａ及び３２ｂを有している。
「矩形状」とは、例えば、正方形や長方形を含む、４つの辺からなる形状をいい、例えば、少なくとも一部の角にＣ面取りやＲ面取りなどの面取りがされていても良い。また、「矩形状」では、辺の一部に切り込み（凹部）や出っ張り（凸部）が設けられていても良い。つまり、「矩形状」は、略四辺形を含む形状である。
第１導電パターン３１の所定の辺３１ａ，３１ｂは、ｘ軸に平行な辺である。なお、実際には、第１導電パターン３１を形成する際の製造ばらつき等が生じるため、「平行」は、略平行も含む。
第１導電パターン３１は、少なくとも、第２導電パターン３２のｘ軸方向に沿った一方の辺３２ａと、反対側の他方の辺３２ｂとを挟むよう形成されている。さらに、第１導電パターン３１は、第２導電パターン３２の３つの辺を囲うように形成されていてよい。第１導電パターン３１は、上面視においてＵ字形状を有する。
＜端子について＞
端子は、例えば板状、角柱形状、円柱形状を有し、一端が導電パターンに接合され、他端が半導体装置２０から延出して、図示しない外部機器に電気的に接続される。端子は、例えば、銅、アルミニウムまたはこれらを含む合金で構成される。なお、端子の一端は、導電パターンに直接接合される場合に限らず、はんだなどの接合部材を介して電気的に接続されていてもよいし、ワイヤなどの配線部材を介して電気的に接続されていてもよい。
正極端子Ｐは、一端が第１導電パターン３１に接合され、他端が図示しない電源の正極に電気的に接続されている。出力端子Ｍは、一端が第３導電パターン３３（後述）に接合され、他端が図示しない負荷に電気的に接続されている。負極端子Ｎは、一端が第４導電パターン３４（後述）に接合され、他端が図示しない電源の負極に電気的に接続されている。第１接続端子Ｓ１は、一端が第２導電パターン３２に接合され、他端が図示しない制御装置に電気的に接続されている。第１制御端子ＩＮ１は、一端が第５導電パターン３５に接合され、他端が図示しない制御装置の信号端子に電気的に接続されている。第２制御端子ＩＮ２は、一端が第６導電パターン３６に接合され、他端が図示しない制御装置の信号端子に電気的に接続されている。
なお、第２導電パターン３２に配置されている出力端子Ｍと、後述する第３導電パターン３３に配置されている出力端子Ｍとは、不図示の金属配線で接続されている。これによって、第２導電パターン３２と、第３導電パターン３３とは電気的に接続されている。
＜半導体チップについて＞
半導体チップは、上面視で矩形状であって、おもて面とおもて面の反対側のうら面とを有する。おもて面は、後述するワイヤが接合されていてよい。うら面は、はんだ等の接合材を介して導電パターンに接合される。
第１半導体チップＣ１には、スイッチング素子ＳＷ１が形成されている。スイッチング素子ＳＷ１は寄生ダイオードＢＤを含む。スイッチング素子ＳＷ１において、寄生ダイオードＢＤ１のカソード電極が、ＭＯＳＦＥＴのドレイン電極と実質的に同一であり、寄生ダイオードＢＤ１のアノード電極が、ＭＯＳＦＥＴのソース電極と実質的に同一である。
図５には、第１半導体チップＣ１の上面図（図５（ａ））と、断面図（図５（ｂ））とが示されている。スイッチング素子ＳＷ１は、ＭＯＳＦＥＴであり、第１半導体チップＣ１のうら面にドレイン電極ＤＥを有し、おもて面にゲート電極ＧＥと、ソース電極ＳＥとを有する。
第２半導体チップＣ２には、ダイオード素子Ｄ２が形成されている。図６には、第２半導体チップＣ２の上面図（図６（ａ））と、断面図（図６（ｂ））とが示されている。ダイオード素子Ｄ２は、ショットキーバリアダイオードであり、第２半導体チップＣ２のうら面にカソード電極ＣＥを有し、おもて面にアノード電極ＡＥを有する。
第１半導体チップＣ１及び第２半導体チップＣ２は、ＳｉＣ基板のチップである。なお、ＳｉＣに限らず、例えば、ＧａＮ（Gallium Nitride）等、他のワイドバンドギャップ半導体を用いても良い。また、還流ダイオードは、好ましくは金属及びＳｉＣのショットキー接合を含むショットキーバリアダイオードであるが、金属及びＳｉのショットキー接合を含むショットキーバリアダイオードであっても良い。
＜チップの配置について＞
つぎに、図２を用いて、第１半導体チップＣ１及び第２半導体チップＣ２の配置について説明する。本実施形態において、第１半導体チップＣ１及び第２半導体チップＣ２の上面視における輪郭の形状は等しく、ｘ軸方向及びｙ軸方向に平行な辺を有する長方形である。なお、第１半導体チップＣ１及び第２半導体チップＣ２の形状は等しいこととしたが、異なっていても良い。
第１半導体チップＣ１は、第１導電パターン３１に配置されている。第１半導体チップＣ１は、そのうら面に設けられた、スイッチング素子ＳＷ１のドレイン電極ＤＥ（図５（ｂ））と、第１導電パターン３１とが機械的および電気的に接続される。
第１半導体チップＣ１１は、第１導電パターン３１において、第２導電パターン３２の辺３２ａ辺及び３２ｂのうち、辺３２ａ側に配置されている。また、第１半導体チップＣ１２は、第１導電パターン３１において、辺３２ａ辺及び３２ｂのうち、辺３２ｂ側に配置されている。
第２半導体チップＣ２は、第１導電パターン３１に配置されている。第２半導体チップＣ２は、そのうら面に設けられた、ダイオード素子Ｄ２のカソード電極ＣＥと、第１導電パターン３１とが機械的および電気的に接続される。
第２半導体チップＣ２１は、第１導電パターン３１において、第２導電パターン３２の辺３２ａ辺及び３２ｂのうち、辺３２ａ側に配置されている。また、第２半導体チップＣ２２は、第１導電パターン３１において、辺３２ａ辺及び３２ｂのうち、辺３２ｂ側に配置されている。
第２半導体チップＣ２１は、後述するワイヤＷ２１の長さがワイヤＷ１１の長さと等しくなるよう、第１半導体チップＣ１１に対して、ｘ軸方向に所定距離だけ平行移動した位置に配置されている。なお、本実施形態では、第１半導体チップＣ１１の＋ｙ側の辺と、第２半導体チップＣ２１の＋ｙ側の辺とが、所定のｘ軸方向の軸上にあるように配置されているが、これに限られず、ワイヤＷ２１の長さと、ワイヤＷ１１の長さとが等しくなるよう、２つのチップが配置されれば良い。
第２半導体チップＣ２２は、後述するワイヤＷ２２の長さがワイヤＷ１１の長さと等しくなるよう、第２導電パターン３２を挟み、第１導電パターン３１における辺３２ｂ側の所定の位置に配置される。なお、本実施形態では、ワイヤＷ２２の長さがワイヤＷ１１の長さに等しくなれば、第２半導体チップＣ２２の位置は、図２に示す位置に限られない。
第１半導体チップＣ１２は、後述するワイヤＷ１２の長さがワイヤＷ１１の長さと等しくなるよう、第２導電パターン３２を挟み、第１導電パターン３１における辺３２ｂ側の所定の位置に配置される。なお、本実施形態では、ワイヤＷ１２の長さがワイヤＷ１１の長さに等しくなれば、第２半導体チップＣ１２の位置は、図２に示す位置に限られない。
＜ワイヤの詳細＞
ワイヤは、銅、アルミニウム、金またはこれらを含む合金で構成される。ワイヤの直径は５０μｍ以上、５００μｍ以下である。半導体チップサイズおよび電流の大きさによって、ワイヤの直径および本数が決められてよい。
第１ワイヤＷ１１は、第１半導体チップＣ１１のソース電極と、第２導電パターン３２とを接続する。第１ワイヤＷ１１は、図１の電子回路１０のインダクタンスＬ１１を有する配線に対応する。第１ワイヤＷ１２は、第１半導体チップＣ１２のソース電極と、第２導電パターン３２とを接続する。第１ワイヤＷ１２は、図１の電子回路１０のインダクタンスＬ１２を有する配線に対応する。
第２ワイヤＷ２１は、第２半導体チップＣ２１のアノード電極と、第２導電パターン３２とを接続する。第２ワイヤＷ２１は、図１の電子回路１０のインダクタンスＬ２１を有する配線に対応する。第２ワイヤＷ２２は、第２半導体チップＣ２２のアノード電極と、第２導電パターン３２とを接続する。第２ワイヤＷ２２は、図１の電子回路１０のインダクタンスＬ２２を有する配線に対応する。
第２ワイヤＷ２は、第１ワイヤＷ１の長さと略等しい長さを有する。ここで、「略等しい長さ」とは、長さの差が、製造ばらつきの範囲内であることをいう。
なお、図４は、図２のＡ部分の拡大図である。図４に示すように、第１ワイヤＷ１及び第２ワイヤＷ２は夫々、１本に限られず複数本であってもよい。詳細は後述する第３ワイヤＷ３及び第４ワイヤＷ４についても同様である。
第１ワイヤＷ１及び第２ワイヤＷ２は、ｙ軸方向に平行である。第１ワイヤＷ１１と、第２ワイヤＷ２１と、第２ワイヤＷ２２との関係について説明する。
第２ワイヤＷ２１は、第１ワイヤＷ１１に対して平行になるように、第２半導体チップＣ２１のアノード電極と、第２導電パターン３２とを接続する。第２ワイヤＷ２２は、第１ワイヤＷ１１に対して平行になるように、第２半導体チップＣ２２のアノード電極と、第２導電パターン３２とを接続する。
＜インダクタンスについて＞
図１に示した電子回路１０におけるインダクタンスＬｐ、Ｌｓ１、Ｌ１１、Ｌ２１、Ｌ１２、Ｌ２２と、図２に示した半導体装置２０との対応関係ついて説明する。
インダクタンスＬｐは、第１導電パターン３１において、スイッチング素子ＳＷ１１のドレイン電極、スイッチング素子ＳＷ１２のドレイン電極、ダイオード素子Ｄ２１のカソード電極、ダイオード素子Ｄ２２のカソード電極の夫々から正極端子Ｐまでの経路のインダクタンスと、正極端子Ｐ自体（端子の一端から他端まで）のインダクタンスとが合成されたインダクタンスに対応する。
インダクタンスＬ１１は、第１ワイヤＷ１１が有するインダクタンスに対応する。インダクタンスＬ２１は、第２ワイヤＷ１１が有するインダクタンスに対応する。インダクタンスＬ１２は、第１ワイヤＷ１２が有するインダクタンスに対応する。インダクタンスＬ２２は、第２ワイヤＷ２２が有するインダクタンスに対応する。
インダクタンスＬｓ１は、出力端子Ｍ自体（端子の一端から他端まで）のインダクタンスと、第２導電パターン３２において、第１ワイヤＷ１１、第２ワイヤＷ２１、第１ワイヤＷ１２、第２ワイヤＷ２２の夫々のインダクタンスとが合成されたインダクタンスに対応する。
＜ワイヤのばらつきについて＞
ここで、半導体装置２０の製造工程におけるワイヤの長さの製造ばらつきについて説明する。半導体装置２０の製造工程において、ワイヤの実際の長さのばらつきは、一般に、ワイヤの方向や、ワイヤのレイアウトによって異なる。
例えば、ｙ軸に平行に配置されるワイヤの実際の長さについて、ｘ軸に平行移動した位置に複数本形成される場合に生じるばらつき（以下、「ｘ軸方向についての製造ばらつき」という）と、ｙ軸方向に平行移動した位置に複数本形成される場合に生じるばらつき（以下、「ｙ軸方向についての製造ばらつき」という）とは、一般に異なる。図４を用いて具体的に説明する。
先ず、ワイヤＷ１１の実際の長さをｄ１１とする。なお、図４の例では、半導体チップＣの夫々と、第２導電パターン３２とを接続するワイヤの本数は３本である。これらの３本は互いに十分に近接していることから、以下の説明においては、これらの３本の間の長さのばらつきは便宜上無視する。
このとき、ワイヤＷ２１の長さｄ２１は、例えば、ｘ方向についての製造ばらつきに起因して、ｄ１１からΔｄ１だけ不均衡が生じる（ｄ２１＝ｄ１１＋Δｄ１）。一方、ワイヤＷ２２の長さｄ２２は、例えば、ｙ軸方向についての製造ばらつきに起因して、ｄ１１からΔｄ２だけ不均衡が生じる（ｄ２２＝ｄ１１＋Δｄ２）。このとき、Δｄ１は、Δｄ２よりも小さくすることができる。例えば、Δｄ１は、ｄ１１の５％以下とすることができる。また、Δｄ２は、ｄ１１の１０％以下とすることができる。
そのため、第２ワイヤＷ２１が有するインダクタンスＬ２１と、第１ワイヤＷ１１が有するインダクタンスＬ１１との不均衡は、第２ワイヤＷ２２が有するインダクタンスＬ２２と、第１ワイヤＷ１１が有するインダクタンスＬ１１との不均衡よりも小さくすることができる。例えば、インダクタンスＬ２１は、インダクタンスＬ１１の９５％以上、１０５％以下とすることができる。また、インダクタンスＬ２２は、インダクタンスＬ１１の９０％以上、１１０％以下とすることができる。は、
従って、本実施形態の半導体装置２０における第１半導体チップＣ１１及び第２半導体チップＣ２１の配置によれば、インダクタンスＬ１１とインダクタンスＬ２１との不均衡を極力小さく抑えることができる。
仮に、インダクタンスＬ１１と、インダクタンスＬ２１との間の不均衡が大きくなると、電子回路１０の説明で述べた問題が生じる。
つまり、インダクタンスＬ１１が、インダクタンスＬ２１に比べて大きいと、半導体チップＣ１１に設けられたスイッチング素子ＳＷ１１の実質的なゲート・ソース電圧が降下するため、スイッチング素子ＳＷ１１のスイッチング速度が低下する。
逆に、インダクタンスＬ２１が、インダクタンスＬ１１に比べて大きいと、ボディダイオードＢＤ１１に流れる還流電流が増大する。
第１半導体チップＣ１２及び第２半導体チップＣ２２の配置についても同様である。つまり、インダクタンスＬ１２とインダクタンスＬ２２との不均衡を極力小さく抑えることができる。
本実施形態では、インダクタンスＬ１１、インダクタンスＬ１２を、ｘ方向についての製造ばらつきによって生じるワイヤ長の不均衡Δｄ１に起因するインダクタンスのばらつきの範囲で略等しくすることができる。例えば、インダクタンスＬ１２をインダクタンスＬ１１の９５％以上、１０５％以下とすることができる。また、インダクタンスＬ１２、インダクタンスＬ２２を、ｘ方向についての製造ばらつきによって生じるワイヤ長の不均衡Δｄ１に起因するインダクタンスのばらつきの範囲で略等しくすることができる。例えば、インダクタンスＬ１２をインダクタンスＬ１１の９５％以上、１０５％以下とすることができる。更に、本実施形態では、インダクタンスＬ１１、インダクタンスＬ１２、インダクタンスＬ２１、インダクタンスＬ２２を、ｘ方向およびｙ方向の製造ばらつきによって生じるワイヤ長の不均衡Δｄ１とΔｄ２を足し合わせたものに起因するインダクタンスのばらつきの範囲で略等しくすることができる。例えば、インダクタンスのばらつきを１５％以下の範囲とすることができる。
従って、本実施形態の半導体装置２０における第１半導体チップＣ１及び第２半導体チップＣ２の配置によれば、ボディダイオードＢＤ１１、ＢＤ１２に流れる還流電流の増加と、スイッチング素子ＳＷ１１、ＳＷ１２のスイッチング速度の低下とを共に抑制することができる。
なお、インダクタンスＬ１１とインダクタンスＬ２１との不均衡を極力小さく抑えるため、ワイヤＷ１１とワイヤＷ２１とは、長さのみならず、夫々の太さ、曲率、材質、本数等が等しくなるよう設計される。ワイヤＷ１２とワイヤＷ２２とについても同様である。
＜＜下アームについて＞＞
次いで、図３を参照しつつ、下アームの構成について説明する。下アームの第３半導体チップＣ３、第４半導体チップＣ４、第３ワイヤＷ３及び第４ワイヤＷ４の構成は、上述した第１半導体チップＣ１、第２半導体チップＣ２、第１ワイヤＷ１及び第２ワイヤＷ２の構成と同様であるため、共通する部分の説明は省略する。
＜導電パターンについて＞
第３導電パターン３３は、図１の電子回路１０における下アームのスイッチング素子ＳＷ３のドレイン電極と、下アームのダイオード素子Ｄ４のカソード電極とを、出力端子Ｍに導通させるための配線に対応する。
第４導電パターン３４は、電子回路１０におけるスイッチング素子ＳＷ３のソース電極と、ダイオード素子Ｄ４のアノード電極とを、負極端子Ｎに導通させるための配線に対応する。第４導電パターン３４は、電子回路１０のインダクタンスＬｓ２を有する配線に対応する。第４導電パターン３４は、矩形状を有している。
第６導電パターン３６は、電子回路１０における、下アームのスイッチング素子ＳＷ３のゲート電極を、第２制御端子ＩＮ２に導通させるための配線に対応する。
第３導電パターン３３と、第４導電パターン３４とのレイアウトの関係について説明する。先ず、本実施形態では、第４導電パターン３４は、矩形状を有している。第４導電パターン３４は、ｘ軸方向に沿った２つの辺３４ａ及び３４ｂを有している。
第３導電パターン３３は、少なくとも、第４導電パターン３４のｘ軸方向に沿った一方の辺３４ａと、他方の辺３４ｂとを挟むよう形成されている。第３導電パターン３３は、上面視において第４導電パターン３４を囲んでいる。
＜チップの配置について＞
第３半導体チップＣ３は、第３導電パターン３３に配置されている。第３半導体チップＣ３は、そのうら面に設けられた、スイッチング素子ＳＷ３のドレイン電極ＤＥが、第３導電パターン３３に電気的に接続される。
第３半導体チップＣ３１は、第３導電パターン３３において、第４導電パターン３４の辺３４ａ辺及び３４ｂのうち、辺３４ａ側に配置されている。また、第３半導体チップＣ３２は、第３導電パターン３３において、第４導電パターン３４の辺３４ａ辺及び３４ｂのうち、辺３４ｂ側に配置されている。
第４半導体チップＣ４は、第３導電パターン３３に配置されている。第４半導体チップＣ４は、そのうら面に設けられた、ダイオード素子Ｄ４のカソード電極ＣＥが、第３導電パターン３３に電気的に接続される。
第４半導体チップＣ４１は、第３導電パターン３３において、第４導電パターン３４の辺３４ａ辺及び３４ｂのうち、辺３４ａ側に配置されている。また、第４半導体チップＣ４２は、第３導電パターン３３において、第４導電パターン３４の辺３４ａ辺及び３４ｂのうち、辺３４ｂ側に配置されている。
第３半導体チップＣ３１、第３半導体チップＣ３２、第４半導体チップＣ４１、第４半導体チップＣ４２の相対的な配置は夫々、上アームの第１半導体チップＣ１１、第１半導体チップＣ１２、第２半導体チップＣ２１、第２半導体チップＣ２２の相対的な配置に等しい。
＜ワイヤについて＞
第３ワイヤＷ３１は、第３半導体チップＣ３１のソース電極と、第４導電パターン３４とを接続する。第３ワイヤＷ３１は、図１の電子回路１０のインダクタンスＬ３１を有する配線に対応する。第３ワイヤＷ３２は、第３半導体チップＣ３２のソース電極と、第４導電パターン３４とを接続する。第３ワイヤＷ３２は、図１の電子回路１０のインダクタンスＬ３２を有する配線に対応する。
第４ワイヤＷ４１は、第４半導体チップＣ４１のアノード電極と、第４導電パターン３４とを接続する。第４ワイヤＷ４１は、図１の電子回路１０のインダクタンスＬ４１を有する配線に対応する。第４ワイヤＷ４２は、第４半導体チップＣ４２のアノード電極と、第４導電パターン３４とを接続する。第４ワイヤＷ４２は、図１の電子回路１０のインダクタンスＬ４２を有する配線に対応する。
第４ワイヤＷ４は、第３ワイヤＷ３の長さと略等しい長さを有する。
＜インダクタンスについて＞
図１に示した電子回路１０におけるインダクタンスＬｓ２、Ｌ３１、Ｌ４１、Ｌ３２、Ｌ４２と、図２に示した半導体装置２０との対応関係ついて説明する。
インダクタンスＬｓ２は、負極端子Ｎ自体（端子の一端から他端まで）のインダクタンスと、第４導電パターン３４において、第３ワイヤＷ３１、第４ワイヤＷ４１、第３ワイヤＷ３２、第４ワイヤＷ４２の夫々のインダクタンスとが合成されたインダクタンスに対応する。
インダクタンスＬ３１は、第３ワイヤＷ３１が有するインダクタンスに対応する。インダクタンスＬ４１は、第４ワイヤＷ４１が有するインダクタンスに対応する。インダクタンスＬ３２は、第３ワイヤＷ３２が有するインダクタンスに対応する。インダクタンスＬ４２は、第４ワイヤＷ４２が有するインダクタンスに対応する。
前述のように、第３半導体チップＣ３１、第３半導体チップＣ３２、第４半導体チップＣ４１、第４半導体チップＣ４２の相対的な配置は夫々、上アームの第１半導体チップＣ１１、第１半導体チップＣ１２、第２半導体チップＣ２１、第２半導体チップＣ２２の相対的な配置に等しい。
従って、上アームと同様の理由から、ワイヤＷ３１とワイヤＷ４１との実際の長さ不均衡を極力小さく抑えることができる。これによって、インダクタンスＬ３１とインダクタンスＬ４１との不均衡を極力小さく抑えることができる。また、ワイヤＷ３２とワイヤＷ４２との不均衡を極力小さく抑えることができる。これによって、インダクタンスＬ３２とインダクタンスＬ４２との不均衡を極力小さく抑えることができる。
＜シミュレーション結果＞
ハーフブリッジ回路の配線が有するインダクタンスのばらつきの影響を調査するための回路シミュレーションを行った。
図７は、回路シミュレーションに用いた電子回路１１の回路図である。電子回路１１は、図１に示した電子回路１０に対して、正極端子Ｐと、出力端子Ｍとの間に、インダクタンス負荷Ｌが接続されている。また、図１に示した電子回路１０に対して、正極端子Ｐに接続される配線が有するインダクタンスＬｐを無視した。
＜回路シミュレーション１＞
先ずインダクタンスＬ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ３１、Ｌ３２、Ｌ４１、Ｌ４２に対し、図８に示すインダクタンス値を与え、還流電流の時間変化のシミュレーションを行った。以下、計算条件について説明する。
［共通条件］
上アームのインダクタンスＬ１１、Ｌ１２、Ｌ２１、Ｌ２２は夫々、下アームのインダクタンスＬ３１、Ｌ３２、Ｌ４１、Ｌ４２に等しく設定した。また、出力端子Ｍに接続された配線のインダクタンスＬｓ１と、負極端子Ｎに接続されたインダクタンスＬｓ１とは、１［ｎＨ］とした。
また、ダイオード素子Ｄ２の動作電圧は、スイッチング素子ＳＷ１のボディダイオードＢＤ１の動作電圧よりも低く設定している。
［個別条件］
実施例１は、インダクタンスＬ１１、Ｌ１２、Ｌ２１、Ｌ２２が全て等しい場合である。
実施例２は、インダクタンスＬ１１と、インダクタンスＬ２１とが等しく、インダクタンスＬ１２と、インダクタンスＬ２２とが等しい場合である。
比較例１は、インダクタンスＬ１１と、インダクタンスＬ１２とを等しく、インダクタンスＬ２１と、インダクタンスＬ２２とが等しい場合である。
図９、１０及び１１は夫々、実施例１、実施例２及び比較例１のシミュレーション結果を示す図である。これらの図において、スイッチング素子ＳＷ１１、スイッチング素子ＳＷ１２、ダイオード素子Ｄ２１、ダイオード素子Ｄ２２の夫々に流れる還流電流の時間推移が示されている。
図９、１０及び１１において、実線は、下アームのスイッチング素子ＳＷ２のゲート－ソース電圧である（左軸）。一点破線は、スイッチング素子ＳＷ１１、ＳＷ１２に流れる還流電流である（右軸）。点線は、ダイオード素子Ｄ２１、Ｄ２２に流れる還流電流である（右軸）。
実施例１、実施例２及び比較例１において、スイッチング素子ＳＷ１１及びスイッチング素子ＳＷ１２の夫々を流れる還流電流のピーク値のうち、大きい方のピーク値を比較した。図９、１０及び１１において、大きい方のピークの位置を破線で示している。
実施例１では、スイッチング素子ＳＷ１１及びＳＷ１２に流れる還流電流は等しく、ピーク値は１８．５Ａであった。実施例２では、スイッチング素子ＳＷ１２に流れる還流電流が大きい方のピーク値を示し、１６．４Ａであった。比較例１では、スイッチング素子ＳＷ１１及びＳＷ１２に流れる還流電流は等しく、ピーク値は２２．２Ａであった。
これらの結果から、比較例１のように、インダクタンスＬ１１と、インダクタンスＬ２１とが異なる、つまり、両者の間に不均衡があると、スイッチング素子ＳＷ１に分配される還流電流の比率が増大するために好ましくない。インダクタンスＬ１１と、インダクタンスＬ２１との間の不均衡は、例えば、図１２に示した半導体装置２１によると生じやすい。
図１２に示した半導体装置２１は、第１実施形態の半導体装置２０と比べると、上アームにおいて、第１半導体チップＣ１１と、第１半導体チップＣ１２と、第２半導体チップＣ２１と、第２半導体チップＣ２２との配置が異なっている。
第２半導体チップＣ２１は、ワイヤＷ２１の長さがワイヤＷ１１の長さと等しくなるよう、第１半導体チップＣ１１に対して、ｙ軸方向に所定距離だけ平行移動した位置に配置されている。第２半導体チップＣ１２は、ワイヤＷ１２の長さがワイヤＷ１１の長さと等しくなるよう、第１半導体チップＣ１１に対して、ｘ軸方向に所定距離だけ平行移動した位置に配置されている。
第２半導体チップＣ２２は、ワイヤＷ２２の長さがワイヤＷ１１の長さと等しくなるよう、第１半導体チップＣ１２に対して、ｙ軸方向に所定距離だけ平行移動した位置であって、第２半導体チップＣ２１に対して、ｘ軸方向に所定距離だけ平行移動した位置に配置されている。
半導体装置２１の場合、インダクタンスＬ１１と、インダクタンスＬ２１との間の不均衡と、インダクタンスＬ１２と、インダクタンスＬ２２との間の不均衡とが生じやすい。
しかし、実施例２のように、インダクタンスＬ１１と、インダクタンスＬ２１との間に不均衡が無ければ、スイッチング素子ＳＷ１に分配される還流電流の比率を小さく抑えることができる。インダクタンスＬ１１と、インダクタンスＬ２１との間の不均衡は、第１実施形態の半導体装置２０（図２）によれば極力抑えることができる。
＜回路シミュレーション２＞
先ずインダクタンスＬ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ３１、Ｌ３２、Ｌ４１、Ｌ４２に対し、図１３に示すインダクタンス値を与え、夫々の条件における還流電流のピーク値を計算した。以下、計算条件について説明する。
実施例３では、インダクタンスＬ１１と、インダクタンスＬ１２との差をΔＬとして、ΔＬを変動させた場合の、還流電流のピーク値の推移を調べた。インダクタンスＬ１１と、インダクタンスＬ１２との中間値をＬｍｉｄとして、Ｌｍｉｄが３［ｎＨ］と、４［ｎＨ］の２通りについて計算を行った。
比較例２では、インダクタンスＬ１１と、インダクタンスＬ２１との差をΔＬとして、ΔＬを変動させた場合の、還流電流のピーク値の推移を調べた。インダクタンスＬ１１と、インダクタンスＬ２１との中間値をＬｍｉｄとして、Ｌｍｉｄが３［ｎＨ］と、４［ｎＨ］の２通りについて計算を行った。
［計算結果］
図１４及び１５は、は夫々、実施例３及び比較例２の計算結果を示す図である。これらの図において、横軸にΔＬ、縦軸にスイッチング素子ＳＷ１及びダイオード素子Ｄ２に流れる還流電流のピーク値（ΔＬ＝０のときの還流電流のピーク値を１とした）が示されている。
比較例２は、ΔＬ（インダクタンスＬ１１と、インダクタンスＬ２１との差）の絶対値が大きくなるほど、スイッチング素子ＳＷ１に流れる還流電流のピーク値が増加する。これに比べて、ダイオード素子Ｄ２に流れる還流電流のピーク値の変動は小さい。
実施例３は、ΔＬ（インダクタンスＬ１１と、インダクタンスＬ１２との差）の絶対値が大きくなるほど、ダイオード素子Ｄ２に流れる還流電流のピーク値が増加する。これに比べて、スイッチング素子ＳＷ１に流れる還流電流のピーク値の変動は小さい。
以上の結果から、特に、インダクタンスＬ１１と、インダクタンスＬ２１との間の不均衡を抑えることが好ましいことがわかる。このような不均衡は、図１２に示した半導体装置２１によれば生じやすいが、本実施形態の半導体装置２０（図２）によれば極力抑えることができる。
従って、本実施形態の半導体装置２０によれば、スイッチング素子ＳＷ１、ＳＷ３に流れる還流電流の増加と、スイッチング素子ＳＷ１、ＳＷ３のスイッチング速度の低下とを共に抑制することが可能なハーフブリッジ回路となる。
＜第２実施形態＞
図１６は、本実施形態の半導体装置２２の構成を説明するための平面模式図である。半導体装置２２は、図１の電子回路１０を具現化した半導体装置の、第１実施形態とは異なる例である。
本実施形態の半導体装置２２は、第１実施形態の半導体装置２０に比べると、第１導電パターン４１と、第２導電パターン４２と、第３導電パターン４３と、第４導電パターン４４とのレイアウトと、第１半導体チップＣ１と、第２半導体チップＣ２と、第３半導体チップＣ３と、第４半導体チップＣ４との夫々の配置が異なっている。
第１導電パターン４１は、矩形状を有する。第１導電パターン４１は、ｘ軸方向に沿った２つの辺４１ａ及び４１ｂを有している
第２導電パターン４２は、少なくとも、第１導電パターン４１のｘ軸方向に沿った一方の辺４１ａと、他方の辺４１ｂとを挟むよう形成される。第２導電パターン４２は、上面視においてＵ字形状を有する。つまり、第２導電パターン４２は、第１導電パターン４１の辺４１ａに対向する辺と、辺４１ｂに対向する辺とを有する。
第１半導体チップＣ１１と、第２半導体チップＣ２１とは、第１導電パターン４１において、辺４１ａ側に配列される。第１半導体チップＣ１２と、第２半導体チップＣ２２とは、第１導電パターン４１において、辺４１ｂ側に配列される。
第１ワイヤＷ１１は、第１半導体チップＣ１１のソース電極と、第２導電パターン４２の部分のうち、第１導電パターン４１の辺４１ａ側とを接続する。第１ワイヤＷ１１は、図１の電子回路１０のインダクタンスＬ１１を有する配線に対応する。第１ワイヤＷ１２は、第１半導体チップＣ１２のソース電極と、第２導電パターン４２の部分のうち、辺４１ｂ側とを接続する。第１ワイヤＷ１２は、寄生インダクタンスとして、インダクタンスＬ１２を有する。
第２ワイヤＷ２１は、第１半導体チップＣ２１のアノード電極と、第２導電パターン４２の部分のうち、第１導電パターン４１の辺４１ａ側とを接続する。第２ワイヤＷ２１は、図１の電子回路１０のインダクタンスＬ２１を有する配線に対応する。第２ワイヤＷ２２は、第２半導体チップＣ２２のアノード電極と、第２導電パターン４２の部分のうち、第１導電パターン４１の辺４１ｂ側とを接続する。第２ワイヤＷ２２は、インダクタンスＬ２２を有する。
本実施形態の半導体装置２２における半導体チップの配置によっても、インダクタンスＬ１１とインダクタンスＬ２１との不均衡を極力小さく抑えることができる。同様に、インダクタンスＬ１２とインダクタンスＬ２２との不均衡を極力小さく抑えることができる。
これによって、スイッチング素子ＳＷ１のボディダイオードＢＤ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に抑制することができる。
なお、第３導電パターン４３、第４導電パターン４４、第３半導体チップＣ３、第４半導体チップＣ４、第３ワイヤＷ３及び第４ワイヤＷ４の接続関係は、第１実施形態の半導体装置２０と等しい。第３導電パターン４３、第４導電パターン４４、第３半導体チップＣ３、第４半導体チップＣ４、第３ワイヤＷ３及び第４ワイヤＷ４の構成、配置は、上述した第１導電パターン４１、第２導電パターン４２、第１半導体チップＣ１、第２半導体チップＣ２、第１ワイヤＷ１及び第２ワイヤＷ３の構成、配置に等しい。
以上、本実施形態の半導体装置２２について説明した。このような構成よっても、スイッチング素子ＳＷ１、ＳＷ３に流れる還流電流の増加と、スイッチング素子ＳＷ１、ＳＷ３のスイッチング速度の低下とを共に抑制することが可能なハーフブリッジ回路となる。
＜第３実施形態＞
第１実施形態では、電子回路１０は、上アームに、２個のスイッチング素子ＳＷ１と、２個のダイオード素子Ｄ２とを有する態様を示した。これを一般化し、夫々のアームにｎ個（ｎは、複数）のスイッチング素子ＳＷ１と、同数のダイオード素子Ｄ２とを有していてもよい。
この場合、半導体装置は、上アームにｎ個（ｎは、複数）の第１半導体チップＣ１１～Ｃ１ｎと、同数の第２半導体チップＣ２１～Ｃ２ｎとを有する。また、半導体装置は、下アームにｎ個の第３半導体チップＣ３１～Ｃ３ｎと、同数の第４半導体チップＣ４１～Ｃ４ｎとを有する。
［電子回路］
図１７は、本実施形態の電子回路１２を説明するための回路図である。本実施形態では「ｎ」は、４である。つまり、本実施形態の電子回路１２は、上アームに、４個のスイッチング素子ＳＷ１と、４個のダイオード素子Ｄ２とを有する。更に、電子回路１２は、下アームに、４個のスイッチング素子ＳＷ３と、４個のダイオード素子Ｄ４とを有する。
上アームの４個のスイッチング素子ＳＷ１と、４個のダイオード素子Ｄ２とは、互いに並列に接続されている。下アームの４個のスイッチング素子ＳＷ３と、４個のダイオード素子Ｄ４とは、互いに並列に接続されている。
［半導体装置］
図１８は、本実施形態の半導体装置２３を説明するための平面模式図である。本実施形態の半導体装置２３は、図１７の電子回路１２を具現化した半導体装置の一例である。
本実施形態の半導体装置２３は、上アームに４個の第１半導体チップＣ１と、４個の第２半導体チップＣ２と、複数の第１ワイヤＷ１と、複数の第２ワイヤＷ２とを含む。
４個の第１半導体チップＣ１と、４個の第２半導体チップＣ２とは、第１導電パターン５１においてｘ軸方向に沿って２列に配列されている。
２列のそれぞれに含まれる第１半導体チップＣ１及び第２半導体チップＣ２の数は等しい。本実施形態では、一方の列には２個の第１半導体チップＣ１１、Ｃ１２と、２個の第２半導体チップＣ２１、Ｃ２２とが含まれている。他方の列には２個の第１半導体チップＣ１３、Ｃ１４と、２個の第２半導体チップＣ２３、Ｃ２４とが含まれている。
ここで、一方の列には、第１半導体チップＣ１１、第１半導体チップＣ１２、第２半導体チップＣ２１、第２半導体チップＣ２２が、この順で配置されている。他方の列には、第１半導体チップＣ１３、第１半導体チップＣ１４、第２半導体チップＣ２３、第２半導体チップＣ２４が、この順で配置されている。
第１ワイヤＷ１は、第１半導体チップＣ１のソース電極と、第２導電パターン５２とを接続する。第１ワイヤＷ１１～Ｗ１４は夫々、図１７の電子回路１２のインダクタンスＬ１１～Ｌ１４を有する配線に対応する。
第２ワイヤＷ２は、第２半導体チップＣ２のアノード電極と、第２導電パターン５２とを接続する。第２ワイヤＷ２１～Ｗ２４は夫々、図１７の電子回路１２のインダクタンスＬ２１～Ｌ２４を有する配線に対応する。
本実施形態の半導体装置２３における半導体チップの配置によっても、インダクタンスＬ１ｋとインダクタンスＬ２ｋ（ｋ＝１～４）との不均衡を極力小さく抑えることができる。
これによって、スイッチング素子ＳＷ１のボディダイオードＢＤ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に抑制することができる。
＜第４実施形態＞
図１９は、本実施形態の半導体装置２４の構成を説明するための平面模式図である。本実施形態の半導体装置２４は、図１７の電子回路１２を具現化した半導体装置の、第３実施形態とは異なる例である。
本実施形態の半導体装置２４は、第３実施形態の半導体装置２３に比べると、第１半導体チップＣ１と、第２半導体チップＣ２と、第３半導体チップＣ３と、第４半導体チップＣ４との夫々の配列が異なっている。
本実施形態の半導体装置２４においても、４個の第１半導体チップＣ１１～Ｃ１４と、４個の第２半導体チップＣ２１～Ｃ２４とは、第１導電パターン５１においてｘ軸方向に沿って２列に配列されている。また、一方の列には２個の第１半導体チップＣ１１、Ｃ１２と、２個の第２半導体チップＣ２１、Ｃ２２とが含まれている。他方の列には２個の第１半導体チップＣ１３、Ｃ１４と、２個の第２半導体チップＣ２３、Ｃ２４とが含まれている。
本実施形態の半導体装置２４においては、２列のそれぞれにおいて、第１半導体チップＣ１及び第２半導体チップＣ２は交互に配置されている。２列のうち、一方の列の一端側には、第１半導体チップＣ１１が配置され、他方の列の一端側には、第２半導体チップＣ２３が配置されている。
つまり、一方の列には、第１半導体チップＣ１１、第２半導体チップＣ２１、第１半導体チップＣ１２、第２半導体チップＣ２２が、この順で配置されている。他方の列には、第２半導体チップＣ２３、第１半導体チップＣ１３、第２半導体チップＣ２４、第１半導体チップＣ１４が、この順で配置されている。
本実施形態の半導体装置２４における半導体チップの配置によっても、第３実施形態の半導体装置２３と同様に、インダクタンスＬ１ｋとインダクタンスＬ２ｋとの差を極力小さく抑えることができる（ｋ＝１～４）。
これによって、スイッチング素子ＳＷ１のボディダイオードＢＤ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に抑制することができる。
更に、第１半導体チップＣ１ｋと、第２半導体チップＣ２ｋとが、ｘ軸方向に隣接している（ｋ＝１～４）。従って、ｘ軸方向についての製造ばらつきに起因する、第１ワイヤＷ１ｋと、第２ワイヤＷ２ｋとの長さの不均衡を更に小さく抑えることができる。
これによって、インダクタンスＬ１ｋと、インダクタンスＬ２ｋとの不均衡を更に小さく抑えることができる（ｋ＝１～４）。
更に、第１半導体チップＣ１１と、第２半導体チップＣ２３とが、ｙ軸方向に互いに平行移動した位置に配列され、第２半導体チップＣ２１と、第１半導体チップＣ１３とが、ｙ軸方向に互いに平行移動した位置に配列されている。これによって、例えば、ｘ軸方向についての製造ばらつきに起因する、インダクタンスＬ１１と、インダクタンスＬ２１との不均衡を、ｘ軸方向についての製造ばらつきに起因する、インダクタンスＬ１３と、インダクタンスＬ２３との不均衡によって相殺することができる。
＜第５実施形態＞
［電子回路］
図２０は、本実施形態の電子回路１３を説明するための回路図である。本実施形態の電子回路１３は、上アームに、３個のスイッチング素子ＳＷ１と、３個のダイオード素子Ｄ２とを有する。更に、電子回路１３は、下アームに、３個のスイッチング素子ＳＷ３と、３個のダイオード素子Ｄ４とを有する。
上アームの３個のスイッチング素子ＳＷ１と、３個のダイオード素子Ｄ２とは、互いに並列に接続されている。下アームの３個のスイッチング素子ＳＷ３と、３個のダイオード素子Ｄ４とは、互いに並列に接続されている。
［半導体装置］
第１～第４実施形態では、半導体装置２０、２２、２３、２４の上アームにおいて、ｎ個（ｎは、１以上）の第１半導体チップＣ１と、ｎ個の第２半導体チップＣ２とがｘ軸方向に沿って２列に配列され、２列のそれぞれに含まれる第１半導体チップＣ１及び第２半導体チップＣ２の数は等しい態様を示した。
しかし、２列のそれぞれに含まれる第１半導体チップＣ１及び第２半導体チップＣ２の数は異なっていてもよい。つまり、２列のそれぞれには、少なくとも１つの第１半導体チップＣ１と、少なくとも１つの第２半導体チップＣ２とが含まれていればよい。
図２１は、本実施形態の半導体装置２５を説明するための平面模式図である。本実施形態では、一方の列には２個の第１半導体チップＣ１１、Ｃ１２と、１個の第２半導体チップＣ２１とが含まれている。他方の列には１個の第１半導体チップＣ１３と、２個の第２半導体チップＣ２２、Ｃ２３とが含まれている。
ここで、一方の列には、第１半導体チップＣ１１、第２半導体チップＣ２１、第１半導体チップＣ１２が、この順で配置されている。他方の列には、第２半導体チップＣ２２、第１半導体チップＣ１３、第２半導体チップＣ２３が、この順で配置されている。
第１ワイヤＷ１は、第１半導体チップＣ１のソース電極と、第２導電パターン５２とを接続する。第１ワイヤＷ１１～Ｗ１３は夫々、インダクタンスＬ１１～Ｌ１３を有する配線に対応する。
第２ワイヤＷ２は、第２半導体チップＣ２のアノード電極と、第２導電パターン５２とを接続する。第２ワイヤＷ２１～Ｗ２３は夫々、インダクタンスＬ２１～Ｌ２３を有する配線に対応する。
本実施形態の半導体装置２５における半導体チップの配置によっても、例えば、インダクタンスＬ１１とインダクタンスＬ２１との不均衡と、インダクタンスＬ１３とインダクタンスＬ２２との不均衡とを極力小さく抑えることができる。
これによって、スイッチング素子ＳＷ１１のボディダイオードＢＤ１１に流れる還流電流の増加と、スイッチング素子ＳＷ１１のスイッチング速度の低下とを共に抑制することができる。また、スイッチング素子ＳＷ１３のボディダイオードＢＤ１３に流れる還流電流の増加と、スイッチング素子ＳＷ１３のスイッチング速度の低下とを共に抑制することができる。
また、一般に第１半導体チップＣ１と、第２半導体チップＣ２とのサイズは異なる。本実施形態の半導体装置２５のような構成によれば、一方の列に第１半導体チップＣ１のみを配置し、他方の列に第２半導体チップＣ２のみを配置する場合に比べ、半導体装置２５の面積を小さくすることができる。
＜第６実施形態＞
［電子回路］
図２２は、本実施形態の電子回路１４を説明するための回路図である。本実施形態の電子回路１４は、上アームに、４個のスイッチング素子ＳＷ１と、２個のダイオード素子Ｄ２とを有する。更に、電子回路１４は、下アームに、４個のスイッチング素子ＳＷ３と、２個のダイオード素子Ｄ４とを有する。
上アームの４個のスイッチング素子ＳＷ１と、２個のダイオード素子Ｄ２とは、互いに並列に接続されている。下アームの４個のスイッチング素子ＳＷ３と、２個のダイオード素子Ｄ４とは、互いに並列に接続されている。
［半導体装置］
第５実施形態では、半導体装置２５の上アームにおいて、複数（３個）の半導体チップがｘ軸方向に沿って２列に配列され、２列のそれぞれには、少なくとも１つの第１半導体チップＣ１と、少なくとも１つの第２半導体チップＣ２とが含まれる態様を示した。
本実施形態の半導体装置２６においては、一方の列の第１半導体チップＣ１の数と、他方の列の第１半導体チップＣ１の数とは等しい。更に、一方の列の第２半導体チップＣ２の数と、他方の列の第２半導体チップＣ２の数とは等しい。
図２３は、本実施形態の半導体装置２６を説明するための平面模式図である。本実施形態では、一方の列には２個の第１半導体チップＣ１１、Ｃ１２と、１個の第２半導体チップＣ２１とが含まれている。他方の列には２個の第１半導体チップＣ１３、Ｃ１４と、１個の第２半導体チップＣ２２とが含まれている。
ここで、一方の列には、第１半導体チップＣ１１、第２半導体チップＣ２１、第１半導体チップＣ１２が、この順で配置されている。他方の列には、第１半導体チップＣ１３、第２半導体チップＣ２２、第１半導体チップＣ１４が、この順で配置されている。
第１ワイヤＷ１は、第１半導体チップＣ１のソース電極と、第２導電パターン５２とを接続する。第１ワイヤＷ１１～Ｗ１４は夫々、インダクタンスＬ１１～Ｌ１４を有する配線に対応する。
第２ワイヤＷ２は、第２半導体チップＣ２のアノード電極と、第２導電パターン５２とを接続する。第２ワイヤＷ２１、Ｗ２２は夫々、インダクタンスＬ２１、Ｌ２２を有する配線に対応する。
図２３において、例えば、第１ワイヤＷ１１は１本の線で示され、第２ワイヤＷ２１は２本の線で示されている。これは、第２ワイヤＷ２１の数が、第１ワイヤＷ１１の数の２倍であることを示している。つまり、インダクタンスＬ２１の設計値は、インダクタンスＬ１１の設計値の半分である。
なお、インダクタンスＬ１２、Ｌ１３、Ｌ１４の夫々の設計値は、インダクタンスＬ１１の設計値に等しく、インダクタンスＬ２２の設計値は、インダクタンスＬ２１の設計値に等しい。
本実施形態の半導体装置２６における半導体チップの配置によれば、インダクタンスＬ１１、Ｌ１２の合成インダクタンスと、インダクタンスＬ２１との不均衡を極力小さく抑えることができる。また、インダクタンスＬ１３、Ｌ１４の合成インダクタンスと、インダクタンスＬ２２との不均衡とを極力小さく抑えることができる。
これによって、スイッチング素子ＳＷ１１、ＳＷ１２の夫々のボディダイオードＢＤ１１、Ｂ１２に流れる還流電流の増加と、スイッチング素子ＳＷ１１、ＳＷ１２の夫々のスイッチング速度の低下とを共に抑制することができる。また、スイッチング素子ＳＷ１３、ＳＷ１４の夫々のボディダイオードＢＤ１３、ＢＤ１４に流れる還流電流の増加と、スイッチング素子ＳＷ１３、ＳＷ１４の夫々のスイッチング速度の低下とを共に抑制することができる。
なお、本実施形態を更に一般化し、各アームの一方の列に、ｉ個（ｉは整数）の第２半導体チップＣ２が配置され、Ｎ×ｉ個（Ｎは整数）の第１半導体チップＣ１が配置される場合、複数の第２ワイヤＷ２の夫々のインダクタンスを、複数の第１ワイヤＷ１の夫々のインダクタンスの１／Ｎとすればよい。この場合、複数の第２ワイヤＷ２の夫々の本数を、複数の第１ワイヤＷ１の夫々の本数のＮ倍とすればよい。
＜第７実施形態＞
［半導体装置］
図２４は、本実施形態の半導体装置２７を説明するための平面模式図である。本実施形態の半導体装置２７は、図２２の電子回路１４を具現化した半導体装置の、第６実施形態とは異なる例である。
本実施形態では、上アームに２列に配列された半導体チップの一方の列には、２個の第１半導体チップＣ１１、Ｃ１２と、１個の第２半導体チップＣ２１とが含まれている。他方の列には、２個の第１半導体チップＣ１３、Ｃ１４と、１個の第２半導体チップＣ２２とが含まれている。
ここで、一方の列には、第１半導体チップＣ１１、第１半導体チップＣ１２、第２半導体チップＣ２１が、この順で配置されている。他方の列には、第２半導体チップＣ２２、第１半導体チップＣ１３、第１半導体チップＣ１４が、この順で配置されている。
更に、本実施形態では、第２半導体チップＣ２１は、ｘ軸方向について、第１半導体チップＣ１３、Ｃ１４の間に配置されている。また、第２半導体チップＣ２２は、ｘ軸方向について、第１半導体チップＣ１１、Ｃ１２の間に配置されている。
これによって、第２半導体チップＣ２１、第１半導体チップＣ１３、Ｃ１４の３個の半導体チップは、第２半導体チップＣ２２、第１半導体チップＣ１１、Ｃ１２の３個の半導体チップよりもｘ軸の正の側に配置される。
なお、以上説明した上アームの半導体チップの配置は、以下のように換言することができる。上アームには、２つの半導体チップの群が、ｘ軸方向に配列される。２つの半導体チップの群のうち一方の群（第１の群）は、第１半導体チップＣ１１、Ｃ１２と、第２半導体チップＣ２２とを含む。他方の群（第２の群）は、第１半導体チップＣ１３、Ｃ１４と、第２半導体チップＣ２１とを含む。第２の群は、第１の群よりもｘ軸の正の側に配置されている。
図２４において、第１ワイヤＷ１は１本の線で示され、第２ワイヤＷ２は２本の線で示されている。つまり、複数の第２ワイヤＷ２の夫々の本数が、複数の第１ワイヤＷ１の夫々の本数の２倍であることを示している。
本実施形態の半導体装置２７における半導体チップの配置によれば、ｘ軸方向についての製造ばらつきに起因する第２ワイヤＷ２１、第１ワイヤＷ１３、Ｗ１４の長さの不均衡を極力小さく抑えることができる。同様に、ｘ軸方向についての製造ばらつきに起因する第２ワイヤＷ２２、第１ワイヤＷ１１、Ｗ１２の長さの不均衡を極力小さく抑えることができる。
従って、ｘ軸方向についての製造ばらつきに起因するインダクタンスＬ１３、Ｌ１４の合成インダクタンスと、インダクタンスＬ２１との不均衡を極力小さく抑えることができる。更に、ｘ軸方向についての製造ばらつきに起因するインダクタンスＬ１１、Ｌ１２の合成インダクタンスと、インダクタンスＬ２２との不均衡とを極力小さく抑えることができる。
これによって、スイッチング素子ＳＷ１１、ＳＷ１２の夫々のボディダイオードＢＤ１１、Ｂ１２に流れる還流電流の増加と、スイッチング素子ＳＷ１１、ＳＷ１２の夫々のスイッチング速度の低下とを共に抑制することができる。また、スイッチング素子ＳＷ１３、ＳＷ１４の夫々のボディダイオードＢＤ１３、ＢＤ１４に流れる還流電流の増加と、スイッチング素子ＳＷ１３、ＳＷ１４の夫々のスイッチング速度の低下とを共に抑制することができる。
なお、本実施形態の半導体チップの配列は、以下のように一般化することができる。複数の半導体チップの群が、ｘ軸方向に配列される。複数の半導体チップの群の夫々は、１以上の第１半導体チップＣ１と、１以上の第２半導体チップＣ２とを含む。複数の半導体チップの群の夫々において、１以上の第１半導体チップＣ１に接続された第１ワイヤＷ１の合成インダクタンスと、１以上の第２半導体チップＣ２に接続された第２ワイヤＷ２の合成インダクタンスとは略等しい。
このような構成であっても、スイッチング素子ＳＷ１の夫々のボディダイオードＢＤ１に流れる還流電流の増加と、スイッチング素子ＳＷ１の夫々のスイッチング速度の低下とを共に抑制することができる。
＝＝まとめ＝＝
以上、第３実施形態の半導体装置２３は、第１導電パターン５１と、第２導電パターン５２と、うら面に高電位側電極を有し、おもて面に低電位側電極を有するスイッチング素子ＳＷ１が形成され、第１導電パターン５１に配置された第１半導体チップＣ１と、うら面にカソード電極を有し、おもて面にアノード電極を有するダイオード素子Ｄ２が形成され、第１導電パターン５１に配置された第２半導体チップＣ２と、低電位側電極と、第２導電パターン５２とを接続する第１ワイヤＷ１と、アノード電極と、第２導電パターン５２とを接続するとともに、第１ワイヤＷ１の長さと略等しい長さを有する第２ワイヤＷ２と、を備え、第１及び第２半導体チップＣ１、Ｃ２は、第１方向に沿って第１導電パターン３１に配置され、第１及び第２ワイヤＷ１、Ｗ２は、第１方向に直交する第２方向に平行であり、第１方向は、第１導電パターン３１の所定の辺に平行な方向であり、ｎ個（ｎは、複数）の第１半導体チップＣ１と、ｎ個の第２半導体チップＣ２と、複数の第１ワイヤＷ１と、複数の第２ワイヤＷ２と、を含み、ｎ個の第１半導体チップＣ１と、ｎ個の第２半導体チップＣ２とは、第１導電パターン５１において第１方向に沿って２列に配列され、２列のそれぞれにおいて、少なくとも１個の前記第１半導体チップと、少なくとも１個の前記第２半導体チップとが含まれる。第４～第６実施形態においても同様である。
このような構成によれば、第１ワイヤＷ１１が有するインダクタンスＬ１１と、第２ワイヤＷ２１が有するインダクタンスＬ１との、製造ばらつきに起因する不均衡を極力抑えることができる。これによって、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に抑制することが可能となる。
更に、このような構成によれば、第１ワイヤＷ１が有するインダクタンスと、第２ワイヤＷ２が有するインダクタンスとの、製造ばらつきに起因する不均衡を更に抑えることができる。これによって、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に更に抑制することが可能となる。
更に、このような構成によれば、第１及び第２半導体チップＣ１、Ｃ２は、第１方向に沿って、所定の辺の近傍に配置することができる。従って、第１及び第２ワイヤＷ１、Ｗ２の長さを短くすることができる。これによって、第１ワイヤＷ１が有するインダクタンスと、第２ワイヤＷ２が有するインダクタンスとの製造ばらつきに起因する不均衡が更に抑えられ、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に更に抑制することが可能となる。
更に、このような構成によれば、半導体装置２３の電流容量を増加させることができる。
また、第１実施形態の半導体装置２０において、２列において、一方の列に含まれる第１半導体チップＣ１の個数と、他方の列に含まれる第１半導体チップの個数Ｃ１とは等しく、一方の列に含まれる第２半導体チップＣ２の個数と、他方の列に含まれる第２半導体チップＣ２の個数とは等しい。第２～第４、第６実施形態においても同様である。
このような構成によれば、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に更に抑制することが可能となる。
また、第１実施形態の半導体装置２０において、２列のそれぞれに含まれる第１及び第２半導体チップＣ１、Ｃ２の個数は等しい。第２～第４実施形態においても同様である。
このような構成によれば、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に更に抑制することが可能となる。
また、第１実施形態の半導体装置２０において、スイッチング素子ＳＷ１は、ＭＯＳＦＥＴであり、高電位側電極は、ドレイン電極であり、低電位側電極は、ソース電極である。第２～第４実施形態についても同様である。このような構成によれば、ＭＯＳＦＥＴが有するボディダイオードに還流電流が流れることによるスイッチング素子の劣化を抑えることができる。
また、第３実施形態の半導体装置２３において、第１半導体チップＣ１は、うら面にカソード電極を有し、おもて面にアノード電極を有するボディダイオードが形成されている。第２～第４実施形態についても同様である。このような構成によれば、スイッチング素子ＳＷ１に流れる還流電流の増加によるボディダイオードの劣化を抑制することが可能となる。
また、第１実施形態の半導体装置２０において、第１及び第２ワイヤＷ１、Ｗ２の長さの差は、第１及び第２ワイヤＷ１、Ｗ２の長さの製造ばらつきの範囲以内である。このような構成によれば、第１ワイヤＷ１が有するインダクタンスと、第２ワイヤＷ２が有するインダクタンスとの、製造ばらつきに起因する不均衡を極力抑えることができる。これによって、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に抑制することが可能となる。
また、第１実施形態の半導体装置２０において、第１方向についての第１及び第２ワイヤＷ１、Ｗ２の長さの製造ばらつきは、第２方向についての第１及び第２ワイヤＷ１、Ｗ２の長さの製造ばらつきはよりも小さい。このような構成によれば、２列のそれぞれに含まれる第１及び第２半導体チップＣ１、Ｃ２の個数は等しいため、２列のそれぞれに含まれる第１半導体チップＣ１が有するスイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子ＳＷ１のスイッチング速度の低下とを共に抑制することが可能となる。
また、第４実施形態の半導体装置２４において、２列のそれぞれにおいて、第１及び第２半導体チップＣ１、Ｃ２は交互に配置される。このような構成によれば、第１及び第２半導体チップＣ１、Ｃ２が第１方向に隣接するため、第１方向に隣接する第１及び第２ワイヤＷ１、Ｗ２が有するインダクタンスの製造ばらつきに起因する不均衡を抑えることができる。これによって、スイッチング素子ＳＷ１に流れる還流電流の増加と、スイッチング素子のスイッチング速度の低下とを共に更に抑制することが可能となる
また、第４実施形態の半導体装置２４において、２列のうち、一方の列の一端側には、第１半導体チップＣ１１が配置され、他方の列の一端側には、第２半導体チップＣ２３が配置される。このような構成によれば、第１方向についての製造ばらつきに起因する、一方の列のインダクタンスの不均衡を、第１方向についての製造ばらつきに起因する、他方の列のインダクタンスの不均衡によって相殺することができる。
また、第１実施形態の半導体装置２０において、第２導電パターン３２は、矩形状を有し、第１導電パターン３１は、少なくとも、第２導電パターン３２の第１方向に沿った一方の辺３２ａと、他方の辺３２ｂとを挟むよう形成され、ｎ個の第１半導体チップと、ｎ個の第２半導体チップとは、第１導電パターン３１において、一方の辺３２ａ側の列と、他方の辺３２ｂ側の列と、に配列される。第２～第４実施形態についても同様である。このような構成によれば、半導体装置２０の面積の増加を抑えることができる。
また、第１実施形態の半導体装置２０において、第１導電パターン３１は、上面視においてＵ字形状を有する。第３～第４実施形態についても同様である。このような構成によれば、半導体装置２０の面積の増加を更に抑えることができる。
また、第２実施形態の半導体装置２２において、第１導電パターン４１は、矩形状を有し、第２導電パターン４２は、少なくとも、第１導電パターン４１の第１方向に沿った一方の辺４１ａと、他方の辺４１ｂとを挟むよう形成され、ｎ個の第１半導体チップＣ１と、ｎ個の第２半導体チップＣ２とは、第１導電パターン４１において、一方の辺４１ａ側の列と、他方の辺４１ｂ側の列と、に配列される。このような構成によれば、半導体装置２２の面積の増加を抑えることができる。
また、第２実施形態の半導体装置２２において、第２導電パターン４２は、上面視においてＵ字形状を有する。このような構成によれば、半導体装置２２の面積の増加を更に抑えることができる。
また、第１実施形態の半導体装置２０において、スイッチング素子ＳＷ１は、ＭＯＳＦＥＴであり、高電位側電極は、ドレイン電極であり、低電位側電極は、ソース電極である。第２～第４実施形態についても同様である。このような構成によれば、ＭＯＳＦＥＴが有するボディダイオードに還流電流が流れることによるスイッチング素子の劣化を抑えることができる。
また、第１実施形態の半導体装置２０において、第１及び第２半導体チップＣ１、Ｃ２は、ＳｉＣ基板のチップである。第２～第４実施形態についても同様である。このような構成によれば、ＳｉＣに基底面転移が存在する場合に、基底面転移が再結合中心となって拡大することを抑えることができる。
また、第１実施形態の半導体装置２０において、第２導電パターン３２に接続された第３導電パターン３３と、第４導電パターン３４と、スイッチング素子ＳＷ３が形成され、第３導電パターン３３に配置された第３半導体チップＣ３と、ダイオード素子が形成され、第４導電パターン３４に配置された第４半導体チップＣ４と、第３半導体チップＣ３のスイッチング素子の低電位側電極と、第４導電パターン３４とを接続する第３ワイヤＷ３と、第４半導体チップＣ４のダイオード素子のアノード電極と、第４導電パターン３４とを接続するとともに、第３ワイヤＷ３の長さと略等しい長さを有する第４ワイヤＷ４と、を備える。このような構成によれば、スイッチング素子ＳＷ１、ＳＷ３に流れる還流電流の増加と、スイッチング素子ＳＷ１、ＳＷ３のスイッチング速度の低下とを共に抑制することが可能なハーフブリッジ回路となる。
１０：電子回路
１１：電子回路
１２：電子回路
１３：電子回路
１４：電子回路
２０：半導体装置
２１：半導体装置
２２：半導体装置
２３：半導体装置
２４：半導体装置
２５：半導体装置
２６：半導体装置
２７：半導体装置
Ｃ１：第１半導体チップ
Ｃ２：第２半導体チップ
Ｃ３：第３半導体チップ
Ｃ４：第４半導体チップ
３１：第１導電パターン
３２：第２導電パターン
３３：第３導電パターン
３４：第４導電パターン
４１：第１導電パターン
４２：第２導電パターン
４３：第３導電パターン
４４：第４導電パターン
５１：第１導電パターン
５２：第２導電パターン
５３：第３導電パターン
５４：第４導電パターン
６０：基板
７０：ケース
７１：ケース
７２：ケース
７３：ケース
７４：ケース
７５：ケース
７６：ケース
７７：ケース
８０：接合材
９０：封止樹脂
ＳＷ１：スイッチング素子
ＳＷ３：スイッチング素子
Ｄ２：ダイオード素子
Ｄ４：ダイオード素子
Ｗ１：第１ワイヤ
Ｗ２：第２ワイヤ
Ｗ３：第３ワイヤ
Ｗ４：第４ワイヤ

Claims (15)

  1. 第１導電パターンと、
    第２導電パターンと、
    うら面に高電位側電極を有し、おもて面に低電位側電極を有するスイッチング素子が形成され、うら面が前記第１導電パターンに接続された第１半導体チップと、
    うら面にカソード電極を有し、おもて面にアノード電極を有するダイオード素子が形成され、うら面が前記第１導電パターンに接続された第２半導体チップと、
    前記低電位側電極と、前記第２導電パターンとを接続する第１ワイヤと、
    前記アノード電極と、前記第２導電パターンとを接続するとともに、前記第１ワイヤの長さと略等しい長さを有する第２ワイヤと、
    を備え、
    前記第１及び第２半導体チップは、第１方向に沿って前記第１導電パターンに配置され、
    前記第１及び第２ワイヤは、前記第１方向に直交する第２方向に平行であり、
    前記第１方向は、前記第１導電パターンの所定の辺に平行な方向であり、
    ｎ個（ｎは、複数）の前記第１半導体チップと、
    前記ｎ個の前記第２半導体チップと、
    複数の前記第１ワイヤと、
    複数の前記第２ワイヤと、
    を含み、
    前記ｎ個の第１半導体チップと、前記ｎ個の第２半導体チップとは、前記第１導電パターンにおいて前記第１方向に沿って２列に配列され、
    前記２列のそれぞれにおいて、少なくとも１個の前記第１半導体チップと、少なくとも１個の前記第２半導体チップとが含まれる、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記２列において、
    一方の列に含まれる前記第１半導体チップの個数と、他方の列に含まれる前記第１半導体チップの個数とは等しく、
    前記一方の列に含まれる前記第２半導体チップの個数と、前記他方の列に含まれる前記第２半導体チップの個数とは等しい、
    半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記２列のそれぞれに含まれる前記第１及び第２半導体チップの個数は等しい、
    半導体装置。
  4. 請求項１～３の何れか１項に記載の半導体装置であって、
    前記スイッチング素子は、ＭＯＳＦＥＴであり、
    前記高電位側電極は、ドレイン電極であり、前記低電位側電極は、ソース電極である、
    半導体装置。
  5. 請求項１～４の何れか１項に記載の半導体装置であって、
    第１半導体チップは、うら面にカソード電極を有し、おもて面にアノード電極を有するボディダイオードが形成されている、
    半導体装置。
  6. 請求項１～５のいずれか１項に記載の半導体装置であって、
    前記第１及び第２ワイヤの長さの差は、前記第１及び第２ワイヤの長さの製造ばらつきの範囲以内である、
    半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記第１方向についての前記第１及び第２ワイヤの長さの製造ばらつきは、前記第２方向についての前記第１及び第２ワイヤの長さの製造ばらつきはよりも小さい、
    半導体装置。
  8. 請求項１～７の何れか一項に記載の半導体装置であって、
    前記２列のそれぞれにおいて、前記第１及び第２半導体チップは交互に配置される、
    半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記２列のうち、一方の列の一端側には、前記第１半導体チップが配置され、他方の列の前記一端側には、前記第２半導体チップが配置される、
    半導体装置。
  10. 請求項１～９の何れか一項に記載の半導体装置であって、
    前記第２導電パターンは、矩形状を有し、
    前記第１導電パターンは、少なくとも、前記第２導電パターンの前記第１方向に沿った一方の辺と、他方の辺とを挟むよう形成され、
    前記ｎ個の第１半導体チップと、前記ｎ個の第２半導体チップとは、前記第１導電パターンにおいて、前記一方の辺側の列と、前記他方の辺側の列と、に配列される、
    半導体装置。
  11. 請求項１０に記載の半導体装置であって、
    前記第１導電パターンは、上面視においてＵ字形状を有する、
    半導体装置。
  12. 請求項１～９の何れか一項に記載の半導体装置であって、
    前記第１導電パターンは、矩形状を有し、
    前記第２導電パターンは、少なくとも、前記第１導電パターンの前記第１方向に沿った一方の辺と、他方の辺とを挟むよう形成され、
    前記ｎ個の第１半導体チップと、前記ｎ個の第２半導体チップとは、前記第１導電パターンにおいて、前記一方の辺側の列と、前記他方の辺側の列と、に配列される、
    半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記第２導電パターンは、上面視においてＵ字形状を有する、
    半導体装置。
  14. 請求項１～１３の何れか一項に記載の半導体装置であって、
    前記第１及び第２半導体チップの少なくともいずれか一方は、ＳｉＣ基板のチップである、
    半導体装置。
  15. 請求項１～１４の何れか一項に記載の半導体装置であって、
    前記第２導電パターンに接続された第３導電パターンと、
    第４導電パターンと、
    前記スイッチング素子が形成され、前記第３導電パターンに配置された第３半導体チップと、
    前記ダイオード素子が形成され、前記第３導電パターンに配置された第４半導体チップと、
    前記第３半導体チップの前記スイッチング素子の前記低電位側電極と、前記第４導電パターンとを接続する第３ワイヤと、
    前記第４半導体チップの前記ダイオード素子の前記アノード電極と、前記第４導電パターンとを接続するとともに、前記第３ワイヤの長さと略等しい長さを有する第４ワイヤと、
    を備える半導体装置。
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