JP7388546B2 - 半導体モジュール - Google Patents

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Description

本発明は、電子回路及び半導体モジュールに関する。
上アームのスイッチング素子と、下アームのスイッチング素子とを含み、負荷を駆動する回路として、ブリッジ回路がある（例えば、特許文献１）。
特開２０２０－００９８３４号公報
ところで、例えば、下アームのスイッチング素子がオフした際、下アームのスイッチング素子に流れていた電流は、一般に、上アームのスイッチング素子の寄生ダイオードと、上アームのスイッチング素子に接続された還流ダイオードとを介して流れる。
しかしながら、寄生ダイオードの順方向電圧が、還流ダイオードの順方向電圧より大きい場合、負荷に流れていた電流の多くが還流ダイオードに流れるため、還流ダイオードが破壊されてしまうことがある。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、還流ダイオードの破壊を防ぐことができる電子回路、及び半導体モジュールを提供することにある。
前述した課題を解決する本発明の電子回路の態様は、順方向電圧が第１電圧となるＰＮ接合を有する第１ダイオードと、前記順方向電圧が前記第１電圧より小さい第２電圧となるショットキー接合を有する第２ダイオードと、第１端子及び第２端子の間を、前記第１ダイオードを介して接続する第１配線部材と、前記第１端子及び第２端子の間を、前記第２ダイオードを介して接続し、前記第１配線部材のインダクタンスより大きいインダクタンスを有する第２配線部材と、を備える。
また、本発明の半導体モジュールの態様は、順方向電圧が第１電圧となるＰＮ接合を有する第１ダイオードと、前記順方向電圧が前記第１電圧より小さい第２電圧となるショットキー接合を有する第２ダイオードと、第１端子及び第２端子の間を、前記第１ダイオードを介して接続する第１配線部材と、前記第１端子及び第２端子の間を、前記第２ダイオードを介して接続し、前記第１配線部材のインダクタンスより大きいインダクタンスを有する第２配線部材と、を含む電子回路を備える。
本発明によれば、還流ダイオードの破壊を防ぐことができる電子回路、及び半導体モジュールを提供することができる。
電子回路１０の一例を示す図である。 上アームのダイオードＢＤ０，ＳＢＤ０に流れる電流を説明するための図である。 下アームのダイオードＢＤ２，ＳＢＤ２に流れる電流を説明するための図である。 半導体モジュール８０の平面模式図である。 半導体モジュール８０の構造を説明するための模式図である。 導電パターン２２０に概念的に形成される配線パターンを説明するための図である。 半導体モジュール８０の上アームの素子に流れる電流を説明するための図である。 上アームの素子の等価回路の一例を示す図である。 半導体モジュール８０の下アームの素子に流れる電流を説明するための図である。 下アームの素子の等価回路の一例を示す図である。 ワイヤの長さを調整した実施形態の一例を示す図である。 図１１の実施形態の等価回路を示す図である。 ワイヤの断面積を調整した実施形態の一例を示す図である。 ワイヤの曲率を調整した実施形態の一例を示す図である。 配線パターンを調整した実施形態の一例を示す図である。 導電パターン２４０，２５０の厚さを説明するための模式図である。 半導体モジュール８０の上アームの構成の一例を示す図である。 図１７の実施形態の等価回路を示す図である。 半導体モジュール８０の下アームの構成の一例を示す図である。 図１７の実施形態の等価回路を示す図である。
関連出願の相互参照
この出願は、２０２０年４月２１日に出願された日本特許出願、特願２０２０－０７５６７９に基づく優先権を主張し、その内容を援用する。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜電子回路１０の一例＞＞＞
図１は、本発明の一実施形態である電子回路１０の構成を示す図である。電子回路１０は、モータコイル等の負荷（不図示）を駆動するためのハーフブリッジ回路であり、ＮＭＯＳトランジスタ（n-Type Metal-Oxide-Semiconductor Field-Effect-Transistor）Ｍ０～Ｍ３、ダイオードＳＢＤ０～ＳＢＤ３、及び正極端子Ｐ，出力端子Ｕ，負極端子Ｎ，制御端子ＩＮ１，ＩＮ２を含んで構成される。
ＮＭＯＳトランジスタＭ０は、上アームのスイッチング素子であり、ゲート電極（制御電極）は、上アームの制御端子ＩＮ１に接続され、ソース電極は、出力端子Ｕに接続され、ドレイン電極は、正極端子Ｐに接続されている。また、ＮＭＯＳトランジスタＭ０は、寄生ダイオード（つまり、ボディダイオード）として、ダイオードＢＤ０を含む。
ＮＭＯＳトランジスタＭ１は、ＮＭＯＳトランジスタＭ０と同様の上アームのスイッチング素子であり、ダイオードＢＤ１を含む。
ＮＭＯＳトランジスタＭ２は、下アームのスイッチング素子であり、ゲート電極は、下アームの制御端子ＩＮ２に接続され、ソース電極は、負極端子Ｎに接続され、ドレイン電極は、出力端子Ｕに接続されている。また、ＮＭＯＳトランジスタＭ２は、寄生ダイオードとして、ダイオードＢＤ２を含む。
ＮＭＯＳトランジスタＭ３は、ＮＭＯＳトランジスタＭ２と同様の下アームのスイッチング素子であり、ダイオードＢＤ３を含む。
ここで、本実施形態では、スイッチング素子として、ＭＯＳトランジスタを用いているが、これに限られない。スイッチング素子として、バイポーラトランジスタやダイオードが含まれる、逆導通型のＩＧＢＴ（Insulated Gate Bipolar Transistor）であるＲＣ(Reverse Conducting)－ＩＧＢＴを用いても良い。ＲＣ－ＩＧＢＴの場合、内部に形成されたＰＮ接合ダイオードが、ダイオードＢＤ０～ＢＤ３であってよい。
本実施形態のダイオードＢＤ０～ＢＤ３は、ＰＮ接合ダイオードである。また、本実施形態のＮＭＯＳトランジスタＭ０～Ｍ３は、ワイドバンドギャップ半導体であるＳｉＣ（Silicon Carbide）を用いて製造された素子である。このため、ボディダイオードであるダイオードＢＤ０～ＢＤ３の順方向電圧Ｖｆ１（第１電圧）は、ＳｉＣのＰＮ接合に基づいた値（例えば、２．５Ｖ）となる。
ダイオードＳＢＤ０は、金属と、ｎ型ＳｉＣとのショットキー接合を含むショットキーバリアダイオードであり、ＮＭＯＳトランジスタＭ０に逆並列接続されている。また、ダイオードＳＢＤ１～ＳＢＤ３は、ダイオードＳＢＤ０と同様のＳｉＣのショットキーバリアダイオードであり、ＮＭＯＳトランジスタＭ１～Ｍ３の夫々に逆並列接続されている。このため、ダイオードＳＢＤ０～ＳＢＤ３は、還流ダイオードとして動作する。なお、ダイオードＳＢＤ０～ＳＢＤ３の順方向電圧Ｖｆ２（第２電圧）は、ショットキー接合に基づいた値（例えば、０．７Ｖ）となる。
また、本実施形態では、スイッチング素子及び還流ダイオードは、ＳｉＣを用いて製造されることとしたが、例えば、ＧａＮ（Gallium Nitride）等、他のワイドバンドギャップ半導体を用いても良い。また、還流ダイオードは、金属及びＳｉのショットキー接合を含むショットキーバリアダイオードであって良い。
正極端子Ｐは、電源側（または、ハイサイド側）の端子であり、負極端子Ｎは、接地側（または、ローサイド側）の端子であり、出力端子Ｕは、負荷が接続される端子である。また、制御端子ＩＮ１には、上アームのスイッチング素子である、ＮＭＯＳトランジスタＭ０，Ｍ１のスイッチングを制御する信号が入力される。制御端子ＩＮ２には、下アームのスイッチング素子である、ＮＭＯＳトランジスタＭ２，Ｍ３のスイッチングを制御する信号が入力される。
そして、このような電子回路１０では、上アームのスイッチング素子と、下アームのスイッチング素子とがオン、オフすることにより、負荷が駆動される。ところで、電子回路１０が、負荷を駆動する際、上アームのスイッチング素子と、下アームのスイッチング素子とが同時にオンすると、正極端子Ｐから、負極端子Ｎへと大きな貫通電流が流れてしまう。したがって、負荷が駆動される際、上アームのスイッチング素子と、下アームのスイッチング素子とがともにオフするデッドタイム期間が設けられる。そして、デッドタイム期間においては、例えば、出力端子Ｕから、正極端子Ｐへと電流が流れることがある。また、デッドタイム期間においては、例えば、負極端子Ｎから、出力端子Ｕへと電流が流れることがある。
＜＜＜出力端子Ｕから正極端子Ｐへの電流について＞＞＞
図２は、例えば、デッドタイム期間において、上アームのダイオードＢＤ０，ＳＢＤ０に流れる電流を説明するための図である。なお、本実施形態では、デッドタイム期間において、ダイオードＢＤ０，ＳＢＤ０に流れる電流と、ダイオードＢＤ１，ＳＢＤ１に流れる電流とは、同様であるため、ここでは、ダイオードＢＤ０，ＳＢＤ０に流れる電流のみを説明する。
図２におけるノードｘ０は、図１において、出力端子Ｕからの配線と、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１からの配線と、ダイオードＳＢＤ０のアノード電極Ａ０からの配線と、が接続されるノードである。また、ノードｘ１は、正極端子Ｐからの配線と、ＮＭＯＳトランジスタＭ０のドレイン電極Ｄ１からの配線と、ダイオードＳＢＤ０のカソード電極Ｋ０からの配線と、が接続されるノードである。なお、以下、アノード電極を、アノードと称し、カソード電極を、カソードと称する。
また、ここでは、出力端子Ｕ及びノードｘ０の間の配線を、インダクタンスＬａの配線５０とし、ノードｘ０及びダイオードＳＢＤ０のアノードＡ０の間の配線を、インダクタンスＬｂの配線５１とする。また、正極端子Ｐ及びノードｘ１の間の配線を、インダクタンスＬｃの配線５２とし、ノードｘ１及びダイオードＳＢＤ０のカソードＫ０の間の配線を、インダクタンスＬｄの配線５３とする。さらに、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１及びノードｘ０の間の配線を、インダクタンスＬｉの配線５４とし、ＮＭＯＳトランジスタＭ０のドレイン電極Ｄ１及びノードｘ１の間の配線を、インダクタンスＬｊの配線５５とする。なお、インダクタンスＬａ～Ｌｄ，Ｌｉ，Ｌｊは、配線５０～５５の寄生インダクタンスである。
ここで、上述したように、ダイオードＢＤ０は、ＳｉＣのＰＮ接合に基づく順方向電圧Ｖｆ１（例えば、２．５Ｖ）を有するボディダイオードであり、ダイオードＳＢＤ０は、ＳｉＣのショットキー接合に基づく順方向電圧Ｖｆ２（例えば、０．７Ｖ）を有するショットキーダイオードである。
このため、出力端子Ｕからの電流は、まずダイオードＳＢＤ０を介する一点鎖線で図示した経路Ｐ２を経て、正極端子Ｐへと流れることになる。この際、ノードｘ０と、ノードｘ１との電圧Ｖｘ０１は、以下の式（１）となる。
Ｖｘ０１＝（Ｌｂ＋Ｌｄ）×ｄｉ２／ｄｔ＋Ｖｆ２・・・（１）
式（１）において、経路Ｐ２に流れる電流をｉ２とし、ｄｉ２／ｄｔを、経路Ｐ２へ流れる電流ｉ２の時間変化としている。なお、電流ｉ２の時間変化は、例えば、負荷に流れる電流と、スイッチング素子がオンからオフするまでの時間と、で定まる値であり、例えば、０．１～１０Ａ／ｎｓｅｃである。
ここで、例えば、インダクタンスＬｂ，Ｌｄの値が小さく、電圧Ｖｘ０１が順方向電圧Ｖｆ１（例えば、２．５Ｖ）を超えない場合、出力端子Ｕから流れ込む電流は全て経路Ｐ２で流れることになる。この結果、電流ｉ２が、ダイオードＳＢＤ０の定格電流を超え、ダイオードＳＢＤ０が破壊されることがある。そこで、本実施形態では、出力端子Ｕからの電流が、経路Ｐ２だけでなく、ダイオードＢＤ０を介する点線で図示した経路Ｐ１を経て、正極端子Ｐへと流れるよう、インダクタンスＬｂ，Ｌｄの値を大きくしている。なお、インダクタンスＬｂ，Ｌｄの値は、式（２）の関係に基づいて計算される。
（Ｌｂ＋Ｌｄ）×ｄｉ２／ｄｔ＋Ｖｆ２＞（Ｌｉ＋Ｌｊ）×ｄｉ１／ｄｔ＋Ｖｆ１・・・（２）
式（２）を変形し、順方向電圧Ｖｆ１を２．５Ｖ、順方向電圧Ｖｆ２を０．７Ｖ、ｄｉ２／ｄｔ（＝ｄｉ１／ｄｔ）を１０Ａ／ｎｓｅｃとすると、以下の式（３）に示す関係式が得られる。
（（Ｌｂ＋Ｌｄ）－（Ｌｉ＋Ｌｊ））＞（Ｖｆ１－Ｖｆ２）×ｄｔ／ｄｉ２
＞（２．５－０．７）×（１／１０）
＞０．１８・・・（３）
この結果、インダクタンスＬｂ，Ｌｄの合計値を、インダクタンスＬｉ，Ｌｊの合計値より、例えば、０．１８ｎＨより大きくすれは、経路Ｐ１，Ｐ２を介して電流ｉ１，ｉ２が流れ、ダイオードＳＢＤ０に大きな電流が流れることを防ぐことができる。
このように、本実施形態では、出力端子Ｕから電流が流れ込む際、ダイオードＢＤ０がオンするよう、経路Ｐ２の配線のインダクタンスを、経路Ｐ１の配線のインダクタンスより大きくしている。この結果、出力端子Ｕからの電流のうち、ダイオードＳＢＤ０に流れる電流ｉ２を減らすことができるため、ダイオードＳＢＤ０の破壊を防ぐことができる。
図２においては、例えばノードｘ０に接続される配線として、３本の配線５０，５１，５４をモデル化しているが、ノードｘ０がソース電極Ｓ１に相当する場合、配線５４のインダクタンスＬｉは無視でき、Ｌｉ＝０となる。また、例えば、ノードｘ０が出力端子Ｕに相当する場合、配線５０のインダクタンスＬａは無視でき、Ｌａ＝０となる。したがって、詳細は後述するが、図２の回路を用いることにより、様々な半導体モジュールを等価回路で表現することができる。
なお、ここでは、ダイオードＢＤ０は、「第１ダイオード」に相当し、ダイオードＳＢＤ０は、「第２ダイオード」に相当する。また、出力端子Ｕは、「第１端子」に相当し、正極端子Ｐは、「第２端子」に相当する。さらに、出力端子Ｕと、正極端子Ｐとの間を、ダイオードＢＤ０を介して接続する配線５０，５２，５４，５５は、「第１配線部材」に相当し、出力端子Ｕと、正極端子Ｐとの間を、ダイオードＳＢＤ０を介して接続する配線５０～５３は、「第２配線部材」に相当する。
本実施形態では、順方向電圧Ｖｆ１を２．５Ｖ、順方向電圧Ｖｆ２を０．７Ｖとしたが、これらの値は一例である。また、順方向電圧Ｖｆ１，Ｖｆ２の値や、配線のインダクタンスの値は製造バラツキにより変化する。
また、必要なインダクタンスＬｂ，Ｌｄの合計値は、使用される温度、電流及び時間によって変化する。このため、少なくとも、「第２配線部材」のインダクタンスは、「第１配線部材」のインダクタンスより大きければよい。好ましくは、「第２配線部材」のインダクタンスは、「第１配線部材」のインダクタンスより、０．１８ｎＨ以上大きい。更に好ましくは、「第２配線部材」のインダクタンスは、「第１配線部材」のインダクタンスより、０．３６ｎＨ以上大きい。
＜＜負極端子Ｎから出力端子Ｕへの電流について＞＞
図３は、例えば、デッドタイム期間において、下アームのダイオードＳＢＤ２，ＢＤ２に流れる電流を説明するための図である。なお、本実施形態では、デッドタイム期間において、ダイオードＢＤ２，ＳＢＤ２に流れる電流と、ダイオードＢＤ３，ＳＢＤ３に流れる電流とは、同様であるため、ここでは、ダイオードＢＤ２，ＳＢＤ２に流れる電流のみを説明する。
図３におけるノードｘ２は、図１において、負極端子Ｎからの配線と、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２からの配線と、ダイオードＳＢＤ２のアノードＡ３からの配線と、が接続されるノードである。また、ノードｘ３は、出力端子Ｕからの配線と、ＮＭＯＳトランジスタＭ２のドレイン電極Ｄ２からの配線と、ダイオードＳＢＤ２のカソードＫ３からの配線と、が接続されるノードである。
また、ここでは、負極端子Ｎ及びノードｘ２の間の配線を、インダクタンスＬｅの配線６０とし、ノードｘ２及びダイオードＳＢＤ２のアノードＡ３の間の配線を、インダクタンスＬｆの配線６１とする。また、出力端子Ｕ及びノードｘ３の間の配線を、インダクタンスＬｇの配線６２とし、ノードｘ３及びダイオードＳＢＤ２のカソードＫ３の間の配線を、インダクタンスＬｈの配線６３とする。さらに、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２及びノードｘ２の間の配線を、インダクタンスＬｍの配線６４とし、ＮＭＯＳトランジスタＭ２のドレイン電極Ｄ２及びノードｘ３の間の配線を、インダクタンスＬｎの配線６５とする。なお、インダクタンスＬｅ～Ｌｈ，Ｌｍ，Ｌｎは、配線６０～６５の寄生インダクタンスである。
本実施形態では、図２の上アームと同様に、負極端子Ｎから電流が流入すると、ダイオードＢＤ２を介する点線で示す経路Ｐ３を流れる電流ｉ３と、ダイオードＳＢＤ２を介する一点鎖線で示す経路Ｐ４の電流ｉ４と、が流れるようインダクタンスＬｆ，Ｌｈの値を大きくしている。具体的には、上述した式（３）に基づいて、例えば、（Ｌｆ＋Ｌｈ）－（Ｌｍ＋Ｌｎ）＞０．１８ｎＨとしている。この結果、負極端子Ｎから電流が流れ込む場合、下アームのダイオードＳＢＤ２に大きな電流が流れ、ダイオードＳＢＤ２が破壊されることを防ぐことができる。
なお、このような場合、ダイオードＢＤ２は、「第１ダイオード」に相当し、ダイオードＳＢＤ２は、「第２ダイオード」に相当する。また、負極端子Ｎは、「第１端子」に相当し、出力端子Ｕは、「第２端子」に相当する。さらに、負極端子Ｎと、出力端子Ｕとの間を、ダイオードＢＤ２を介して接続する配線６０，６２，６４，６５は、「第１配線部材」に相当し、負極端子Ｎと、出力端子Ｕとの間を、ダイオードＳＢＤ２を介して接続する配線６０～６３は、「第２配線部材」に相当する。
＝＝＝半導体モジュール８０の一例＝＝＝
図４は、電子回路１０を具現化した半導体モジュール８０の一例を示す平面模式図であり、図５は、半導体モジュール８０の構造を説明するための模式図である。なお、本実施形態では、電子回路１０の複数のスイッチング素子及び還流ダイオードは、同じ構造で半導体モジュール８０に実装されている。したがって、図５では、便宜上、上アームのＮＭＯＳトランジスタＭ０、及びダイオードＳＢＤ０のみを図示している。
なお、ＮＭＯＳトランジスタＭ０のゲート電極Ｇ１と、ソース電極Ｓ１とは、例えば、ＮＭＯＳトランジスタＭ０の中心軸上に形成されているが、ここでは便宜上離して図示している。また、以下、本実施形態において、「電気的に接続」とは、構成Ｅ１と、構成Ｅ２とが、配線や接合材（例えば、はんだ）等を介して、両者が導通するよう接続されていることをいい、単に「接続」とも言う。また、「接続」とは、構成Ｅ１と、構成Ｅ１とが、配線部材を介して接続されている場合に加え、構成Ｅ１と、構成Ｅ１との間に設けられた導電パターン等を介して接続されている場合も含む。
半導体モジュール８０は、電子回路１０の複数のスイッチング素子及び還流ダイオードを含む半導体装置である。図４において、スイッチング素子は、ＮＭＯＳトランジスタＭ０～Ｍ３であり、還流ダイオードは、ダイオードＳＢＤ０～ＳＢＤ３である。半導体モジュール８０は、導電パターン２１０，２２０，２３０，３１０，３２０，３３０を備える積層基板１１０、１１１と、導電パターン２２０，３２０に配置されるスイッチング素子及び還流ダイオードと、導電パターン２１０，２２０，３１０，３２０，３３０に配置される端子と、スイッチング素子及び還流ダイオードと導電パターンと電気的に接続されるボンディングワイヤを含んで構成される。さらに、ベース板１００を含んで構成されてもよい。
端子は、例えば角柱形状を有し、一端が導電パターンに接合され、他端が半導体モジュール８０から延出して、図示しない外部機器に電気的に接続される。端子は、例えば、銅、アルミニウムまたはこれらを含む合金で構成される。
ボンディングワイヤは、銅、アルミニウム、金またはこれらを含む合金で構成される。また、配線部材としてボンディングワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリードフレームを用いることができる。
ベース板１００は、上面に絶縁回路基板が接合される平滑な接合面を有し、例えば平面視矩形状を有している。ベース板１００は、例えば、アルミニウム、銅、またはこれらを含む合金で形成された金属板である。ベース板１００には、図５に示すよう、はんだ等の接合材１０１を介して、積層基板１１０が取り付けられている。なお、積層基板１１１も、積層基板１１０と同様の構成で、積層基板１１０と同一のベース板１００に取り付けられている。
＜＜上アーム側の積層基板１１０＞＞
積層基板１１０は、絶縁板２００と、絶縁板２００のおもて面（上側）に形成された、導電パターン２１０，２２０，２３０と、を含む。絶縁板２００は、例えばセラミックスまたは樹脂で構成される。導電パターン２１０，２２０，２３０は、例えば銅、アルミニウムまたはこれらを含む合金で構成される。積層基板１１０は、更に、絶縁板２００の裏面（下側）に放熱板２０１を備えてもよい。このように構成される絶縁回路基板は、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板で形成される。本実施の形態では、積層基板１１０は、上アームの素子が実装されたＤＢＣ（Direct Bonded Copper）基板である。
＜＜導電パターン２１０＞＞
導電パターン２１０は、上アームのスイッチング素子を制御するための信号が入力される制御端子ＩＮ１が実装されている。ここで、図５に示すように、導電パターン２１０には、制御端子ＩＮ１が、接合材２５２（例えば、はんだ）を介して、取り付けられている。導電パターン２１０は、ＮＭＯＳトランジスタＭ０のゲート電極Ｇ１とボンディングワイヤ（以下、単にワイヤと称する。）を介して接続され、ＮＭＯＳトランジスタＭ１のゲート電極とワイヤを介して接続されている。
なお、本実施形態では、上アームにおいて、ＮＭＯＳトランジスタＭ１及びダイオードＳＢＤ１と、出力端子Ｕ、正極端子Ｐ、及び制御端子ＩＮ１と、の接続関係は、ＮＭＯＳトランジスタＭ０及びダイオードＳＢＤ０と、出力端子Ｕ、正極端子Ｐ、及び制御端子ＩＮ１と、の接続関係と同じである。したがって、ここでは、ＮＭＯＳトランジスタＭ０及びダイオードＳＢＤ０を中心に説明する。
＜＜導電パターン２２０＞＞
導電パターン２２０は、電源側の正極端子Ｐ、ＮＭＯＳトランジスタＭ０，Ｍ１、及びダイオードＳＢＤ０，ＳＢＤ１が実装されている。ここで、図５に示すように、導電パターン２２０には、ＮＭＯＳトランジスタＭ０の裏面に形成されたドレイン電極Ｄ１が、接合材２５０（例えば、はんだ）を介して、取り付けられている。本実施形態では、ダイオードＢＤ０のカソードＫ１は、ドレイン電極Ｄ１と共通であるため、結果的に、ダイオードＢＤ０のカソードＫ１も、導電パターン２２０に接続されることになる。
また、導電パターン２２０には、ダイオードＳＢＤ０のカソードＫ０が、接合材２５１を介して取り付けられている。さらに、導電パターン２２０には、正極端子Ｐが、接合材を介して取り付けられている。
ここで、ダイオードＳＢＤ０のおもて面に形成されたアノードＡ０と、ＮＭＯＳトランジスタＭ０のおもて面に形成されたソース電極Ｓ１とは、ワイヤＷ１を介して電気的に接続されている。ダイオードＢＤ０のアノードＡ１は、ソース電極Ｓ１と共通であるため、結果的に、ダイオードＢＤ０のアノードＡ１と、ダイオードＳＢＤ０のアノードＡ０とが、ワイヤＷ１を介して接続されることになる。
図６は、導電パターン２２０において概念的に生じる配線パターンを説明するための図である。導電パターン２２０においては、例えば、ダイオードＢＤ０のカソードＫ１からの電流は、カソードＫ１と、正極端子Ｐとの間の経路Ｐ１０に沿って流れる。また、ダイオードＳＢＤ０のカソードＫ０からの電流は、カソードＫ０と、正極端子Ｐとの間の経路Ｐ１１に沿って流れる。したがって、導電パターン２２０においては、経路Ｐ１０，Ｐ１１のそれぞれに対応する配線パターンが生じることになる。
以下、本実施形態では、経路Ｐ１０に対応する配線パターンを、配線パターンＣ１０とし、経路Ｐ１１に対応する配線パターンを、配線パターンＣ１１とする。経路Ｐ１１は、経路Ｐ１０より長いため、配線パターンＣ１１は、配線パターンＣ１０より長くなる。したがって、配線パターンＣ１１のインダクタンスは、配線パターンＣ１０のインダクタンスより大きくなる。
なお、導電パターン２２０には、ＮＭＯＳトランジスタＭ１及びダイオードＳＢＤ１も、ＮＭＯＳトランジスタＭ０及びダイオードＳＢＤ０と同様に実装されているため、ここでは詳細な説明は省略する。また、ここでは「配線パターン」を、導電性パターンの一部に概念的に形成された配線としているが、実際にパターン形成された配線であっても良い。
＜＜導電パターン２３０＞＞
図４の導電パターン２３０は、出力端子Ｕと電気的に接続されたパターンである。より具体的には、出力端子Ｕが実装された導電パターン３２０（後述）からのワイヤが接続されたパターンである。導電パターン２３０は、ワイヤＷ０を介してＮＭＯＳトランジスタＭ０のソース電極Ｓ１及びダイオードＢＤ０のアノードＡ１に接続されている。そして、ソース電極Ｓ１からのワイヤＷ１は、ダイオードＳＢＤ０のアノードＡ０に接続されている。
＜＜下アーム側の積層基板１１１＞＞
積層基板１１１は、下アームの素子が実装されたＤＢＣ基板である。積層基板１１１は、積層基板１１０と同様の構成であるため、詳細な説明は省略するが、積層基板１１１における絶縁板３００のおもて面には、導電パターン３１０，３２０，３３０が形成されている。
＜＜導電パターン３１０＞＞
導電パターン３１０は、下アームのスイッチング素子を制御するための信号が入力される制御端子ＩＮ２が実装されている。導電パターン３１０には、制御端子ＩＮ２が、接合材（例えば、はんだ）を介して、取り付けられている。導電パターン３１０は、ＮＭＯＳトランジスタＭ２のゲート電極Ｇ２とワイヤを介して接続され、ＮＭＯＳトランジスタＭ３のゲート電極とワイヤを介して接続されている。
なお、下アームにおいて、ＮＭＯＳトランジスタＭ２及びダイオードＳＢＤ２と、出力端子Ｕ、負極端子Ｎ、及び制御端子ＩＮ２と、の接続関係は、ＮＭＯＳトランジスタＭ３及びダイオードＳＢＤ３と、出力端子Ｕ、負極端子Ｎ、及び制御端子ＩＮ２と、の接続関係と同じである。したがって、ここでは、ＮＭＯＳトランジスタＭ２及びダイオードＳＢＤ２を中心に説明する。
＜＜導電パターン３２０＞＞
導電パターン３２０は、負荷が接続される出力端子Ｕ、ＮＭＯＳトランジスタＭ２，Ｍ３、及びダイオードＳＢＤ２，ＳＢＤ３が実装されている。なお、これらの素子と、導電パターン３２０との接続関係は、図５で説明した、ＮＭＯＳトランジスタＭ０、及びダイオードＳＢＤ０と、導電パターン２２０との接続関係と同じである。
具体的には、ＮＭＯＳトランジスタＭ２の裏面側のドレイン電極Ｄ２と、ドレイン電極Ｄ２と共通のカソードＫ２とは、接合材を介して導電パターン３２０に接続されている。また、ダイオードＳＢＤ２の裏面に形成されたカソードＫ３は、接合材を介して導電パターン３２０に接続されている。さらに、導電パターン３２０には、出力端子Ｕが、接合材を介して取り付けられている。
ここで、ダイオードＳＢＤ２のおもて面に形成されたアノードＡ３と、ＮＭＯＳトランジスタＭ２のおもて面に形成されたソース電極Ｓ２とは、ワイヤＷ３を介して電気的に接続されている。ダイオードＢＤ２のアノードＡ２は、ソース電極Ｓ２と共通であるため、結果的に、ダイオードＳＢＤ２のアノードＡ３と、ダイオードＢＤ２のアノードＡ２とが、ワイヤＷ３を介して接続されることになる。
なお、この際、ダイオードＳＢＤ２のカソードＫ３から出力端子Ｕまでの距離は、ダイオードＢＤ２のカソードＫ２から出力端子Ｕまでの距離より長い。したがって、出力端子ＵからダイオードＳＢＤ２の配線パターンのインダクタンスは、出力端子ＵからダイオードＢＤ２の配線パターンのインダクタンスより大きくなる。ここで、出力端子ＵからダイオードＳＢＤ２のカソードＫ３までの「距離（または、経路）」は、例えば、カソードＫ３の電極の中心と、出力端子Ｕの中心とで定められる。
なお、ＮＭＯＳトランジスタＭ３、及びダイオードＳＢＤ３は、ＮＭＯＳトランジスタＭ２、及びダイオードＳＢＤ２と同様の構成で導電パターン３２０に接続されるため、ここでは詳細な説明は省略する。
＜＜導電パターン３３０＞＞
導電パターン３３０は、接地側の負極端子Ｎが実装されている。導電パターン３３０には、負極端子Ｎが、接合材（例えば、はんだ）を介して、取り付けられている。導電パターン３３０は、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２とワイヤＷ２を介して接続され、ＮＭＯＳトランジスタＭ３のソース電極とワイヤを介して接続されている。
＜＜出力端子Ｕから正極端子Ｐへの電流について＞＞
ここで、半導体モジュール８０において、出力端子Ｕから正極端子Ｐへの電流について、図７、及び図８を参照しつつ説明する。出力端子Ｕからの電流は、導電パターン３２０、導電パターン３２０と導電パターン２３０とに接続されたワイヤ、導電パターン２３０、及びワイヤＷ０を介して、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）へと流れる。また、ワイヤＷ０からの電流は、ワイヤＷ１を介してダイオードＳＢＤ０のアノードＡ０へと供給される。
ここで、出力端子Ｕから、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）までの配線は、等価的に図８の配線５０として表現できる。また、ソース電極Ｓ１から、ダイオードＳＢＤ０のアノードＡ０までのワイヤＷ１は、等価的に配線５１として表現できる。なお、図８と、図２とで同じ符号が付された構成は、同じである。
そして、ダイオードＢＤ０のアノードＡ１に供給された電流は、裏面のカソードＫ１、図６の配線パターンＣ１０を介して、正極端子Ｐへと流れる。また、ダイオードＳＢＤ０のアノードＡ０に供給された電流は、裏面のカソードＫ０、図６の配線パターンＣ１１を介して、正極端子Ｐへと流れる。ここで、カソードＫ１から、正極端子Ｐまでの配線パターンＣ１０は、等価的に図８の配線５５として表現でき、カソードＫ０から、正極端子Ｐまでの配線パターンＣ１１は、等価的に配線５３として表現できる。
そして、本実施形態では、式（３）の条件が満たされるよう、図８の経路Ｐ２の配線のインダクタンスを大きくしている。具体的には、経路Ｐ２のインダクタンス（Ｌａ＋Ｌｂ＋Ｌｄ）と、経路Ｐ１のインダクタンス（Ｌａ＋Ｌｊ）との差が、０．１８ｎＨ以上大きくなるよう、例えば、インダクタンスＬｂ，Ｌｄを大きくしている。
この結果、出力端子Ｕからの電流のうち、ＮＭＯＳトランジスタＭ０のおもて面のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）へと供給された電流ｉ１は、ダイオードＢＤ０のおもて面のアノードＡ１から、ダイオードＢＤ０を介して裏面のカソードＫ１へと流れた後、導電パターン２２０における配線パターンＣ１０を介して正極端子Ｐへと流れる。また、ダイオードＳＢＤ０のおもて面のアノードＡ０へと供給された電流ｉ２は、ダイオードＳＢＤ０のおもて面のアノードＡ０から、ダイオードＳＢＤ０を介して裏面のカソードＫ０へと流れた後、導電パターン２２０における配線パターンＣ１１を介して正極端子Ｐへと流れる。
このように、本実施形態では、仮に、出力端子Ｕから大きな電流が流れ込むことがあっても、ダイオードＢＤ０，ＳＢＤ０の両方に電流が流れるため、ダイオードＳＢＤ０が破壊されることを防ぐことができる。なお、半導体モジュール８０では、経路Ｐ１に設けられた配線部材（例えば、ワイヤＷ０や導電パターン２２０における配線パターンＣ１０）は、「第１配線部材」に相当し、経路Ｐ２に設けられた配線部材（例えば、ワイヤＷ０，Ｗ１や導電パターン２２０における配線パターンＣ１１）は、「第２配線部材」に相当する。
＜＜負極端子Ｎから出力端子Ｕへの電流について＞＞
つぎに、半導体モジュール８０において、負極端子Ｎから出力端子Ｕへの電流について、図９、及び図１０を参照しつつ説明する。負極端子Ｎからの電流は、導電パターン３３０と、ワイヤＷ２と、を介し、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２（ダイオードＢＤ２のアノードＡ２）へと流れる。また、ワイヤＷ２からの電流は、ワイヤＷ３を介してダイオードＳＢＤ２のアノードＡ３へと供給される。
ここで、負極端子Ｎと、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２（ダイオードＢＤ２のアノードＡ２）と、を接続するワイヤＷ２は、等価的に図１０の配線６０として表現できる。ＮＭＯＳトランジスタＭ２のソース電極Ｓ２と、ダイオードＳＢＤ２のアノードＡ３と、を接続するワイヤＷ３は、等価的に図１０の配線６１として表現できる。また、図６と同様に、カソードＫ２から、出力端子Ｕまでの配線パターンは、等価的に配線６５と表現でき、カソードＫ３から、出力端子Ｕまでの配線パターンは、等価的に配線６３と表現できる。
そして、本実施形態では、式（３）の条件が満たされるよう、経路Ｐ４の配線のインダクタンスを大きくしている。具体的には、経路Ｐ４のインダクタンス（Ｌｅ＋Ｌｆ＋Ｌｈ）と、経路Ｐ３のインダクタンス（Ｌｅ＋Ｌｎ）との差が、０．１８ｎＨ以上大きくなるよう、例えば、インダクタンスＬｆ，Ｌｈを大きくしている。
このため、負極端子Ｎからの電流のうち、ＮＭＯＳトランジスタＭ２のおもて面のソース電極Ｓ２（ダイオードＢＤ２のアノードＡ２）へと供給された電流ｉ３は、ダイオードＢＤ２のおもて面のアノードＡ２から、ダイオードＢＤ２を介して裏面のカソードＫ２へと流れた後、導電パターン３２０における配線パターン（不図示）を介して出力端子Ｕへと流れる。また、ダイオードＳＢＤ２のおもて面のアノードＡ３へと供給された電流ｉ４は、ダイオードＳＢＤ２のおもて面のアノードＡ３から、ダイオードＳＢＤ２を介して裏面のカソードＫ３へと流れた後、導電パターン３２０における配線パターン（不図示）を介して出力端子Ｕへと流れる
この結果、本実施形態では、仮に、負極端子Ｎから大きな電流が流れ込むことがあっても、ダイオードＢＤ２，ＳＢＤ２の両方に電流が流れるため、ダイオードＳＢＤ２が破壊されることを防ぐことができる。
＝＝＝他の実施形態＝＝＝
ここで、例えば、上アームのダイオードＳＢＤ０が電流により破壊されることを防ぐためには、図２の配線５１のインダクタンスＬｂ、または配線５３のインダクタンスＬｄの少なくとも何れか一方を大きくすれば良い。
＜＜配線５１がワイヤで実現されている場合＞＞
配線５１が、ワイヤで実現される場合、ワイヤの長さを長くすること、ワイヤの断面積を小さくすること、または、ワイヤの曲率を大きくすることにより、インダクタンスＬｂを大きくすることができる。
＜＜ワイヤの長さを調整＞
図１１は、ワイヤの長さを調整した実施形態を説明するための図である。図１１において、図４と同じ符号が付された構成は同じである。このため、ここでは、ＮＭＯＳトランジスタＭ０へのワイヤＷ１０と、ダイオードＳＢＤ０へのワイヤＷ１１と、を中心に説明する。なお、図１１では、導電パターン２２０において、ダイオードＳＢＤ０は、ＮＭＯＳトランジスタＭ０から離れた位置に実装されていることとする。
ワイヤＷ１０は、出力端子Ｕに電気的に接続された導電パターン２３０と、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、を接続する。
ワイヤＷ１１は、ワイヤＷ１０より長いワイヤであり、導電パターン２３０と、ダイオードＳＢＤ０のアノードＡ０と、を接続する。なお、ワイヤＷ１０と、ワイヤＷ１１とでは、長さ以外の項目（例えば、ワイヤの断面積、ワイヤの曲率）は同じあるため、ワイヤＷ１１のインダクタンスは、ワイヤＷ１０のインダクタンスより大きくなる。
図１２は、図１１の構成を等価回路で示した図である。ここで、出力端子Ｕと、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、を接続する導電パターン２３０、ワイヤＷ１０を含む配線は、等価的に配線５４として表現できる。また、出力端子Ｕと、ダイオードＳＢＤ０のアノードＡ０と、を接続するワイヤＷ１１は、等価的に配線５１として表現できる。さらに、ダイオードＢＤ０のカソードＫ１と、正極端子Ｐまでの配線パターンは、等価的に配線５５として表現でき、ダイオードＳＢＤ０のカソードＫ０と、正極端子Ｐまでの配線パターンは、等価的に配線５３として表現できる。
このような実施形態において、経路Ｐ２のインダクタンス（Ｌｂ＋Ｌｄ）を、経路Ｐ１のインダクタンス（Ｌｉ＋Ｌｊ）より大きくし、例えば式（３）が満たされるよう、ワイヤＷ１１の長さを長くしている。この結果、出力端子Ｕから大きな電流が流れ込んだ場合であっても、ダイオードＳＢＤ０の破壊を防ぐことができる。なお、ここでは、ワイヤＷ１０は、「第１ワイヤ」に相当し、ワイヤＷ１１は、「第２ワイヤ」に相当する。
＜＜ワイヤの断面積を調整＞
図１３は、ワイヤの断面積を調整した実施形態を説明するための図である。図１３において、図４と同じ符号が付された構成は同じである。このため、ここでは、ＮＭＯＳトランジスタＭ０へのワイヤＷ２０と、ダイオードＳＢＤ０へのワイヤＷ２１と、を中心に説明する。
ワイヤＷ２０は、ワイヤＷ２１より断面積の大きい（つまり、太さが太い）ワイヤであり、出力端子Ｕに接続された導電パターン２３０と、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１及びダイオードＢＤ０のアノードＡ１と、を接続する。例えば、ワイヤＷ２０は直径４００μｍであり、ワイヤＷ２１は直径２５０μｍである。
ワイヤＷ２１は、導電パターン２３０と、ダイオードＳＢＤ０のアノードＡ０と、を接続する。なお、ワイヤＷ２０と、ワイヤＷ２１とでは、断面積以外の項目（例えば、ワイヤの長さ、ワイヤの曲率）は同じあるため、ワイヤＷ２１のインダクタンスは、ワイヤＷ２０のインダクタンスより大きくなる。
図１３の出力端子Ｕ及び正極端子Ｐとの間の接続関係と、図１１の出力端子Ｕ及び正極端子Ｐとの間の接続関係は同じであるため、このような図１３の実施形態の等価回路も、図１２となる。そして、ワイヤＷ２１の断面積を小さくすると、インダクタンスＬｂは大きくなるため、ダイオードＳＢＤ０の破壊を防ぐことができる。
なお、ここでは、ワイヤＷ２０の本数（４本）と、ワイヤＷ２１の本数（４本）と、を一致させつつ、断面積の小さいワイヤＷ２１を用いているがこれに限られない。例えば、断面積の等しいワイヤＷ２０，Ｗ２１を用い、ワイヤＷ２１の本数を、ワイヤＷ２０の本数より少なくしても、本実施形態と同様の効果を得ることができる。また、ここでは、ワイヤＷ２０は、「第１ワイヤ」に相当し、ワイヤＷ２１は、「第２ワイヤ」に相当する。
＜＜ワイヤの曲率を調整＞
図１４は、ワイヤの曲率を調整した実施形態を説明するための図である。図１４において、図４と同じ符号が付された構成は同じである。このため、ここでは、ＮＭＯＳトランジスタＭ０へのワイヤＷ３０と、ダイオードＳＢＤ０へのワイヤＷ３１と、を中心に説明する。
ワイヤＷ３０は、出力端子Ｕに接続された導電パターン２３０と、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１及びダイオードＢＤ０のアノードＡ１と、を接続する。
ワイヤＷ３１は、ワイヤＷ３０より曲率の大きいワイヤであり、導電パターン２３０と、ダイオードＳＢＤ０のアノードＡ０と、を接続する。ワイヤＷ３１の曲率（曲げ具合）が大きくなると、ワイヤＷ３１の長さも長くなる。ここで、ワイヤＷ３０と、ワイヤＷ３１とでは、例えば、ワイヤの断面積は同じあるため、ワイヤＷ３１のインダクタンスは、ワイヤＷ３０のインダクタンスより大きくなる。
図１４の出力端子Ｕ及び正極端子Ｐとの間の接続関係と、図１１の出力端子Ｕ及び正極端子Ｐとの間の接続関係は同じであるため、このような図１４の実施形態の等価回路も、図１２となる。そして、例えば、ワイヤＷ３１の曲率を大きくすると、インダクタンスＬｂは大きくなるため、ダイオードＳＢＤ０の破壊を防ぐことができる。なお、ここでは、ワイヤＷ３０は、「第１ワイヤ」に相当し、ワイヤＷ３１は、「第２ワイヤ」に相当する。
＜＜配線５３が配線パターンで実現されている場合＞＞
つぎに、図２の配線５３が、配線パターンで実現される場合について説明する。ここで、配線５３が、配線パターンで実現される場合、例えば、配線パターンの長さを長くすること、配線パターンの厚みを薄くすること、または、配線パターンの幅を狭くすることにより、インダクタンスＬｄを大きくすることができる。なお、配線パターンを長くすることにより、インダクタンスＬｄを大きくすることは、図６で説明した。したがって、ここでは、残りの２つの方法について説明する。
＜＜配線パターンの厚み及び幅を調整＞＞
図１５及び図１６は、配線パターンの厚み及び幅を調整した実施形態を説明するための図である。図１５及び図１６において、図４及び図５と同じ符号が付された構成は同じである。このため、ここでは、導電パターン２７０，２８０、ワイヤＷ４０～Ｗ４２について説明する。
導電パターン２７０には、電源側の正極端子Ｐが実装されるとともに、ＮＭＯＳトランジスタＭ０が実装されている。
導電パターン２８０は、導電パターン２７０より薄く、ダイオードＳＢＤ０が実装されたパターンである。また、導電パターン２８０では、ダイオードＳＢＤ０が実装された領域と、ワイヤＷ４０が接続された領域との間の領域の幅Ｗｘが狭くなっている。なお、導電パターン２７０及び導電パターン２８０は、ワイヤＷ４０で接続されている。
ワイヤＷ４１は、出力端子Ｕに電気的に接続された導電パターン２３０と、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、を接続する。
ワイヤＷ４２は、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、ダイオードＳＢＤ０のアノードＡ０と、を接続する。
ここで、出力端子Ｕに電気的に接続された導電パターン２３０からの電流は、ワイヤＷ４１を介して、ソース電極Ｓ１（アノードＡ１）に流れる。そして、ソース電極Ｓ１からの電流は、ワイヤＷ４２を介して、アノードＡ０に流れる。アノードＡ１からの電流は、ダイオードＢＤ０と、裏面側のカソードＫ１と、導電パターン２７０における配線パターンＣ２１と、を介して、正極端子Ｐへと流れる。また、アノードＡ０からの電流は、ダイオードＳＢＤ０と、裏面側のカソードＫ２と、配線パターンＣ２０と、ワイヤＷ４０と、導電パターン２７０と、を介して、正極端子Ｐへと流れる。したがって、図１５の実施形態は、図４の実施形態と同様に、図８に示す等価回路で表現できる。
本実施形態では、経路Ｐ２０が形成された導電パターン２８０は、導電パターン２７０より薄く、経路Ｐ２０の幅Ｗｘも狭くなっている。したがって、経路Ｐ２０に概念的に形成される配線パターンＣ２０のインダクタンスは、経路Ｐ２１に概念的に形成される配線パターンＣ２１のインダクタンスより大きくなる。したがって、インダクタンスの大きい配線パターンＣ２０を用いることにより、図８の配線５３のインダクタンスＬｄが大きくすることができる。この結果、図１５，１６に示す構成を用いることで、ダイオードＳＢＤ０の破壊を防ぐことができる。
＜＜半導体モジュールの一部の他の構成例＞＞
図１７は、半導体モジュールの上アームの素子の構成を示す図である。図１７と、図４とで同じ符号が付された構成は同じである。このため、ここでは、導電パターン２９０，２９１、ワイヤＷ５０，Ｗ５１を中心に説明する。
導電パターン２９０は、出力端子Ｕが実装されたパターンであり、ワイヤＷ５０は、導電パターン２９０と、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）を接続する。
導電パターン２９１は、正極端子Ｐ、ＮＭＯＳトランジスタＭ０、ダイオードＳＢＤ０が実装されたパターンである。ワイヤＷ５１は、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、ダイオードＳＢＤ０のアノードＡ０とを接続する。
図１８は、図１７の構成を等価回路で示した図である。ここで、出力端子Ｕと、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、を接続する導電パターン２９０、ワイヤＷ５０を含む配線は、等価的に配線５０として表現できる。また、ＮＭＯＳトランジスタＭ０のソース電極Ｓ１（ダイオードＢＤ０のアノードＡ１）と、ダイオードＳＢＤ０のアノードＡ０と、を接続するワイヤＷ５１は、等価的に配線５１として表現できる。さらに、ダイオードＳＢＤ０のカソードＫ０と、ダイオードＢＤ０のカソードＫ１までの配線パターンは、等価的に配線５３として表現でき、ダイオードＢＤ０のカソードＫ１と、正極端子Ｐまでの配線パターンは、等価的に配線５２として表現できる。
このような実施形態において、経路Ｐ２のインダクタンス（Ｌａ＋Ｌｂ＋Ｌｃ+Ｌｄ）は、経路Ｐ１のインダクタンス（Ｌａ＋Ｌｃ）より必ず大きくなる。そして、本実施形態では、例えばＬｂ+Ｌｄ＞０．１８ｎＨとの関係が満たされるよう、例えばワイヤＷ５１の長さを長くしている。この結果、出力端子Ｕから大きな電流が流れ込んだ場合であっても、ダイオードＳＢＤ０の破壊を防ぐことができる。なお、ここでは、ワイヤＷ５０は、「第１ワイヤ」に相当し、ワイヤＷ５０及びワイヤＷ５１は、「第２ワイヤ」に相当する。
図１９は、半導体モジュールの下アームの素子の構成を示す図である。図１９と、図４とで同じ符号が付された構成は同じである。このため、ここでは、導電パターン３４０，３４１、ワイヤＷ６０，Ｗ６１を中心に説明する。
導電パターン３４０は、負極端子Ｎが実装されたパターンであり、ワイヤＷ６０は、導電パターン３４０と、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２（ダイオードＢＤ２のアノードＡ２）を接続する。また、ワイヤＷ６１は、導電パターン３４０と、ダイオードＳＢＤ２のアノードＡ３を接続する。
導電パターン３４１は、出力端子Ｕ、ＮＭＯＳトランジスタＭ２、ダイオードＳＢＤ２が実装されたパターンである。
図２０は、図１９の構成を等価回路で示した図である。ここで、負極端子Ｎから、導電パターン３４０における位置Ｏまでに概念的に形成される配線パターンは、等価的に配線６０として表現できる。なお、位置Ｏは、導電パターン３４０において、負極端子Ｎからの電流を、概念的にＮＭＯＳトランジスタＭ２と、ダイオードＳＢＤ２とに分流する位置であり、ノードｘ２に相当する。
位置Ｏから、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２（ダイオードＢＤ２のアノードＡ２）までの配線パターン、ワイヤＷ６０を含む配線は、等価的に配線６４として表現できる。位置Ｏから、ダイオードＳＢＤ２のアノードＡ３までの配線パターン、ワイヤＷ６１を含む配線は、等価的に配線６１として表現できる。さらに、ダイオードＳＢＤ２のカソードＫ３と、ダイオードＢＤ２のカソードＫ２までの配線パターンは、等価的に配線６３として表現でき、ダイオードＢＤ２のカソードＫ２と、出力端子Ｕまでの配線パターンは、等価的に配線６２として表現できる。
このような実施形態において、経路Ｐ４のインダクタンス（Ｌｅ＋Ｌｆ＋Ｌｇ+Ｌｈ）が、経路Ｐ３のインダクタンス（Ｌｅ＋Ｌｍ＋Ｌｇ）より大きくなるよう、例えばワイヤＷ６１の長さを長くしている。この結果、負極端子Ｎから大きな電流が流れ込んだ場合であっても、ダイオードＳＢＤ２の破壊を防ぐことができる。なお、本実施形態においても、（Ｌｆ＋Ｌｈ）－Ｌｍ＞０．１８ｎＨとすることが好ましく、（Ｌｆ＋Ｌｈ）－Ｌｍ＞０．３６ｎＨとすることが更に好ましい。このように、（Ｌｆ＋Ｌｈ）をより大きくすることで、例えば、ワイヤＷ６０のインダクタンスや素子の特性のバラツキがあった場合であっても、ダイオードＳＢＤ２に流れる電流をより小さくすることができる。
＝＝＝まとめ＝＝＝
以上、本実施形態の電子回路１０及び半導体モジュール８０について説明した。図２に例示したように、電子回路１０における経路Ｐ２のインダクタンスは、経路Ｐ１のインダクタンスより大きい。このため、出力端子Ｕからの電流は、経路Ｐ２のダイオードＳＢＤ０に加え、経路Ｐ１のダイオードＢＤ０にも流れる。したがって、電子回路１０では、還流ダイオードであるダイオードＳＢＤ０に大きな電流が流れ、破壊されることを防ぐことができる。
また、スイッチング素子として、一般的なバイポーラトランジスタを用いても良い。そして、バイポーラトランジスタに対し、ＰＮ接合を有するＰＮダイオードと、ショットキー接合を有するショットキーダイオードと、を還流ダイオードとして接続しても、本実施形態と同様の効果を得ることができる。ただし、本実施形態では、スイッチング素子として、ＮＭＯＳトランジスタＭ０を用いている。このため、ＰＮダイオードを別途設けることなく、ＮＭＯＳトランジスタＭ０の寄生ダイオード（ボディダイオード）を還流ダイオードとして使用することができる。
また、ＮＭＯＳトランジスタＭ０及びショットキー接合を有するダイオードＳＢＤ０は、ワイドバンドギャップ半導体を用いた素子である。このため、本実施形態では、電子回路１０の耐圧を向上させつつ、負荷を駆動する際の損失を小さくすることができる。
また、ショットキー接合を有するダイオードＳＢＤ０は、ＮＭＯＳトランジスタＭ０がオフの際に、還流ダイオードとして動作できるよう、ＮＭＯＳトランジスタＭ０に逆並列接続されている。
また、半導体モジュール８０は、ＳＢＤ０を介した経路Ｐ２のインダクタンスが、ＮＭＯＳトランジスタＭ０を介した経路Ｐ１のインダクタンスより大きい電子回路１０を含む装置である。したがって、このような半導体モジュール８０を用いた場合、ショットキー接合を有するダイオードＳＢＤ０を、大きな電流から保護することができる。
また、図４に示すように、半導体モジュール８０においては、導電パターン２３０からのワイヤＷ０は、ＰＮ接合を有するダイオードＢＤ０に接続され、ダイオードＢＤ０からのワイヤＷ１は、ショットキー接合を有するダイオードＳＢＤ０に接続されている。したがって、導電パターン２３０から、ダイオードＳＢＤ０までのインダクタンスを、導電パターン２３０から、ダイオードＢＤ０までのインダクタンスより大きくすることができる。
また、図７に示すよう、ワイヤＷ１０より長いワイヤＷ１１を用いて、導電パターン２３０と、ダイオードＳＢＤ０とを接続しても良い。このような場合であっても、導電パターン２３０から、ダイオードＳＢＤ０までのインダクタンスを、導電パターン２３０から、ダイオードＢＤ０までのインダクタンスより大きくすることができる。
また、図８に示すように、ワイヤＷ２０より断面積の小さいワイヤＷ２１を用いて、導電パターン２３０と、ダイオードＳＢＤ０とを接続しても良い。このような場合であっても、導電パターン２３０から、ダイオードＳＢＤ０までのインダクタンスを、導電パターン２３０から、ダイオードＢＤ０までのインダクタンスより大きくすることができる。
また、図９に示すように、ワイヤＷ３０より曲率の大きいワイヤＷ３１を用いて、導電パターン２３０と、ダイオードＳＢＤ０とを接続しても良い。このような場合であっても、導電パターン２３０から、ダイオードＳＢＤ０までのインダクタンスを、導電パターン２３０から、ダイオードＢＤ０までのインダクタンスより大きくすることができる。
また、半導体モジュール８０においては、半導体モジュール８０の長手方向（所定方向）に沿って、Ｕ端子（または、Ｕ端子に接続される導電パターン２３０）、ＮＭＯＳトランジスタＭ０、ダイオードＳＢＤ０の順に配置されている。つまり、Ｕ端子と、ダイオードＳＢＤ０との間に、ＮＭＯＳトランジスタＭ０が設けられている。仮に、長手方向に沿って、Ｕ端子、ダイオードＳＢＤ０、ＮＭＯＳトランジスタＭ０の順に夫々を配置すると、一般的に、出力端子Ｕと、ダイオードＳＢＤ０との配線のインダクタンスは、Ｕ端子と、ダイオードＢＤ０との配線のインダクタンスより小さくなる。しかしながら、本実施形態の順番で各素子等を配置することにより、Ｕ端子と、ダイオードＳＢＤ０との配線のインダクタンスを、Ｕ端子と、寄生素子であるダイオードＢＤ０との配線のインダクタンスより大きくすることができる。
また、半導体モジュール８０では、Ｕ端子と、ダイオードＳＢＤ０とを接続するワイヤ（例えば、ワイヤＷ０，Ｗ１）のうち、ワイヤＷ０は、Ｕ端子と、ダイオードＢＤ０とを接続するワイヤとして用いられる。このような場合、Ｕ端子と、ダイオードＳＢＤ０とを接続するワイヤのインダクタンスは、Ｕ端子と、ダイオードＢＤ０とを接続するワイヤのインダクタンスより必ず大きくなる。なお、半導体モジュール８０において、ワイヤＷ０，Ｗ１は、「第２ワイヤ」に相当し、ワイヤＷ０は、「第１ワイヤ」に相当する。
また、例えば、経路Ｐ２のインダクタンスを大きくするために、ワイヤでなく、配線パターンのインダクタンスを大きくしても良い。このような場合であっても、ダイオードＳＢＤ０を保護することができる。
また、図６に示すように、経路Ｐ２が、配線パターンＣ１０より長い配線パターンＣ１１を含む場合、経路Ｐ２のインダクタンスを大きくすることができる。なお、配線パターンＣ１０は、「第１配線パターン」に相当し、配線パターンＣ１１は、「第２配線パターン」に相当する。
また、例えば、図１１に示すように、概念的に形成される配線パターンＣ２０の厚さを、配線パターンＣ２１の厚さより薄くしても良い。このような場合であっても、経路Ｐ２のインダクタンスを大きくすることができる。
また、例えば、図１０に示すように、配線パターンＣ２０の幅Ｗｘを狭くしても、経路Ｐ２のインダクタンスを大きくすることができる。
また、図６に示すように、配線パターンＣ１０は、導電パターン２２０における正極端子Ｐと、ダイオードＢＤ０までの距離に基づいて定まり、配線パターンＣ１１は、導電パターン２２０における正極端子Ｐと、ダイオードＢＤ０までの距離に基づいて定まる。
また、半導体モジュール８０において、制御端子ＩＮ１が実装された導電パターン２１０と、出力端子Ｕに電気的に接続される導電パターン２３０と、の間に、正極Ｐ端子が実装された導電パターン２２０が設けられている。なお、導電パターン２２０は、「第１導電パターン」に相当し、導電パターン２３０は、「第２導電パターン」に相当し、導電パターン２１０は、「第３導電パターン」に相当する。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ 電子回路
５０～５５，６０～６５ 配線
８０ 半導体モジュール
１００ ベース板
１０１，２５０，２５１，２５２ 接合材
１１０，１１１ 積層基板
２００ 絶縁板
２０１ 放熱板
２１０，２２０，２３０，２７０，２８０，２９０，２９１，３１０，３２０，３３０，３４０，３４１ 導電パターン
Ｍ０～Ｍ３ ＮＭＯＳトランジスタ
ＢＤ０～ＢＤ３，ＳＢＤ０～ＳＢＤ３ ダイオード
Ｇ１，Ｇ２ ゲート電極
Ｓ１，Ｓ２ ソース電極
Ｄ１，Ｄ２ ドレイン電極
Ｋ０～Ｋ３ カソード電極
Ａ０～Ａ３ アノード電極
Ｌａ～Ｌｊ，Ｌｍ，Ｌｎ インダクタンス
Ｃ１０，Ｃ１１ 配線パターン
Ｐ１～Ｐ４，Ｐ２０，Ｐ２１ 経路
Ｗ０～Ｗ３，Ｗ１０，Ｗ１１，Ｗ２０，Ｗ２１，Ｗ３０，Ｗ３１，Ｗ４０～Ｗ４２，Ｗ５０，Ｗ５１，Ｗ６０，Ｗ６１ ワイヤ
Ｏ 位置
Ｐ 正極端子
Ｕ 出力端子
Ｎ 負極端子
ＩＮ１，ＩＮ２ 制御端子

Claims (11)

  1. 順方向電圧が第１電圧となるＰＮ接合を有する第１ダイオードと、
    前記順方向電圧が前記第１電圧より小さい第２電圧となるショットキー接合を有する第２ダイオードと、
    第１端子及び第２端子の間を、前記第１ダイオードを介して接続する第１配線部材と、
    前記第１端子及び第２端子の間を、前記第２ダイオードを介して接続し、前記第１配線部材のインダクタンスより大きいインダクタンスを有する第２配線部材と、
    を備え、
    前記第１配線部材は、前記第１端子及び前記第１ダイオードの間に設けられた第１ワイヤを含み、
    前記第２配線部材は、前記第１端子及び前記第２ダイオードの間に設けられ、第１ワイヤのインダクタンスより大きいインダクタンスの第２ワイヤを含み、
    前記第２ワイヤの断面積は、前記第１ワイヤの断面積より小さい、
    半導体モジュール。
  2. 順方向電圧が第１電圧となるＰＮ接合を有する第１ダイオードと、
    前記順方向電圧が前記第１電圧より小さい第２電圧となるショットキー接合を有する第２ダイオードと、
    第１端子及び第２端子の間を、前記第１ダイオードを介して接続する第１配線部材と、
    前記第１端子及び第２端子の間を、前記第２ダイオードを介して接続し、前記第１配線部材のインダクタンスより大きいインダクタンスを有する第２配線部材と、
    を備え、
    前記第１配線部材は、前記第１端子及び前記第１ダイオードの間に設けられた第１ワイヤを含み、
    前記第２配線部材は、前記第１端子及び前記第２ダイオードの間に設けられ、第１ワイヤのインダクタンスより大きいインダクタンスの第２ワイヤを含み、
    前記第２ワイヤの曲率は、前記第１ワイヤの曲率より大きい、
    半導体モジュール。
  3. 順方向電圧が第１電圧となるＰＮ接合を有する第１ダイオードと、
    前記順方向電圧が前記第１電圧より小さい第２電圧となるショットキー接合を有する第２ダイオードと、
    第１端子及び第２端子の間を、前記第１ダイオードを介して接続する第１配線部材と、
    前記第１端子及び第２端子の間を、前記第２ダイオードを介して接続し、前記第１配線部材のインダクタンスより大きいインダクタンスを有する第２配線部材と、
    を備え、
    前記第１配線部材は、前記第１端子及び前記第１ダイオードの間に設けられた第１ワイヤを含み、
    前記第２配線部材は、前記第１端子及び前記第２ダイオードの間に設けられ、第１ワイヤのインダクタンスより大きいインダクタンスの第２ワイヤを含み、
    前記第２ワイヤは、前記第１ワイヤより長く、
    前記第１ダイオードは、前記第１端子及び前記第２ダイオードの間に設けられる、
    半導体モジュール。
  4. 請求項１または請求項２に記載の半導体モジュールであって、
    前記第２ワイヤは、前記第１ワイヤより長い、
    半導体モジュール。
  5. 請求項３に記載の半導体モジュールであって、
    前記第２ワイヤは、前記第１ワイヤを含む、
    半導体モジュール。
  6. 請求項１～５の何れか一項に記載の半導体モジュールであって、
    前記第１配線部材は、前記第２端子及び前記第１ダイオードの間に設けられた第１配線パターンを含み、
    前記第２配線部材は、前記第２端子及び前記第２ダイオードの間に設けられ、第１配線パターンのインダクタンスより大きいインダクタンスの第２配線パターンを含む、
    半導体モジュール。
  7. 請求項６に記載の半導体モジュールであって、
    前記第２配線パターンは、前記第１配線パターンより長い、
    半導体モジュール。
  8. 請求項６または請求項７に記載の半導体モジュールであって、
    前記第２配線パターンは、前記第１配線パターンより薄い、
    半導体モジュール。
  9. 請求項６～８の何れか一項に記載の半導体モジュールであって、
    前記第２配線パターンの幅は、前記第１配線パターンの幅より狭い、
    半導体モジュール。
  10. 請求項７に記載の半導体モジュールであって、
    前記第１ダイオード及び前記第２ダイオードがおもて面に取り付けられ、前記第２端子が取り付けられた第１導電パターンを含み、
    前記第１配線パターンは、前記第１ダイオードが前記第１導電パターンに取り付けられた位置から、前記第２端子までの距離に基づいて定まり、
    前記第２配線パターンは、前記第２ダイオードが前記第１導電パターンに取り付けられた位置から、前記第２端子までの距離に基づいて定まる、
    半導体モジュール。
  11. 請求項１０に記載の半導体モジュールであって、
    前記第１端子に接続された第２導電パターンと、
    前記第１ダイオードを含むスイッチング素子を制御する制御電極に接続された第３導電パターンと、を含み
    前記第１導電パターンは、前記第２及び第３導電パターンの間に設けられる、
    半導体モジュール。
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