JP5646034B2 - 半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 - Google Patents
半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 Download PDFInfo
- Publication number
- JP5646034B2 JP5646034B2 JP2013237035A JP2013237035A JP5646034B2 JP 5646034 B2 JP5646034 B2 JP 5646034B2 JP 2013237035 A JP2013237035 A JP 2013237035A JP 2013237035 A JP2013237035 A JP 2013237035A JP 5646034 B2 JP5646034 B2 JP 5646034B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- schottky barrier
- barrier diode
- diode
- sic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
Description
この発明の目的は、バイポーラデバイスに含まれているPN接合ダイオードに電流が流れるのを抑制できる半導体装置を提供することである。
この発明のモジュールは、前記請求項1〜7のいずれか一項に記載の半導体装置によって構成される上アームと、前記請求項1〜7のいずれか一項に記載の半導体装置によって構成される下アームとを含み、前記上アームにおける前記SiC−MOSFETのソースが、前記下アームにおける前記SiC−MOSFETのドレインに接続されている(請求項8)。
この発明のモジュールの駆動方法は、前記請求項8に記載のモジュールの駆動方法であって、前記モジュールの前記上アームおよび前記下アームにおける前記SiC−MOSFETがそれぞれPN接合ダイオードを内蔵しており、前記上アームの前記SiC−MOSFETと前記下アームの前記SiC−MOSFETとが、前記両SiC−MOSFETが共にオフとなるデットタイム期間を挟んで交互にオンされ、前記デットタイム期間に前記PN接合ダイオードに電流が流れない(請求項11)。
図1は、本発明の第1の実施形態に係るインバータ回路1を示す電気回路図である。
インバータ回路1は、第1のモジュール2と、第2のモジュール3とを含む。第1のモジュール2は、第1電源端子41と、第2電源端子43と、2つのゲート端子44,45,と、出力端子42とを備えている。第2のモジュール3は、第1電源端子46と、第2電源端子48と、2つのゲート端子49,50と、出力端子47とを備えている。各モジュール2,3の第1電源端子41,46は、第1出力線17を介して電源15(直流電源)の正極端子に接続されている。各モジュール2,3の出力端子42,47の間には、第2出力線18を介して誘導性の負荷16が接続されている。各モジュール2,3の第2電源端子43,48は、第3出力線19を介して電源15の負極端子に接続されている。各モジュール2,3のゲート端子44,45,49,50には、図示しない制御ユニットが接続される。
第3のMOSFET13のドレインは、第2のモジュール3の第1電源端子46に接続されている。第3のショットキーバリアダイオード23のカソードは、第3のMOSFET13のドレイン(第3のPN接合ダイオード13aのカソード)に接続されている。第3のMOSFET13のソース(第3のPN接合ダイオード13aのアノード)は、接続金属部材35を介して、第3のショットキーバリアダイオード23のアノードに接続されている。第3のショットキーバリアダイオード23のアノードは、別の接続金属部材36を介して、第2のモジュール3の出力端子47に接続されている。つまり、第3のショットキーバリアダイオード23のアノードは、接続金属部材36を介して、第2出力線18に接続されている。接続金属部材35,36には、インダクタンスL5,L6がそれぞれ寄生している。したがって、第3のPN接合ダイオード13aと第2出力線18との間のインダクタンス(L5+L6)は、第3のショットキーバリアダイオード23と第2出力線18との間のインダクタンスL6よりも大きい。
モジュール2は、絶縁性基板8と、絶縁性基板8上に固定された2つのパッケージ4,5と、絶縁性基板8の一方表面に固定され、2つのパッケージ4,5を収容するケース(図示略)とを含む。絶縁性基板8は、平面視において矩形に形成されている。各パッケージ4,5は、平面視において略矩形に形成されている。2つのパッケージ4,5は、絶縁性基板8の長手方向に沿って並べて配置されている。
第1のMOSFET11のゲート電極11Gは、ボンディングワイヤ(接続金属部材)39によって、ゲート用リード52に電気的に接続されている。また、第1のMOSFET11のソース電極11Sは、ボンディングワイヤ(接続金属部材)31によって、第1のショットキーバリアダイオード21のアノード電極21Aに電気的に接続されている。第1のショットキーバリアダイオード21のアノード電極21Aは、ボンディングワイヤ(接続金属部材)32によって、ソース用リード53に電気的に接続されている。
第2のMOSFET12のゲート電極12Gは、ボンディングワイヤ(接続金属部材)40によって、ゲート用リード55に電気的に接続されている。また、第2のMOSFET12のソース電極12Sは、ボンディングワイヤ(接続金属部材)33によって、第2のショットキーバリアダイオード22のアノード電極22Aに電気的に接続されている。第2のショットキーバリアダイオード22のアノード電極22Aは、ボンディングワイヤ(接続金属部材)34によって、ソース用リード56に電気的に接続されている。
パッケージ4のゲート用リード52は、ゲート端子44に接続されている。ゲート端子44は、モジュール2のケースの外側に引き出されている。パッケージ4のダイパッド51のリード部は、第1電源端子41に接続されている。第1電源端子41は、モジュール2のケースの外側に引き出されている。第1電源端子41には、電源15が接続される。金属パターン59は、出力端子42に接続されている。出力端子42は、モジュール2のケースの外側に引き出されている。
図1に戻り、このようなインバータ回路1では、たとえば、第1のMOSFET11と第4のMOSFET14とがオンされる。この後、これらのMOSFET11,12がオフされることにより、全てのMOSFET11〜14がオフ状態とされる。所定のデットタイム期間が経過すると、今度は、第2のMOSFET12と第3のMOSFET13とがオンされる。この後、これらのMOSFET12,13がオフされることにより、全てのMOSFET11〜14がオフ状態とされる。所定のデットタイム期間が経過すると、再び第1のMOSFET11と第4のMOSFET14とがオンされる。このような動作が繰り返されることにより、負荷16が交流駆動される。
図4は、この発明の第2の実施形態に係るインバータ回路1Aを示す電気回路図である。図4において、図1の各部の対応部分には、図1と同じ参照符号を付してある。
第1のMOSFET11と第4のMOSFET14とがオンされた場合には、電源15の正極から、第1出力線17、接続金属部材32A、接続金属部材31A、第1のMOSFET11、第2出力線18、負荷16、第2出力線18、接続金属部材38A、接続金属部材37Aおよび第4のMOSFET14を経て第3出力線19へと電流が流れる。この場合、負荷16には、矢印Aに示す方向に電流が流れる。
図5は、この発明の第3の実施形態に係るインバータ回路1Bを示す電気回路図である。図5において、図1の各部の対応部分には、図1と同じ参照符号を付してある。
これに対して、第3の実施形態では、各MOSFET11〜14のソース(PN接合ダイオード11a〜14aのアノード)は、インダクタンスL1,L3,L5,L7がそれぞれ寄生している接続金属部材31B,33B,35B,37Bを介して、出力線に接続されている。ただし、インダクタンスを表す参照符号は、便宜的に第1の実施形態と同じにしているだけであり、接続金属部材31B〜38Bのインダクタンスが第1の実施形態における接続金属部材31〜38のインダクタンスにそれぞれ等しいことを意味しているわけではない。
第3のMOSFET13のソース(第3のPN接合ダイオード13aのアノード)は、接続金属部材35Bを介して、第2のモジュール3Bの出力端子47に接続されている。つまり、第3のMOSFET13のソース(第3のPN接合ダイオード13aのアノード)は、接続金属部材35Bを介して、第2出力線18に接続されている。
第1および第3のショットキーバリアダイオード21,23のアノードは、第1の実施形態と同様に、インダクタンスL2,L6がそれぞれ寄生している接続金属部材32B,36Bを介して、第2出力線18に接続されている。第2および第4のショットキーバリアダイオード22,24のアノードは、第1の実施形態と同様に、インダクタンスL4,L8がそれぞれ寄生している接続金属部材34B,38Bを介して、第3出力線19に接続されている。
図6は、この発明の第4の実施形態に係るインバータ回路1Cを示す電気回路図である。図6において、図1の各部の対応部分には、図1と同じ参照符号を付してある。
この第4の実施形態においては、接続金属部材31C,33C,35C,37Cにそれぞれ寄生しているインダクタンスL1,L3,L5,L7は、接続金属部材32C,34C,36C,38Cにそれぞれ寄生しているインダクタンスL2,L4,L6,L8より大きくされている。つまり、L1>L2、L3>L4、L5>L6、およびL7>L8なる関係が成立している。たとえば、接続金属部材31C〜38Cがボンディングワイヤである場合には、ボンディングワイヤの長さ、ボンディングワイヤの径、ボンディングワイヤのループの角度などを調整することによって、インダクタンスL1〜L8を調整することができる。
図7は、本発明の第5の実施形態に係る電子回路が適用されたコンバータ回路101を示す電気回路図である。
なお、第3の実施形態の第1のモジュール2Bと同様に、第1のMOSFET11のソースを、接続金属部材31によって出力端子42に接続し、第2のMOSFET12のソースを、接続金属部材33によって第2電源端子43に接続してもよい。ただし、この場合には、接続金属部材31、33にそれぞれ寄生しているインダクタンスL1,L3は、接続金属部材32、34に寄生しているインダクタンスL2,L4より大きくされる。
このコンバータ回路101Aは、第5の実施形態のコンバータ回路101と、モジュール2Aの構成が異なっている。前述した第5の実施形態におけるモジュール2の構成は、第1の実施形態における第1のモジュール2と同じ構成である。これに対して、第6の実施形態におけるモジュール2Aの構成は、第2の実施形態における第1のモジュール2Aと同じ構成である。
このようなコンバータ回路101Aでは、第1のMOSFET11が予め設定されたデューティ比でオンオフ(スイッチング)される。第1のMOSFET11がオンされると、電源115の正極から、第1出力線17、接続金属部材32A、接続金属部材31A、第1のMOSFET11、第2出力線122およびコイル72(平滑回路)を経て、負荷116に電流が流れる。これにより、コイル72にエネルギーが蓄積されるとともに、負荷116に電力が供給される。
なお、第4実施形態の第1のモジュール2Cと同様に、第1のMOSFET11のドレインを、接続金属部材31Aによって第1電源端子41に接続し、第2のMOSFET12のドレインを、接続金属部材33Aによって出力端子42に接続してもよい。ただし、この場合には、接続金属部材31A、33Aにそれぞれ寄生しているインダクタンスL1,L3は、接続金属部材32A、34Aにそれぞれ寄生しているインダクタンスL2,L4より大きくされる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2,2A,2B,2C モジュール
2,3A,3B,3C モジュール
11〜14 MOSFET
11a〜14a PN接合ダイオード
21〜24 ショットキーバリアダイオード
31〜38,31A〜38A,31B〜38B,31C〜38C 接続金属部材
72 コイル
Claims (13)
- SiCを半導体材料として用いたSiC−MOSFETと、ショットキーバリアダイオードと、前記SiC−MOSFETおよび前記ショットキーバリアダイオードが接合されたダイパッドと、前記SiC−MOSFETおよび前記ショットキーバリアダイオードが接続された外部端子とを含み、前記ダイパッド、前記SiC−MOSFETおよび前記ショットキーバリアダイオードが樹脂封止された半導体装置であって、
前記SiC−MOSFETのドレインが前記ダイパッドに接合され、
前記ショットキーバリアダイオードのカソードが前記ダイパッドに接合され、
前記SiC−MOSFETのソースから前記ショットキーバリアダイオードのアノードを経由して前記外部端子までステッチボンディングされた接続金属部材を含み、
前記接続金属部材における前記ショットキーバリアダイオードから前記外部端子までのインダクタンスが、前記接続金属部材における前記SiC−MOSFETから前記外部端子までのインダクタンスよりも小さいことを特徴とする、半導体装置。 - 前記ショットキーバリアダイオードと前記外部端子との間のインダクタンスにより生じる逆起電力が2.0V以上である、請求項1に記載の半導体装置。
- 前記SiC−MOSFETがPN接合ダイオードを内蔵しており、前記接続金属部材が前記ショットキーバリアダイオードのアノードと前記PN接合ダイオードのアノードとを接続している、請求項1または2に記載の半導体装置。
- 前記接続金属部材が可撓性を有する帯状接続部材であるリボンまたは可撓性の少ない板状金属部材であるフレームである、請求項1〜3のいずれか一項に記載の半導体装置。
- 平面視において、前記SiC−MOSFETと前記ショットキーバリアダイオードとが、前記ダイパッド上に所定の一方向に間隔をおいて並んで配置され、前記外部端子であるソース端子が前記所定の一方向に対して垂直な方向に離れた位置に配置されている、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記ソース端子が、前記SiC−MOSFETよりも前記ショットキーバリアダイオードに近い位置に配置されている、請求項5に記載の半導体装置。
- 前記ソース端子に対して、前記所定の一方向と平行な方向でかつ前記SiC−MOSFETに近づく方向に間隔をおいてゲート端子が配置されており、前記SiC−MOSFETは、前記SiC−MOSFETにおけるソースを有する表面における前記ゲート端子寄りの位置にゲートを有している、請求項6に記載の半導体装置。
- 前記請求項1〜7のいずれか一項に記載の半導体装置によって構成される上アームと、
前記請求項1〜7のいずれか一項に記載の半導体装置によって構成される下アームとを含み、
前記上アームにおける前記SiC−MOSFETのソースが、前記下アームにおける前記SiC−MOSFETのドレインに接続されている、モジュール。 - 前記請求項8に記載のモジュールによって構成される第1モジュールと、
前記請求項8に記載のモジュールによって構成される第2モジュールとを含み、
前記第1モジュールにおける前記上アームと前記下アームとの接続点と、前記第2モジュールにおける前記上アームと前記下アームとの接続点との間に負荷が接続される、インバータ。 - 前記請求項8に記載のモジュールを有する、コンバータ。
- 前記請求項8に記載のモジュールの駆動方法であって、
前記モジュールの前記上アームおよび前記下アームにおける前記SiC−MOSFETがそれぞれPN接合ダイオードを内蔵しており、
前記上アームの前記SiC−MOSFETと前記下アームの前記SiC−MOSFETとが、前記両SiC−MOSFETが共にオフとなるデットタイム期間を挟んで交互にオンされ、前記デットタイム期間に前記PN接合ダイオードに電流が流れない、モジュールの駆動方法。 - PN接合ダイオードを含み、SiCを半導体材料として用いたバイポーラデバイスと、ショットキーバリアダイオードを含むユニポーラデバイスと、前記バイポーラデバイスおよび前記ユニポーラデバイスが接合されたダイパッドと、前記バイポーラデバイスおよび前記ユニポーラデバイスが接続された外部端子とを含み、前記ダイパッド、前記バイポーラデバイスおよび前記ユニポーラデバイスが樹脂封止された半導体装置であって、
前記バイポーラデバイスにおける前記PN接合ダイオードのカソード側表面が前記ダイパッドに接合され、
前記ユニポーラデバイスにおける前記ショットキーバリアダイオードのカソード側表面が前記ダイパッドに接合され、
前記バイポーラデバイスにおける前記PN接合ダイオードのアノード側表面から前記ユニポーラデバイスにおける前記ショットキーバリアダイオードのアノード側表面を経由して前記外部端子までステッチボンディングされた接続金属部材を含み、
前記接続金属部材における前記バイポーラデバイスから前記外部端子までのインダクタンスが、前記接続金属部材における前記ユニポーラデバイスから前記外部端子までのインダクタンスよりも大きいことを特徴とする、半導体装置。 - PN接合ダイオードを含み、SiCを半導体材料として用いたバイポーラデバイスと、ショットキーバリアダイオードを含むユニポーラデバイスと、前記バイポーラデバイスおよび前記ユニポーラデバイスが接合されたダイパッドと、前記バイポーラデバイスおよび前記ユニポーラデバイスが接続された外部端子とを含み、前記ダイパッド、前記バイポーラデバイスおよび前記ユニポーラデバイスが樹脂封止された半導体装置であって、
前記バイポーラデバイスにおける前記PN接合ダイオードのアノード側表面が前記ダイパッドに接合され、
前記ユニポーラデバイスにおける前記ショットキーバリアダイオードのアノード側表面が前記ダイパッドに接合され、
前記バイポーラデバイスにおける前記PN接合ダイオードのカソードと前記ユニポーラデバイスにおける前記ショットキーバリアダイオードのカソードとを接続する第1接続金属部材と、
前記ユニポーラデバイスにおける前記ショットキーバリアダイオードのカソードと前記外部端子とを接続する第2接続金属部材を含み、
前記ユニポーラデバイスから前記外部端子までのインダクタンスが、前記バイポーラデバイスから前記外部端子までのインダクタンスよりも小さいことを特徴とする、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013237035A JP5646034B2 (ja) | 2013-11-15 | 2013-11-15 | 半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013237035A JP5646034B2 (ja) | 2013-11-15 | 2013-11-15 | 半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010121375A Division JP5525917B2 (ja) | 2010-05-27 | 2010-05-27 | 電子回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014223588A Division JP5818959B2 (ja) | 2014-10-31 | 2014-10-31 | 半導体デバイス |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014030359A JP2014030359A (ja) | 2014-02-13 |
JP2014030359A5 JP2014030359A5 (ja) | 2014-03-27 |
JP5646034B2 true JP5646034B2 (ja) | 2014-12-24 |
Family
ID=50202546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013237035A Active JP5646034B2 (ja) | 2013-11-15 | 2013-11-15 | 半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5646034B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9461021B2 (en) | 2010-05-27 | 2016-10-04 | Rohm Co., Ltd. | Electronic circuit comprising PN junction and schottky barrier diodes |
-
2013
- 2013-11-15 JP JP2013237035A patent/JP5646034B2/ja active Active
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9461021B2 (en) | 2010-05-27 | 2016-10-04 | Rohm Co., Ltd. | Electronic circuit comprising PN junction and schottky barrier diodes |
US9679877B2 (en) | 2010-05-27 | 2017-06-13 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and Schottky barrier diode |
US9917074B2 (en) | 2010-05-27 | 2018-03-13 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and schottky barrier diode |
US10074634B2 (en) | 2010-05-27 | 2018-09-11 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and schottky barrier diode |
US10559552B2 (en) | 2010-05-27 | 2020-02-11 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and Schottky barrier diode |
US10896896B2 (en) | 2010-05-27 | 2021-01-19 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and schottky barrier diode |
US11502063B2 (en) | 2010-05-27 | 2022-11-15 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and Schottky barrier diode |
US11894349B2 (en) | 2010-05-27 | 2024-02-06 | Rohm Co., Ltd. | Semiconductor device comprising PN junction diode and Schottky barrier diode |
Also Published As
Publication number | Publication date |
---|---|
JP2014030359A (ja) | 2014-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5525917B2 (ja) | 電子回路 | |
US9520341B2 (en) | Semiconductor package with conductive clips | |
US8970020B2 (en) | Semiconductor device | |
JP7312604B2 (ja) | 半導体装置 | |
TW200527675A (en) | A semiconductor device | |
US11990455B2 (en) | Semiconductor device | |
JP5865422B2 (ja) | 電子回路 | |
JP5566354B2 (ja) | 電力用半導体スイッチおよび電力変換装置 | |
JP5646034B2 (ja) | 半導体装置、モジュール、インバータ、コンバータおよびモジュールの駆動方法 | |
JP5818959B2 (ja) | 半導体デバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140925 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141002 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141104 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5646034 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |