JP7312604B2 - 半導体装置 - Google Patents

Description

本開示は、複数の半導体素子を搭載した半導体装置に関する。

従来、複数の半導体素子を１つの樹脂部材でモールドした半導体装置が知られている。当該半導体装置は、システムインパッケージと呼ばれる。特許文献１には、２つのスイッチング素子と制御用ＩＣとを１パッケージ化した半導体装置が開示されている。制御用ＩＣは、各スイッチング素子を制御する半導体素子である。各スイッチング素子は、制御用ＩＣからの信号に応じて、スイッチング動作を行う。このような半導体装置は、たとえば電子機器などの回路基板に実装され、ＤＣ／ＤＣコンバータなどの電源回路に用いられている。

特開２００３－２１８３０９号公報

近年、電子機器の省エネルギー化・高性能化に伴い、半導体装置は、消費電力の低減やスイッチング動作の応答性の向上などが求められている。消費電力の低減やスイッチング動作の応答性の向上を図る上で、寄生インダクタンスの低減や寄生抵抗の低減が有効である。

本開示は、上記事情に鑑みて考え出されたものであり、その目的は、複数の半導体素子が１パッケージ化された半導体装置であって、寄生インダクタンスの低減や寄生抵抗の低減を図った半導体装置を提供することにある。

本開示によって提供される半導体装置は、厚さ方向に離間した第１主面および第１裏面を有し、前記第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、前記厚さ方向に離間した第２主面および第２裏面を有し、前記第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、前記第１ゲート電極および前記第２ゲート電極に導通する制御素子と、互いに離間した複数のリードを含むリードフレームと、を備えており、前記複数のリードは、前記第１裏面に対向しかつ前記第１半導体素子が搭載された第１リードと、前記第２裏面に対向しかつ前記第２半導体素子が搭載された第２リードと、前記制御素子が搭載された第３リードと、を含んでおり、前記第１リードと前記第２リードとは、前記厚さ方向に直交する第１方向に見て、互いに重なり、前記第３リードは、前記厚さ方向および前記第１方向の両方に直交する第２方向に見て、前記第１リードおよび前記第２リードの両方に重なることを特徴とする。

本開示の半導体装置によれば、複数の半導体素子と制御素子とが１パッケージ化された半導体装置において、寄生インダクタンスや寄生抵抗を低減させることができる。

第１実施形態にかかる半導体装置を示す斜視図である。 第１実施形態にかかる半導体装置を示す平面図である。 第１実施形態にかかる半導体装置を示す底面図である。 図２のＩＶ－ＩＶ線に沿う断面図である。 図２のＶ－Ｖ線に沿う断面図である。 図２のＶＩ－ＶＩ線に沿う断面図である。 第１実施形態にかかる半導体素子を示す回路構成図である。 第２実施形態にかかる半導体装置を示す平面図である。 第３実施形態にかかる半導体装置を示す平面図である。 図９のＸ－Ｘ線に沿う断面図である。 第３実施形態の変形例にかかる半導体装置を示す断面図である。 第４実施形態にかかる半導体装置を示す平面図である。 変形例にかかる半導体装置を示す斜視図である。 変形例にかかる半導体装置を示す底面図である。

本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。なお、同一あるいは類似の構成要素には、同じ符号を付して、その説明を省略する。

本開示において、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある方向に見て、ある物Ａがある物Ｂのすべてに重なること」、および、「ある方向に見て、ある物Ａがある物Ｂの一部に重なること」を含む。また、本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。

＜第１実施形態＞
第１実施形態にかかる半導体装置Ａ１について、図１～図７を参照して説明する。半導体装置Ａ１は、たとえばインバータやコンバータなどの電力変換器に用いられる。

まず、第１実施形態にかかる半導体装置Ａ１のモジュール構造について、図１～図６を参照して、説明する。半導体装置Ａ１は、そのモジュール構造において、２つの半導体素子１，２、制御素子３、リードフレーム４、複数の接続部材５、および、封止部材６を備えている。また、半導体装置Ａ１において、リードフレーム４は、互いに分離した複数のリード４Ａ～４Ｊを含む。また、複数の接続部材５は、複数のワイヤ５Ａ～５Ｎを含む。

図１は、半導体装置Ａ１を示す斜視図であって、底面側から見た場合を示している。図２は、半導体装置Ａ１を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１を示す底面図であって、封止部材６を想像線（二点鎖線）で示している。図４は、図２のＩＶ－ＩＶ線に沿う断面図である。図５は、図２のＶ－Ｖ線に沿う断面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。なお、図４～図６においては、複数の接続部材５の図示を省略する。

説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図２参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図２参照）における上下方向である。また、ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。本開示において、ｚ１方向を下、ｚ２方向を上という場合もある。ｘ方向、ｙ方向が、特許請求の範囲に記載の「第１方向」、「第２方向」に相当する。

半導体装置Ａ１は、電子機器などの回路基板に実装される。半導体装置Ａ１は、たとえば表面実装形のパッケージ構造であり、本実施形態では、たとえばＳＯＮ（Small Outline Non-lead）と呼ばれるパッケージ形式である。

２つの半導体素子１，２はともに、半導体装置Ａ１の電気的機能を発揮する要素である。各半導体素子１，２は、スイッチング素子であり、たとえばｎ型ＭＯＳＦＥＴである。なお、各半導体素子１，２は、ｎ型ＭＯＳＦＥＴに限定されず、ｐ型ＭＯＳＦＥＴであってもよい。また、各半導体素子１，２は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）やＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を含む電界効果トランジスタ、バイポーラトランジスタ、あるいは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のトランジスタであってもよい。

各半導体素子１，２は、図２に示すように、平面視において（ｚ方向に見て）、たとえば矩形状である。半導体素子１は、リード４Ａに搭載され、半導体素子２は、リード４Ｂに搭載されている。２つの半導体素子１，２は、図２および図４に示すように、ｘ方向に並んでいる。各半導体素子１，２の各構成材料は、たとえばＧａＮ（窒化ガリウム）を含む。なお、各半導体素子１，２の各構成材料は、ＧａＮに限定されず、たとえばＳｉＣ（炭化ケイ素）、Ｓｉ（ケイ素）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａ₂Ｏ₃（酸化ガリウム）を含んでいてもよい。半導体素子１が、特許請求の範囲に記載の「第１半導体素子」に相当し、半導体素子２が、特許請求の範囲に記載の「第２半導体素子」に相当する。

半導体素子１は、素子主面１ａおよび素子裏面１ｂを有する。素子主面１ａおよび素子裏面１ｂは、ｚ方向において離間している。素子主面１ａは、ｚ２方向を向き、素子裏面１ｂは、ｚ１方向を向く。素子裏面１ｂは、リード４Ａに対向する。素子主面１ａが、特許請求の範囲に記載の「第１主面」に相当し、素子裏面１ｂが、特許請求の範囲に記載の「第１裏面」に相当する。

半導体素子１は、３つの電極を有する３端子素子である。本実施形態においては、半導体素子１は、ドレイン電極１１、ソース電極１２およびゲート電極１３を含んでいる。ドレイン電極１１、ソース電極１２およびゲート電極１３は、素子主面１ａに配置されている。ドレイン電極１１が、特許請求の範囲に記載の「第１ドレイン電極」に相当し、ソース電極１２が、特許請求の範囲に記載の「第１ソース電極」に相当し、ゲート電極１３が、特許請求の範囲に記載の「第１ゲート電極」に相当する。

ドレイン電極１１は、複数のパッド部１１１を含む。各パッド部１１１は、ｘ方向に延びる帯状である。各パッド部１１１は、半導体素子１の内部において、ドレイン領域に導通する。ソース電極１２は、複数のパッド部１２１を含む。各パッド部１２１は、ｘ方向に延びる帯状である。各パッド部１２１は、半導体素子１の内部において、ソース領域に導通する。複数のパッド部１１１および複数のパッド部１２１は、ｙ方向に並んでおり、交互に配置されている。ゲート電極１３は、２つのパッド部１３１，１３２を含む。各パッド部１３１，１３２は、半導体素子１の内部において、ゲート領域（チャネル領域）に導通する。各パッド部１３１，１３２は、ｘ方向において、半導体素子２から遠い側の端縁部に配置されている。２つのパッド部１３１，１３２は、ｙ方向において離間している。図２に示す例示においては、パッド部１３１は、平面視において、ｘ１方向側かつｙ１方向側の角部に配置されている。パッド部１３２は、平面視において、ｘ１方向側かつｙ２方向側の角部に配置されている。２つのパッド部１３１，１３２はともに、同電位である。なお、ゲート電極１３は、パッド部１３２を含んでいなくてもよい。各パッド部１３１，１３２が、特許請求の範囲に記載の「第１パッド部」に相当する。

半導体素子１は、制御素子３から駆動信号が入力され、当該駆動信号に応じて、導通状態と遮断状態とが切り替わる（スイッチング動作を行う）。当該駆動信号は、ゲート電極１３に入力される。半導体素子１が、特許請求の範囲に記載の「第１半導体素子」に相当する。

半導体素子２は、素子主面２ａおよび素子裏面２ｂを有する。素子主面２ａおよび素子裏面２ｂは、ｚ方向において離間している。素子主面２ａは、ｚ２方向を向き、素子裏面２ｂは、ｚ１方向を向く。素子裏面２ｂは、リード４Ｂに対向する。素子主面２ａが、特許請求の範囲に記載の「第２主面」に相当し、素子裏面２ｂが、特許請求の範囲に記載の「第２裏面」に相当する。

半導体素子２は、３つの電極を有する３端子素子である。本実施形態においては、半導体素子２は、ドレイン電極２１、ソース電極２２およびゲート電極２３を含んでいる。ドレイン電極２１、ソース電極２２およびゲート電極２３は、素子主面２ａに配置されている。ドレイン電極２１が、特許請求の範囲に記載の「第２ドレイン電極」に相当し、ソース電極２２が、特許請求の範囲に記載の「第２ソース電極」に相当し、ゲート電極２３が、特許請求の範囲に記載の「第２ゲート電極」に相当する。

ドレイン電極２１は、複数のパッド部２１１を含む。各パッド部２１１は、ｘ方向に延びる帯状である。各パッド部２１１は、半導体素子２の内部において、ドレイン領域に導通する。ソース電極２２は、複数のパッド部２２１を含む。各パッド部２２１は、ｘ方向に延びる帯状である。各パッド部２２１は、半導体素子２の内部において、ソース領域に導通する。複数のパッド部２１１および複数のパッド部２２１は、ｙ方向に並んでおり、交互に配置されている。ゲート電極２３は、２つのパッド部２３１，２３２を含む。各パッド部２３１，２３２は、半導体素子２の内部において、ゲート領域（チャネル領域）に導通する。各パッド部２３１，２３２は、ｘ方向において、半導体素子１から遠い側の端縁部に配置されている。２つのパッド部２３１，２３２は、ｙ方向において離間している。図２に示す例示においては、パッド部２３１は、平面視において、ｘ２方向側かつｙ１方向側の角部に配置されている。パッド部２３２は、平面視において、ｘ２方向側かつｙ２方向側の角部に配置されている。２つのパッド部２３１，２３２はともに、同電位である。なお、ゲート電極２３は、パッド部２３２を含んでいなくてもよい。各パッド部２３１，２３２が、特許請求の範囲に記載の「第２パッド部」に相当する。

半導体素子２は、制御素子３から駆動信号が入力され、当該駆動信号に応じて、導通状態と遮断状態とが切り替わる（スイッチング動作を行う）。当該駆動信号は、ゲート電極２３に入力される。半導体素子２が、特許請求の範囲に記載の「第２半導体素子」に相当する。

制御素子３は、２つの半導体素子１，２の各スイッチング動作を制御する。制御素子３は、各半導体素子１，２を駆動させるための駆動信号を生成し、生成した駆動信号を半導体素子１，２のそれぞれに出力する。制御素子３は、たとえばＩＣ（集積回路）である。制御素子３は、半導体材料を含んで構成された半導体素子である。制御素子３は、リード４Ｃに搭載されている。制御素子３は、ｙ方向に見て、各半導体素子１，２のそれぞれ一部ずつに重なっている。

制御素子３は、素子主面３ａおよび素子裏面３ｂを有する。素子主面３ａおよび素子裏面３ｂは、ｚ方向において離間しており。素子主面３ａは、ｚ２方向を向き、素子裏面３ｂは、ｚ１方向を向く。素子裏面３ｂは、リード４Ｃに対向する。

制御素子３は、素子電極３１を含んでいる。素子電極３１は、素子主面３ａに配置されている。素子電極３１は、複数のパッド部３１１～３１８を含んでいる。複数のパッド部３１１～３１８はそれぞれ、制御素子３における入力端あるいは出力端である。各パッド部３１１～３１８は、接続部材５が接合される部位である。平面視における各パッド部３１１～３１８の配置は、図２に示す例示に限定されない。

パッド部３１１は、ワイヤ５Ｌの一端が接合されており、当該ワイヤ５Ｌを介して、リード４Ｈに導通する。パッド部３１２は、ワイヤ５Ｊの一端が接合されており、当該ワイヤ５Ｊを介して、リード４Ｃに導通する。パッド部３１３は、ワイヤ５Ｍの一端が接合されており、当該ワイヤ５Ｍを介して、リード４Ｉに導通する。パッド部３１４は、ワイヤ５Ｎの一端が接合されており、当該ワイヤ５Ｎを介して、リード４Ｊに導通する。パッド部３１５は、ワイヤ５Ｆの一端が接合されており、当該ワイヤ５Ｆを介して、半導体素子１のゲート電極１３（パッド部１３１）に導通する。パッド部３１６は、ワイヤ５Ｈの一端が接合されており、当該ワイヤ５Ｈを介して、半導体素子２のゲート電極２３（パッド部２３１）に導通する。パッド部３１７は、ワイヤ５Ｋの一端が接合されており、当該ワイヤ５Ｋを介して、リード４Ｇに導通する。パッド部３１８は、ワイヤ５Ｅの一端が接合されており、当該ワイヤ５Ｅを介して、リード４Ａに導通する。

リードフレーム４は、２つの半導体素子１，２および制御素子３が搭載される。リードフレーム４は、複数の接続部材５とともに、半導体装置Ａ１における導通経路をなす。リードフレーム４は、導電性の材料から構成される。リードフレーム４の構成材料は、たとえばＣｕ（銅）を含む金属である。なお、当該構成材料は、Ｃｕ以外の他の金属であってもよい。また、リードフレーム４の表面に適宜、めっきを施してもよい。リードフレーム４は、図２に示すように、互いに離間した複数のリード４Ａ～４Ｊを含む。各リード４Ａ～４Ｊの一部は、封止部材６から露出しており、当該露出した部分は半導体装置Ａ１を外部の回路基板に実装する際の端子である。

リード４Ａは、半導体素子１を搭載する。リード４Ａは、複数のワイヤ５Ｂの各一端が接合されており、当該複数のワイヤ５Ｂを介して、半導体素子１のソース電極１２に導通する。また、リード４Ａは、複数のワイヤ５Ｃの各一端が接合されており、当該複数のワイヤ５Ｃを介して、半導体素子２のドレイン電極２１に導通する。さらに、リード４Ａは、ワイヤ５Ｅの一端が接合されており、当該ワイヤ５Ｅを介して、制御素子３の素子電極３１（パッド部３１８）に導通する。リード４Ｂは、半導体素子２を搭載する。リード４Ｂは、複数のワイヤ５Ｄの各一端が接合されており、当該複数のワイヤ５Ｄを介して、半導体素子２のソース電極２２に導通する。リード４Ｃは、制御素子３を搭載する。リード４Ｃは、ワイヤ５Ｊの一端が接合されており、当該ワイヤ５Ｊを介して、制御素子３の素子電極３１（パッド部３１２）に導通する。リード４Ｄは、複数のワイヤ５Ａの各一端が接合されており、当該複数のワイヤ５Ａを介して、半導体素子１のドレイン電極１１に導通する。リード４Ｅは、ワイヤ５Ｇの一端が接合されており、当該ワイヤ５Ｇを介して、半導体素子１のゲート電極１３（パッド部１３２）に導通する。リード４Ｆは、ワイヤ５Ｉの一端が接合されており、当該ワイヤ５Ｉを介して、半導体素子２のゲート電極２３（パッド部２３２）に導通する。リード４Ｇは、ワイヤ５Ｋの一端が接合されており、当該ワイヤ５Ｋを介して、制御素子３の素子電極３１（パッド部３１７）に導通する。リード４Ｈは、ワイヤ５Ｌの一端が接合されており、当該ワイヤ５Ｌを介して、制御素子３の素子電極３１（パッド部３１１）に導通する。リード４Ｉは、ワイヤ５Ｍの一端が接合されており、当該ワイヤ５Ｍを介して、制御素子３の素子電極３１（パッド部３１３）に導通する。リード４Ｊは、ワイヤ５Ｎの一端が接合されており、当該ワイヤ５Ｎを介して、制御素子３の素子電極３１（パッド部３１４）に導通する。

リード４Ａは、図２および図４に示すように、ダイパッド部４１１およびボンディング部４１２を含んでいる。ダイパッド部４１１とボンディング部４１２とは、一体的に形成されている。なお、ダイパッド部４１１とボンディング部４１２とが、分離していてもよい。

ダイパッド部４１１は、半導体素子１が搭載される部位である。半導体素子１は、図示しない接合材を介して、半導体素子１が接合されている。ダイパッド部４１１は、素子裏面１ｂに対向している。ダイパッド部４１１が、特許請求の範囲に記載の「第１ダイパッド部」に相当する。

ボンディング部４１２は、複数の接続部材５のいずれかが接合される部位である。本実施形態においては、ボンディング部４１２には、複数のワイヤ５Ｂ、複数のワイヤ５Ｃおよびワイヤ５Ｅの各一端が接合されている。ボンディング部４１２は、複数のワイヤ５Ｂを介して、半導体素子１のソース電極１２に導通するとともに、複数のワイヤ５Ｃを介して、半導体素子２のドレイン電極２１に導通する。また、ボンディング部４１２は、ワイヤ５Ｅを介して、制御素子３の素子電極３１（パッド部３１８）に導通する。ボンディング部４１２は、平面視において、半導体素子１と半導体素子２との間に配置されている。ボンディング部４１２は、特許請求の範囲に記載の「第１ボンディング部」に相当する。

リード４Ｂは、図２および図４に示すように、ダイパッド部４２１およびボンディング部４２２を含んでいる。ダイパッド部４２１とボンディング部４２２とは、一体的に形成されている。なお、ダイパッド部４２１とボンディング部４２２とが、分離していてもよい。

ダイパッド部４２１は、半導体素子２が搭載される部位である。半導体素子２は、図示しない接合材を介して、半導体素子２が接合されている。ダイパッド部４２１は、素子裏面２ｂに対向している。ダイパッド部４２１が、特許請求の範囲に記載の「第２ダイパッド部」に相当する。

ボンディング部４２２は、複数の接続部材５のいずれかが接合される部位である。本実施形態においては、ボンディング部４２２には、複数のワイヤ５Ｄの各一端が接合されている。ボンディング部４２２は、複数のワイヤ５Ｄを介して、半導体素子２のソース電極２２に導通する。ボンディング部４２２が、特許請求の範囲に記載の「第２ボンディング部」に相当する。

図２に示すように、リード４Ａおよびリード４Ｂはともに、リード４Ｃよりもｙ２方向に配置されている。リード４Ａおよびリード４Ｂはともに、ｙ方向に見てリード４Ｃに重なり、かつ、ｘ方向に見てリード４Ｃに重ならない。また、リード４Ａとリード４Ｂとは、ｘ方向において、隣接している。リード４Ａとリード４Ｂとは、ｘ方向に見て、重なる。

リード４Ｅとリード４Ｆとは、ｘ方向に見て、互いに重なる。リード４Ｅは、図２に示すように、平面視において、パッド部１３２の近傍に配置されており、他のリード（リード４Ａを除く）よりもパッド部１３２に近い。リード４Ｆは、図２に示すように、平面視において、パッド部２３２の近傍に配置されており、他のリード（リード４Ｂを除く）よりもパッド部１３２に近い。

リード４Ｄとリード４Ｂのボンディング部４２２とは、ｘ方向に見て、互いに重なる。また、リード４Ｄ、リード４Ａおよびリード４Ｂは、ｘ方向に見て互いに重なり、かつ、ｘ方向にこの順序で並んでいる。リード４Ｄは、半導体素子１のドレイン電極１１に導通し、リード４Ａは、半導体素子１のソース電極１２および半導体素子２のドレイン電極２１に導通し、リード４Ｂは、半導体素子２のソース電極２２に導通する。よって、２つの半導体素子１，２を介した、リード４Ｄからリード４Ｂまでの電流経路は、ｘ方向に沿って形成されている。

リード４Ｅ、リード４Ｄ、リード４Ｇおよびリード４Ｈは、ｙ方向に見て互いに重なり、かつ、ｙ方向においてこの順で並んでいる。また、リード４Ｆ、リード４Ｂのボンディング部４２２、リード４Ｉおよびリード４Ｊは、ｙ方向に見て互いに重なり、かつ、ｙ方向においてこの順序で並んでいる。

リード４Ｇ、リード４Ｈ、リード４Ｉおよびリード４Ｊはそれぞれ、ｘ方向に見てリード４Ｃに重なっている。２つのリード４Ｇ，４Ｈは、リード４Ｃよりもｘ１方向に配置され、２つのリード４Ｉ，４Ｊは、リード４Ｃよりもｘ２方向に配置されている。リード４Ｇとリード４Ｉとは、ｘ方向に見て互いに重なっている。リード４Ｈとリード４Ｊとは、ｘ方向に見て互いに重なっている。

各リード４Ａ～４Ｊは、図３～図６に示すように、凹部４９が形成されている。凹部４９は、各リード４Ａ～４Ｊにおいて、ｚ１方向を向く面からｚ２方向に向けて窪んだ部分である。凹部４９は、図３に示すように、平面視において、各リード４Ａ～４Ｊの外周縁に沿って形成されている。凹部４９は、封止部材６に覆われている。図４～図６に示す例示においては、凹部４９は、壁面が湾曲しているが、湾曲していなくてもよい。凹部４９は、リード４Ａ～４Ｊの抜け防止のために設けられている。

本実施形態においては、リード４Ａが、特許請求の範囲に記載の「第１リード」に相当する。リード４Ｂが、特許請求の範囲に記載の「第２リード」に相当する。リード４Ｃが、特許請求の範囲に記載の「第３リード」に相当する。リード４Ｄが、特許請求の範囲に記載の「第４リード」に相当する。リード４Ｅが、特許請求の範囲に記載の「第５リード」に相当する。リード４Ｆが、特許請求の範囲に記載の「第６リード」に相当する。各リード４Ｇ～４Ｊがそれぞれ、特許請求の範囲に記載の「第７リード」に相当する。

複数の接続部材５はそれぞれ、離間した２つの部材を導通させる。各接続部材５は、導電性の材料から構成される。複数の接続部材５は、図２に示すように、複数のワイヤ５Ａ～５Ｎを含む。各ワイヤ５Ａ～５Ｎは、いわゆるボンディングワイヤである。各ワイヤ５Ａ～５Ｎの構成材料は、たとえばＡｕ（金）を含む金属、Ａｌ（アルミニウム）を含む金属、あるいはＣｕを含む金属などのいずれであってもよい。

図２に示すように、複数のワイヤ５Ａはそれぞれ、一端が半導体素子１のドレイン電極１１のパッド部１１１に接合され、他端がリード４Ｄに接合される。複数のワイヤ５Ｂはそれぞれ、一端が半導体素子１のソース電極１２のパッド部１２１に接合され、他端がリード４Ａのボンディング部４１２に接合される。複数のワイヤ５Ｃはそれぞれ、一端が半導体素子２のドレイン電極２１のパッド部２１１に接合され、他端がリード４Ａのボンディング部４１２に接合される。複数のワイヤ５Ｄはそれぞれ、一端が半導体素子２のソース電極２２のパッド部２２１に接合され、他端がリード４Ｂのボンディング部４２２に接合される。ワイヤ５Ｅは、一端が制御素子３の素子電極３１のパッド部３１８に接合され、他端がリード４Ａのボンディング部４１２に接合される。ワイヤ５Ｆは、一端が制御素子３の素子電極３１のパッド部３１５に接合され、他端が半導体素子１のゲート電極１３のパッド部１３１に接合される。ワイヤ５Ｇは、一端がリード４Ｅに接合され、他端が半導体素子１のゲート電極１３のパッド部１３２に接合される。ワイヤ５Ｈは、一端が制御素子３の素子電極３１のパッド部３１６に接合され、他端が半導体素子２のゲート電極２３のパッド部２３１に接合される。ワイヤ５Ｉは、一端がリード４Ｆに接合され、他端が半導体素子２のゲート電極２３のパッド部２３２に接合される。ワイヤ５Ｊは、一端が制御素子３の素子電極３１のパッド部３１２に接合され、他端がリード４Ｃに接合される。ワイヤ５Ｋは、一端が制御素子３の素子電極３１のパッド部３１７に接合され、他端がリード４Ｇに接合される。ワイヤ５Ｌは、一端が制御素子３の素子電極３１のパッド部３１１に接合され、他端がリード４Ｈに接合される。ワイヤ５Ｍは、一端が制御素子３の素子電極３１のパッド部３１３に接合され、他端がリード４Ｉに接合される。ワイヤ５Ｎは、一端が制御素子３の素子電極３１のパッド部３１４に接合され、他端がリード４Ｊに接合される。

図２に示す例示においては、３つのパッド部１１１の各々に対して、それぞれ３つのワイヤ５Ａが接合されている。また、２つのパッド部１２１の各々に対して、それぞれ３つのワイヤ５Ｂが接合されている。同様に、３つのパッド部２１１の各々に対して、それぞれ３つのワイヤ５Ｃが接合されている。また、２つのパッド部２２１の各々に対して、それぞれ３つのワイヤ５Ｄが接合されている。さらに、ワイヤ５Ｅにおいて、ボンディング部４１２に接合された部分は、ｘ方向において、各ワイヤ５Ｂのボンディング部４１２に接合された部分と各ワイヤ５Ｃのボンディング部４１２に接合された部分との間に位置する。なお、ワイヤ５Ａ～５Ｎの数はそれぞれ、図２に示す数に、限定されず、各パッド部１１１，１２１，１３１，１３２，２１１，２２１，２３１，２３２，３１１～３１８の平面視における面積、各ワイヤ５Ａ～５Ｎの線径、および、各ワイヤ５Ａ～５Ｎに流れる電流量などを考慮して、適宜変更してもよい。

本実施形態においては、ワイヤ５Ａが、特許請求の範囲に記載の「第１接続部材」に相当する。ワイヤ５Ｂが、特許請求の範囲に記載の「第２接続部材」に相当する。ワイヤ５Ｃが、特許請求の範囲に記載の「第３接続部材」に相当する。ワイヤ５Ｄが、特許請求の範囲に記載の「第４接続部材」に相当する。ワイヤ５Ｅが、特許請求の範囲に記載の「第５接続部材」に相当する。ワイヤ５Ｆが、特許請求の範囲に記載の「第６接続部材」に相当する。ワイヤ５Ｇが、特許請求の範囲に記載の「第７接続部材」に相当する。ワイヤ５Ｈが、特許請求の範囲に記載の「第８接続部材」に相当する。ワイヤ５Ｉが、特許請求の範囲に記載の「第９接続部材」に相当する。各ワイヤ５Ｋ～５Ｎがそれぞれ、特許請求の範囲に記載の「第１０接続部材」に相当する。

封止部材６は、半導体素子１，２および制御素子３の保護部材である。封止部材６は、半導体素子１，２、制御素子３、リードフレーム４の一部および複数の接続部材５を覆う。封止部材６の構成材料は、電気絶縁性の樹脂材料であり、たとえばエポキシ樹脂である。封止部材６は、たとえば平面視矩形状である。なお、封止部材６の形状は、図１～図６に示す例示に、限定されない。封止部材６は、樹脂主面６１、樹脂裏面６２および複数の樹脂側面６３１～６３４を有する。

樹脂主面６１および樹脂裏面６２は、図４～図６に示すように、ｚ方向において離間する。樹脂主面６１は、ｚ２方向を向き、樹脂裏面６２は、ｚ１方向を向く。樹脂裏面６２から、各リード４Ａ～４Ｊの一部（ｚ１方向を向く面）が露出する。複数の樹脂側面６３１～６３４の各々は、ｚ方向において樹脂主面６１および樹脂裏面６２に挟まれており、かつ、これらの両方に繋がる。樹脂側面６３１，６３２は、ｘ方向において離間しており、樹脂側面６３１は、ｘ１方向を向き、樹脂側面６３２は、ｘ２方向を向く。樹脂側面６３３，６３４は、ｙ方向において離間しており、樹脂側面６３３は、ｙ１方向を向き、樹脂側面６３４は、ｙ２方向を向く。

次に、第１実施形態にかかる半導体装置Ａ１の回路構成について、図７を参照して、説明する。なお、以下の説明において、基準電位をグラウンド電圧Ｖ_GNDという場合がある。

図７は、半導体装置Ａ１を、同期整流方式の降圧型ＤＣ／ＤＣコンバータに適用した場場合の回路図を示している。当該ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎを降圧して、所望の出力電圧Ｖｏｕｔを生成する電源回路である。出力電圧Ｖｏｕｔは、負荷ＬＯに供給される。なお、図７に示す回路図は、一例である。

半導体装置Ａ１は、図７に示すように、その回路構成において、複数の外部端子Ｔ１～Ｔ１０、２つの半導体素子１，２および制御素子３を備えている。また、半導体装置Ａ１は、図７に示すように、２つの外部電源ＰＳ１，ＰＳ２および複数のディスクリート部品（複数のコンデンサＣ１～Ｃ４およびインダクタＬ１）が接続されている。なお、複数のディスクリート部品の１つ以上が半導体装置Ａ１に内蔵されていてもよい。

外部電源ＰＳ１は、制御素子３を駆動するための電源電圧ＶＣＣを発生させる。外部電源ＰＳ１の高電位側の端子は、外部端子Ｔ１に接続されている。外部電源ＰＳ１の低電位側の端子は、第１接地端ＧＮＤ１に接続され、基準電位に接地されている。外部電源ＰＳ１には、コンデンサＣ１が並列に接続されている。コンデンサＣ１は、電源電圧ＶＣＣを安定させるバイパスコンデンサである。

外部電源ＰＳ２は、入力電圧Ｖｉｎを発生させる。外部電源ＰＳ２の高電位側の端子は、外部端子Ｔ３に接続されている。外部電源ＰＳ２の低電位側の端子は、第２接地端ＧＮＤ２に接続され、基準電位に接地されている。なお、第１接地端ＧＮＤ１および第２接地端ＧＮＤ２はともに基準電位の接地端である場合を示すが、第１接地端ＧＮＤ１の基準電位と第２接地端ＧＮＤ２の基準電位とを異ならせてもよい。外部電源ＰＳ２には、コンデンサＣ２が並列に接続されている。コンデンサＣ２は、入力電圧Ｖｉｎを安定させるバイパスコンデンサである。

インダクタＬ１は、第１端が外部端子Ｔ７に接続され、第２端が負荷ＬＯおよびコンデンサＣ３に接続されている。コンデンサＣ３は、第１端がインダクタＬ１に接続され、第２端が第２接地端ＧＮＤ２に接続されている。インダクタＬ１とコンデンサＣ３とは、ＬＣフィルタ回路を構成する。コンデンサＣ４は、第１端が外部端子Ｔ７に接続され、第２端が外部端子Ｔ８に接続される。コンデンサＣ４は、後述のダイオードＤ１とともに、ブートストラップ回路を構成する。コンデンサＣ４は、ブート電圧ＶＢを発生させる。

外部端子Ｔ１は、電源電圧ＶＣＣの入力端である。外部端子Ｔ１は、外部電源ＰＳ１の高電位側の端子に接続されている。外部端子Ｔ１は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ１）に接続される。外部端子Ｔ１は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｈに対応する。

外部端子Ｔ２は、第１接地端ＧＮＤ１に接続され、基準電位に接地されている。外部端子Ｔ２は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ２）に接続される。外部端子Ｔ２は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｃに対応する。

外部端子Ｔ３は、入力電圧Ｖｉｎの入力端である。外部端子Ｔ３は、外部電源ＰＳ２の高電位側の端子に接続されている。外部端子Ｔ３は、半導体装置Ａ１の内部において、半導体素子１のドレインに接続される。外部端子Ｔ３は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｄに対応する。

外部端子Ｔ４は、第２接地端ＧＮＤ２に接続され、基準電位に接地されている。外部端子Ｔ４は、半導体装置Ａ１の内部において、半導体素子２のソースに接続される。外部端子Ｔ４は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｂに対応する。

外部端子Ｔ５は、制御信号ＳＨの入力端である。制御信号ＳＨは、半導体素子１のスイッチング動作を制御するための信号である。制御信号ＳＨは、たとえば、ハイレベルとローレベルとが交互に切り替わる矩形パルス波である。外部端子Ｔ５は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ３）に接続される。外部端子Ｔ５は、たとえば半導体装置Ａ１のモジュール構造におけるリード４Ｉに対応する。

外部端子Ｔ６は、制御信号ＳＬの入力端である。制御信号ＳＬは、半導体素子２のスイッチング動作を制御するための信号である。制御信号ＳＬは、たとえば、ハイレベルとローレベルとが交互に切り替わる矩形パルス波である。制御信号ＳＬと制御信号ＳＨとは、ハイレベル期間とローレベル期間とが互いに反転している。外部端子Ｔ６は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ４）に接続される。外部端子Ｔ６は、たとえば半導体装置Ａ１のモジュール構造におけるリード４Ｊに対応する。

外部端子Ｔ７は、出力電圧Ｖ_SWの出力端である。出力電圧Ｖ_SWは、半導体素子１と半導体素子２との各スイッチング動作によって生成される電圧信号である。外部端子Ｔ７は、半導体装置Ａ１の内部において、半導体素子１のソースと半導体素子２のドレインとの接続点に接続される。外部端子Ｔ７は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ａに対応する。

外部端子Ｔ８は、ブート電圧ＶＢの入力端である。ブート電圧ＶＢは、コンデンサＣ４および後述のダイオードＤ１によって生成される電圧信号である。外部端子Ｔ８は、コンデンサＣ４の第２端が接続されている。外部端子Ｔ８は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ７）に接続される。外部端子Ｔ８は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｇに対応する。

外部端子Ｔ９は、駆動信号ＧＨ２の入力端である。駆動信号ＧＨ２は、半導体素子１を駆動させるための信号であり、図示しない外部機器から直接入力される。駆動信号ＧＨ２は、たとえば、ハイレベルとローレベルとが交互に切り替わる矩形パルス波である。外部端子Ｔ９は、半導体装置Ａ１の内部において、半導体素子１のゲートに接続される。外部端子Ｔ９は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｅに対応する。

外部端子Ｔ１０は、駆動信号ＧＬ２の入力端である。駆動信号ＧＬ２は、半導体素子２を駆動させるための信号であり、図示しない外部機器から直接入力される。駆動信号ＧＬ２は、たとえば、ハイレベルとローレベルとが交互に切り替わる矩形パルス波である。駆動信号ＧＨ２と駆動信号ＧＬ２とは、ハイレベル期間とローレベル期間とが互いに反転している。外部端子Ｔ１０は、半導体装置Ａ１の内部において、半導体素子２のゲートに接続される。外部端子Ｔ１０は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｆに対応する。

なお、回路構成における各外部端子Ｔ１～Ｔ１０と、モジュール構造における各リード４Ａ～ＡＪとの対応関係は、上記したものに限定されない。たとえば、各外部端子Ｔ１，Ｔ５，Ｔ６，Ｔ８と、各リード４Ｇ～４Ｊとの対応関係の組み合わせは、適宜変更可能である。当該対応関係の組み合わせは、制御素子３のパッド部３１１，３１３，３１４，３１７の平面視における配置に応じて、適宜変更すればよい。

２つの半導体素子１，２は、先述のとおり、ｎ型ＭＯＳＦＥＴで構成されている。各半導体素子１，２は、ゲートに入力される駆動信号ＧＨ１，ＧＨ２，ＧＬ１，ＧＬ２に応じて、導通状態（オン状態）と遮断状態（オフ状態）とが切り替わる。２つの半導体素子１，２は、ハーフブリッジ型のスイッチング回路を構成しており、半導体素子１は、当該スイッチング回路の上アームであり、半導体素子２は、当該スイッチング回路の下アームである。

半導体素子１のドレインは、外部端子Ｔ３に接続され、半導体素子１のソースは、半導体素子２のドレインに接続されている。半導体素子１のゲートは、制御素子３（後述の接続端子ＴＣ５）に接続されるとともに、外部端子Ｔ９に接続されている。

半導体素子１は、制御素子３からゲートに駆動信号ＧＨ１が入力されることで、当該駆動信号ＧＨ１に応じて、スイッチング動作を行う。半導体素子１は、ゲートに入力される駆動信号ＧＨ１がハイレベルのとき、導通状態となり、ゲートに入力される駆動信号ＧＨ１がローレベルのとき、遮断状態となる。また、半導体素子１は、外部端子Ｔ９からゲートに駆動信号ＧＨ２が入力されることで、当該駆動信号ＧＨ２に応じて、スイッチング動作を行う。半導体素子１は、ゲートに入力される駆動信号ＧＨ２がハイレベルのとき、導通状態となり、ゲートに入力される駆動信号ＧＨ２がローレベルのとき、遮断状態となる。なお、半導体素子２は、ノーマリーオフタイプであるものとするが、ノーマリーオンタイプであってもよい。また、半導体素子１のゲートに入力される信号は、２つの駆動信号ＧＨ１，ＧＨ２の両方であってもよいし、いずれか一方であってもよい。

半導体素子２のドレインは、半導体素子１のソースに接続され、半導体素子２のソースは、外部端子Ｔ４に接続されている。半導体素子２のゲートは、制御素子３（後述の接続端子ＴＣ６）に接続されるとともに、外部端子Ｔ１０に接続されている。

半導体素子２は、制御素子３からゲートに駆動信号ＧＬ１が入力されることで、当該駆動信号ＧＬ１に応じて、スイッチング動作を行う。半導体素子２は、ゲートに入力される駆動信号ＧＬ１がハイレベルのとき、導通状態となり、ゲートに入力される駆動信号ＧＬ１がローレベルのとき、遮断状態となる。また、半導体素子２は、外部端子Ｔ１０からゲートに駆動信号ＧＬ２が入力されることで、当該駆動信号ＧＬ２に応じて、スイッチング動作を行う。半導体素子２は、ゲートに入力される駆動信号ＧＬ２がハイレベルのとき、導通状態となり、ゲートに入力される駆動信号ＧＬ２がローレベルのとき、遮断状態となる。なお、半導体素子２は、ノーマリーオフタイプであるものとするが、ノーマリーオンタイプであってもよい。また、半導体素子２のゲートに入力される信号は、２つの駆動信号ＧＬ１，ＧＬ２の両方であってもよいし、いずれか一方であってもよい。

半導体素子１のソースと半導体素子２のドレインとの接続点は、外部端子Ｔ７に接続されるとともに、制御素子３（後述の接続端子ＴＣ８）に接続されている。半導体素子１のスイッチング動作と半導体素子２のスイッチング動作によって、外部端子Ｔ７に、出力電圧Ｖ_SWが印加される。

制御素子３は、主に、２つの半導体素子１，２のスイッチング動作を制御する。制御素子３は、制御信号ＳＨ，ＳＬに基づき、駆動信号ＧＨ１，ＧＬ１を生成し、生成した駆動信号ＧＨ１，ＧＬ１を半導体素子１，２に入力する。制御素子３は、その内部回路において、複数の接続端子ＴＣ１～ＴＣ８、２つのドライブ回路ＤＲ１，ＤＲ２およびダイオードＤ１を含んでいる。制御素子３は、２つのドライブ回路ＤＲ１，ＤＲ２およびダイオードＤ１が１チップ化されたＩＣである。

接続端子ＴＣ１は、外部端子Ｔ１に接続されており、制御素子３における電源電圧ＶＣＣの入力端である。接続端子ＴＣ２は、外部端子Ｔ２に接続されており、基準電位に接地される。接続端子ＴＣ３は、外部端子Ｔ５に接続されており、制御素子３における制御信号ＳＨの入力端である。接続端子ＴＣ４は、外部端子Ｔ６に接続されており、制御素子３における制御信号ＳＬの入力端である。接続端子ＴＣ５は、駆動信号ＧＨ１の出力端である。接続端子ＴＣ５は、半導体素子１のゲートに接続されている。接続端子ＴＣ６は、駆動信号ＧＬ１の出力端である。接続端子ＴＣ６は、半導体素子２のゲートに接続されている。接続端子ＴＣ７は、外部端子Ｔ８に接続されており、制御素子３におけるブート電圧ＶＢの入力端である。接続端子ＴＣ８は、半導体素子１（ソース）と半導体素子２（ドレイン）との接続点に接続されている。

ドライブ回路ＤＲ１は、入力される制御信号ＳＨに基づき、駆動信号ＧＨ１を生成する。駆動信号ＧＨ１は、半導体素子１をスイッチング動作させるための信号であって、制御信号ＳＨを、半導体素子１のスイッチング動作に必要なレベルまで引き上げた信号である。ドライブ回路ＤＲ１は、生成した駆動信号ＧＨ１を接続端子ＴＣ５から出力する。接続端子ＴＣ５は半導体素子１のゲートに接続されているので、駆動信号ＧＨ１は、半導体素子１のゲートに入力される。駆動信号ＧＨ１は、ブート電圧ＶＢをハイレベル、半導体素子１のソース電圧をローレベルとする信号である。半導体素子１のソース電圧は、接続端子ＴＣ８を介して、ドライブ回路ＤＲ１に入力される。半導体素子１のゲート電圧は、半導体素子１のソース電圧を基準に与えられる。

ドライブ回路ＤＲ２は、入力される制御信号ＳＬに基づき、駆動信号ＧＬ１を生成する。駆動信号ＧＬ１は、半導体素子２をスイッチング動作させるための信号であって、制御信号ＳＬを、半導体素子２のスイッチング動作に必要なレベルまで引き上げた信号である。ドライブ回路ＤＲ２は、生成した駆動信号ＧＬ１を接続端子ＴＣ６から出力する。接続端子ＴＣ６は半導体素子２のゲートに接続されているので、駆動信号ＧＬ１は、半導体素子２のゲートに入力される。駆動信号ＧＬ１は、電源電圧ＶＣＣをハイレベル、グラウンド電圧Ｖ_GNDをローレベルとする信号である。半導体素子２のゲート電圧は、グラウンド電圧Ｖ_GNDを基準に与えられる。

ダイオードＤ１は、アノードが接続端子ＴＣ１に接続され、カソードが接続端子ＴＣ７に接続される。ダイオードＤ１は、コンデンサＣ４とともに、ブートストラップ回路を構成する。ブートストラップ回路は、ブート電圧ＶＢを生成し、これをドライブ回路ＤＲ１に供給する。なお、ダイオードＤ１は、制御素子３の外部に配置されていてもよい。

次に、半導体装置Ａ１の動作例について、説明する。

半導体装置Ａ１は、外部端子Ｔ５，Ｔ６から制御素子３に制御信号ＳＨ，ＳＬが入力されると、制御素子３によって、駆動信号ＧＨ１，ＧＬ１が生成される。そして、制御素子３から半導体素子１，２の各ゲートに、各駆動信号ＧＨ１，ＧＬ１が入力される。あるいは、各外部端子Ｔ９，Ｔ１０から半導体素子１，２の各ゲートに、各駆動信号ＧＨ２，ＧＬ２が入力される。これにより、半導体素子１が導通状態であり、かつ、半導体素子２が遮断状態である第１期間と、半導体素子１が遮断状態であり、かつ、半導体素子２が導通状態である第２期間とが交互に繰り返される。このとき、第１期間においては、外部端子Ｔ７には入力電圧Ｖｉｎが印加される。一方、第２期間においては、外部端子Ｔ７は基準電位に接地される（外部端子Ｔ７にはグラウンド電圧Ｖ_GNDが印加される）。したがって、外部端子Ｔ７からの出力電圧Ｖ_SWは、ハイレベルが入力電圧Ｖｉｎであり、ローレベルがグラウンド電圧Ｖ_GNDであるパルス波となる。そして、出力電圧Ｖ_SWは、インダクタＬ１とコンデンサＣ３で平滑化されることで、直流電圧の出力電圧Ｖｏｕｔに変換される。半導体装置Ａ１は、以上のように動作することで、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変圧（降圧）する。

第１期間と第２期間とは所定の周期で交互に繰り返されており、１周期における第１期間と第２期間との比率に応じて、降圧比を変えることができる。たとえば、第１期間が１周期の２５％（第２期間が１周期の７５％）のとき、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの１／４倍に変圧される（Ｖｏｕｔ＝Ｖｉｎ×（２５／１００））。なお、第１期間と第２期間との間に、半導体素子１，２がともに遮断状態となるデッドタイムを設けてもよい。

以上のように構成された半導体装置Ａ１の作用効果は、次の通りである。

第１実施形態によれば、半導体装置Ａ１は、リード４Ａ、リード４Ｂおよびリード４Ｃを備えている。リード４Ａとリード４Ｂとは、ｘ方向に見て、互いに重なっており、リード４Ｃは、ｙ方向に見て、リード４Ａおよびリード４Ｂの両方に重なっている。リード４Ａは、半導体素子１が搭載され、リード４Ｂは、半導体素子２が搭載され、リード４Ｃは、制御素子３が搭載されている。これにより、特許文献１に記載の半導体装置よりも、半導体素子１と半導体素子２との離間距離を短くすることができる。具体的には、特許文献１に記載の半導体装置では、平面視において、２つの半導体素子（スイッチング素子）が制御素子（制御用ＩＣ）を挟んで互いに反対側に配置されている。そのため、２つの半導体素子の接続を、制御素子を避けて配線する必要があり、配線距離が長くなる傾向があった。一方、半導体装置Ａ１では、半導体素子１と半導体素子２との間に制御素子３が配置されていないため、半導体素子１と半導体素子２とを接続する配線の距離（本実施形態においては、各ワイヤ５Ｂ，５Ｃおよびリード４Ａの一部の各長さ）を短くできる。したがって、半導体装置Ａ１は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。

第１実施形態によれば、リード４Ａおよびリード４Ｂはともに、リード４Ｃよりもｙ２方向に配置されており、ｙ方向に見てリード４Ｃに重なっている。よって、半導体素子１が搭載されたリード４Ａおよび半導体素子２が搭載されたリード４Ｂをｙ方向の一方側（ｙ２方向）に配置し、制御素子３が搭載されたリード４Ｃを、ｙ方向の他方側（ｙ１方向）に配置することができる。半導体装置Ａ１の通電時において、半導体素子１，２および制御素子３が発熱する。半導体素子１，２の発熱量は、制御素子３の発熱量よりも大きい。この半導体素子１，２からの熱が、制御素子３に伝達すると、半導体素子１，２の熱によって、制御素子３の動作不良や性能低下が生じる可能性がある。しかしながら、半導体装置Ａ１は、リード４Ａ，４Ｂを、リード４Ｃのｙ方向の一方側（ｙ２方向側）に配置することで、各半導体素子１，２と制御素子３とを分けて配置している。これにより、半導体装置Ａ１は、半導体素子１，２からの制御素子３に伝達される熱を抑制して、制御素子３の動作不良や性能低下を抑制できる。

第１実施形態によれば、リード４Ｄ、リード４Ａおよびリード４Ｂは、ｘ方向に見て重なっており、かつ、ｘ方向にこの順で並んでいる。また、半導体素子１，２の各パッド部１１１，１２１，２１１，２２１はそれぞれ、ｘ方向に延びる帯状である。これにより、半導体装置Ａ１は、半導体素子１のドレイン－ソースおよび半導体素子２のドレイン－ソースを流れる電流の経路（パワー系電流経路）の配線を直線状にできる。当該パワー系電流経路は、半導体装置Ａ１の電力変換における電流経路である。特に、半導体素子１，２が高周波駆動する場合において、パワー系電流経路の配線が直角配線とならないので、ノイズ対策に有効である。

第１実施形態によれば、リード４Ａは、ダイパッド部４１１およびボンディング部４１２を含んでおり、これらは一体的に形成されている。これにより、半導体素子１からの熱を、ダイパッド部４１１だけでなく、ボンディング部４１２にも拡散させることができる。したがって、半導体装置Ａ１は、半導体素子１の発熱によって半導体素子１のジャンクション温度が上昇することを抑制できる。ジャンクション温度の上昇は、半導体素子１が損壊する原因である。つまり、半導体装置Ａ１は、半導体素子１の損壊を抑制できる。同様に、リード４Ｂは、ダイパッド部４２１およびボンディング部４２２を含んでおり、これらは一体的に形成されている。これにより、半導体素子２からの熱を、ダイパッド部４２１だけでなく、ボンディング部４２２にも拡散させることができる。したがって、半導体装置Ａ１は、半導体素子２の発熱によって半導体素子２のジャンクション温度が上昇することを抑制できる。つまり、半導体装置Ａ１は、半導体素子２の損壊を抑制できる。

第１実施形態によれば、半導体素子１のゲート電極１３のパッド部１３１は、素子主面１ａのうち、ｙ方向においてリード４Ｃに近い端縁側に配置されている。これにより、半導体装置Ａ１は、平面視における、パッド部１３１と制御素子３との離間距離を短くできる。このため、ワイヤ５Ｆの長さを短くできるので、ワイヤ５Ｆの寄生インダクタンスや寄生抵抗を抑制できる。特に、ワイヤ５Ｆは、駆動信号ＧＨ１の伝送線であるので、半導体素子１のスイッチング動作の応答性の低下やスイッチング動作の誤動作を抑制できる。同様に、半導体素子２のゲート電極２３のパッド部２３１は、素子主面２ａのうち、ｙ方向において、リード４Ｃに近い端縁側に配置されている。これにより、半導体装置Ａ１は、平面視における、パッド部２３１と制御素子３との離間距離を短くできる。このため、ワイヤ５Ｈの長さを短くできるので、ワイヤ５Ｈの寄生インダクタンスや寄生抵抗を抑制できる。特に、ワイヤ５Ｈは、駆動信号ＧＬ１の伝送線であるので、半導体素子２のスイッチング動作の応答性の低下やスイッチング動作の誤動作を抑制できる。

第１実施形態によれば、リード４Ｅは、平面視において、パッド部１３２の近傍に配置されており、他のリード（リード４Ａを除く）よりもパッド部１３２に最も近い。これにより、リード４Ｅとパッド部１３２とを接続するワイヤ５Ｇの長さを短くできるので、ワイヤ５Ｇの寄生インダクタンスや寄生抵抗を抑制できる。特に、外部機器から駆動信号ＧＨ２を半導体装置Ａ１に入力する際において、ワイヤ５Ｇは、駆動信号ＧＨ２の伝送線であるので、半導体素子１のスイッチング動作の応答性の低下やスイッチング動作の誤動作を抑制できる。また、リード４Ｆは、平面視においてパッド部２３２の近傍に配置されており、他のリード（リード４Ｂを除く）よりもパッド部１３２に最も近い。これにより、リード４Ｆとパッド部２３２とを接続するワイヤ５Ｉの長さを短くできるので、ワイヤ５Ｉの寄生インダクタンスや寄生抵抗を抑制できる。特に、外部機器から駆動信号ＧＬ２を半導体装置Ａ１に入力する際において、ワイヤ５Ｉは、駆動信号ＧＬ２の伝送線であるので、半導体素子２のスイッチング動作の応答性の低下やスイッチング動作の誤動作を抑制できる。

＜第２実施形態＞
次に、第２実施形態にかかる半導体装置Ａ２について、図８を参照して、説明する。図８は、半導体装置Ａ２を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。

半導体装置Ａ２は、図８に示すように、半導体装置Ａ１と比較して、リードフレーム４の構成が異なる。具体的には、半導体装置Ａ２のリードフレーム４は、半導体装置Ａ１のリードフレーム４と異なり、リード４Ｅ，４Ｆを含んでいない。

半導体装置Ａ２のリードフレーム４は、図８に示すように、リード４Ｅがない分、リード４Ｅが配置されていた位置まで、リード４Ｄが拡張されている。同様に、図８に示すように、リード４Ｆがない分、リード４Ｅが配置されていた位置まで、リード４Ｂのボンディング部４２２が拡張されている。また、リード４Ｅ，４Ｆがないため、複数の接続部材５は、ワイヤ５Ｇ，５Ｉを含んでいない。

第２実施形態によれば、半導体装置Ａ２は、半導体装置Ａ１と同様に、リード４Ａ，リード４Ｂおよび４Ｃを備えている。リード４Ａとリード４Ｂとは、ｘ方向に見て、互いに重なっており、リード４Ｃは、ｙ方向に見て、リード４Ａおよびリード４Ｂの両方に重なっている。したがって、半導体装置Ａ２は、半導体装置Ａ１と同様に、半導体素子１と半導体素子２とを接続する配線の距離（本実施形態においては、各ワイヤ５Ｂ，５Ｃおよびリード４Ａの一部の各長さ）を短くできる。したがって、半導体装置Ａ２は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。

第２実施形態によれば、半導体装置Ａ２は、半導体装置Ａ１よりも、リード４Ｄが拡張されている。これにより、半導体装置Ａ２は、半導体装置Ａ１よりもリード４Ｄにおける配線抵抗を低減できる。特に、リード４Ｄは、先述のパワー系電流経路の一部であるため、半導体装置Ａ２は、半導体装置Ａ１よりも、電力変換における電力損失を抑制できる。同様に、半導体装置Ａ２は、半導体装置Ａ１よりも、リード４Ｂのボンディング部４２２が拡張されている。これにより、半導体装置Ａ２は、半導体装置Ａ１よりもリード４Ｂにおける配線抵抗を低減できる。特にリード４Ｂは、先述のパワー系電流経路の一部であるため、半導体装置Ａ２は、半導体装置Ａ１よりも、電力変換における電力損失を抑制できる。さらに、リード４Ｂは、半導体素子２が搭載されており、半導体素子２からの熱が伝達される。よって、リード４Ｂ（ボンディング部４２２）が拡張されたことで、半導体素子２からの熱の拡散効率を向上させることができる。

＜第３実施形態＞
次に、第３実施形態にかかる半導体装置Ａ３について、図９および図１０を参照して、説明する。図９は、半導体装置Ａ３を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。図１０は、図９のＸ－Ｘ線に沿う断面図である。なお、半導体装置Ａ３においても、第２実施形態と同様に、リードフレーム４がリード４Ｅ，４Ｆを含んでいなくてもよい。

半導体装置Ａ３は、図９および図１０に示すように、半導体装置Ａ１と比較して、複数の接続部材５が、ワイヤ５Ａ，５Ｂ，５Ｃ，５Ｄの代わりに、クリップ７Ａ，７Ｂ，７Ｃ，７Ｄを含んでいる点で異なる。なお、図９に示す半導体装置Ａ３は、半導体装置Ａ１と比較して、半導体素子１において、複数のパッド部１１１（ドレイン電極１１）と複数のパッド部１２１（ソース電極１２）とが入れ替わっている。

クリップ７Ａ～７Ｄはそれぞれ、板状の金属部材が折り曲げられたものである。クリップ７Ａ～７Ｄの構成材料は、たとえばＣｕを含む金属あるいはＡｌを含む金属などである。または、ＣＩＣ（Copper-Invar-Copper）などのクラッド材であってもよい。なお、図１０に示す例示においては、各クリップ７Ａ～７Ｄは、各リード４Ａ，４Ｂ，４Ｄの上面に対して、垂直に折れ曲がっているが、ｚ方向に対して傾斜していてもよい。

クリップ７Ａは、ｘ方向の一方側（図９においてはｘ２方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部１１１にそれぞれ接合されている。クリップ７Ｂは、ｘ方向の一方側（図９においてはｘ１方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部１２１にそれぞれ接合されている。クリップ７Ｃは、ｘ方向の一方側（図９においてはｘ２方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部２１１にそれぞれ接合されている。クリップ７Ｄは、ｘ方向の一方側（図９においてはｘ２方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部２２１にそれぞれ接合されている。なお、各クリップ７Ａ～７Ｄの形状は、図９に示す例示に限定されない。

第３実施形態によれば、半導体装置Ａ３は、半導体装置Ａ１と同様に、リード４Ａ，リード４Ｂおよび４Ｃを備えている。リード４Ａとリード４Ｂとは、ｘ方向に見て、互いに重なっており、リード４Ｃは、ｙ方向に見て、リード４Ａおよびリード４Ｂの両方に重なっている。したがって、半導体装置Ａ３は、半導体装置Ａ１と同様に、半導体素子１と半導体素子２とを接続する配線の距離（本実施形態においては、各クリップ７Ｂ，７Ｃおよびリード４Ａの一部の各長さ）を短くできる。したがって、半導体装置Ａ３は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。

第３実施形態によれば、複数の接続部材５は、ワイヤ５Ａの代わりに、クリップ７Ａを含んでいる。クリップ７Ａは、ワイヤ５Ａよりも、配線抵抗を小さくできる。特に、クリップ７Ａは、先述のパワー系電流経路の一部であるため、半導体装置Ａ３は、半導体装置Ａ１よりも、電力変換における電力損失を抑制できる。同様に、複数の接続部材５は、ワイヤ５Ｂ，５Ｃ，５Ｄの代わりに、クリップ７Ｂ，７Ｃ，７Ｄを含んでいる。各クリップ７Ｂ，７Ｃ，７Ｄは、各ワイヤ５Ｂ，５Ｃ，５Ｄよりも、配線抵抗を小さくできる。特に、各クリップ７Ｂ，７Ｃ，７Ｄはそれぞれ、先述のパワー系電流経路の一部であるため、半導体装置Ａ３は、半導体装置Ａ１よりも、電力変換における電力損失を抑制できる。

第３実施形態では、各クリップ７Ａ～７Ｄは、一部が折れ曲がった構造である場合を示したが、これに限定されない。たとえば、図１１に示すように、各クリップ７Ａ～７Ｄは、その一部の厚み（ｚ方向の寸法）を変えた構造であってもよい。図１１は、当該変形例にかかる半導体装置の断面図であって、図１０に示す断面に対応する。たとえば、図１１に示すように、各クリップ７Ａ～７Ｄは、半導体素子１あるいは半導体素子２に接合される部分が薄く、かつ、リード４Ａ，４Ｂ，４Ｄのいずれかに接合される部分が厚い。

第３実施形態では、クリップ７Ａが、櫛歯状の部分を有し、この櫛歯状の部分が、複数のパッド部１１１（ドレイン電極１１）に接合されている場合を示したが、これに限定されない。たとえば、各々が帯状の複数のクリップ７Ａを備え、複数のパッド部１１１にそれぞれ１つずつクリップ７Ａを接合してもよい。クリップ７Ｂ～７Ｄにおいても同様である。

＜第４実施形態＞
次に、第４実施形態にかかる半導体装置Ａ４について、図１２を参照して、説明する。図１２は、半導体装置Ａ４を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。なお、半導体装置Ａ４においても、第２実施形態と同様に、リードフレーム４がリード４Ｅ，４Ｆを含んでいなくてもよい。また、半導体装置Ａ４においても、第３実施形態と同様に、各ワイヤ５Ａ～５Ｄの代わりに、各クリップ７Ａ～７Ｄを用いてもよい。

半導体装置Ａ４は、図１２に示すように、半導体装置Ａ１と比較して、半導体素子１，２の各電極（ドレイン電極１１，２１およびソース電極１２，２２）の構成が異なる。具体的には、各パッド部１１１，１２１，２１１，２２１の平面視形状が異なる。

半導体装置Ａ４の各パッド部１１１は、テーパがつけられている。具体的には、各パッド部１１１は、ｘ方向においてｘ１方向側の端縁からｘ２方向側の端縁に向かって、ｙ方向の寸法が小さい。各パッド部１１１は、平面視において、略三角形である。また、各パッド部１２１，パッド部２１１，パッド部２２１にもテーパがつけれている。具体的には、各パッド部１２１は、ｘ方向においてｘ２方向側の端縁からｘ１方向側の端縁に向かって、ｙ方向の寸法が小さい。各パッド部２１１は、ｘ方向においてｘ１方向側の端縁からｘ２方向側の端縁に向かって、ｙ方向の寸法が小さい。各パッド部２２１は、ｘ方向においてｘ２方向側の端縁からｘ１方向側の端縁に向かって、ｙ方向の寸法が小さい。各パッド部１２１，２１１，２２１はそれぞれ、平面視において、略三角形である。

第４実施形態によれば、半導体装置Ａ４は、半導体装置Ａ１と同様に、リード４Ａ，リード４Ｂおよび４Ｃを備えている。リード４Ａとリード４Ｂとは、ｘ方向に見て、互いに重なっており、リード４Ｃは、ｙ方向に見て、リード４Ａおよびリード４Ｂの両方に重なっている。したがって、半導体装置Ａ４は、半導体装置Ａ１と同様に、半導体素子１と半導体素子２とを接続する配線の距離（本実施形態においては、各ワイヤ５Ｂ，５Ｃおよびリード４Ａの一部の各長さ）を短くできる。したがって、半導体装置Ａ４は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。

第１実施形態ないし第４実施形態においては、各半導体装置Ａ１～Ａ４の各リード４Ａ～４Ｊに、凹部４９が形成されている場合を示したが、これに限定されず、凹部４９が形成されていなくてもよい。また、各半導体装置Ａ１～Ａ４においては、凹部４９は、平面視における各リード４Ａ～４Ｊの外周縁に沿って形成されている場合を示したが、これに限定されない。たとえば、図１３に示すように、平面視における各リード４Ａ～４Ｊの端縁うち、樹脂側面６３１～６３４のいずれかに接する端縁に沿って、凹部４９が形成されていてもよい。図１３は、当該変形例にかかる半導体装置を示す斜視図であって、底面側から見た場合を示している。この場合、封止部材６には、平面視における外周縁に沿って凹部６９が形成されている。凹部４９と凹部６９とは繋がっている。図１３に示す半導体装置は、はんだによって電子機器などの回路基板に実装された際、はんだフィレットを形成しやすい。そのため、リードレスパッケージである半導体装置のはんだ付け状態を、目視で確認できる可能性を高めることができる。

第１実施形態ないし第４実施形態においては、各半導体装置Ａ１～Ａ４が、ＳＯＮ型のパッケージ形式である場合を示したが、これに限定されず、他のパッケージ形式で構成されていてもよい。たとえば、ＢＧＡ（Ball Grid Array）型、ＬＧＡ（Land Grid Array）型、ＱＦＰ（Quad Flat Package）型、ＱＦＮ（Quad Flat Non-lead）型などのパッケージ形式で構成されていてもよい。なお、これらのパッケージ形式は、一例であって、これらに限定されない。たとえば、図１４は、ＱＦＮ型のパッケージ形式で形成した半導体装置（底面図）を示している。

本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。

本開示にかかる半導体装置は、以下の付記に関する実施形態を含む。
［付記１］
厚さ方向に離間した第１主面および第１裏面を有し、前記第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、
前記厚さ方向に離間した第２主面および第２裏面を有し、前記第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、
前記第１ゲート電極および前記第２ゲート電極に導通する制御素子と、
互いに離間した複数のリードを含むリードフレームと、
を備えており、
前記複数のリードは、前記第１裏面に対向しかつ前記第１半導体素子が搭載された第１リードと、前記第２裏面に対向しかつ前記第２半導体素子が搭載された第２リードと、前記制御素子が搭載された第３リードと、を含んでおり、
前記第１リードと前記第２リードとは、前記厚さ方向に直交する第１方向に見て、互いに重なり、
前記第３リードは、前記厚さ方向および前記第１方向の両方に直交する第２方向に見て、前記第１リードおよび前記第２リードの両方に重なる、ことを特徴とする半導体装置。
［付記２］
前記第１ゲート電極は、前記第１方向において、前記第２半導体素子から遠い端縁部に配置され、
前記第２ゲート電極は、前記第１方向において、前記第１半導体素子から遠い端縁部に配置されている、付記１に記載の半導体装置。
［付記３］
前記第１ドレイン電極および前記第１ソース電極は、ともに前記第１方向に延びる帯状であり、かつ、前記第２方向に並んでいる、付記２に記載の半導体装置。
［付記４］
前記第２ドレイン電極および前記第２ソース電極は、ともに前記第１方向に延びる帯状であり、かつ、前記第２方向に並んでいる、付記３に記載の半導体装置。
［付記５］
一端が前記第１ドレイン電極に接合された第１接続部材をさらに備えており、
前記複数のリードは、前記第１接続部材の他端が接合された第４リードをさらに含み、
前記第４リードは、前記第１方向に見て、前記第１リードおよび前記第２リードの両方に重なり、かつ、前記第１方向において、前記第１リードを挟んで前記第２リードの反対側に位置する、付記４に記載の半導体装置。
［付記６］
一端が前記第１ソース電極に接合された第２接続部材をさらに備えており、
前記第１リードは、前記第１半導体素子が接合された第１ダイパッド部、および、前記第２接続部材の他端が接合された第１ボンディング部を含んでおり、
前記第１ボンディング部は、前記厚さ方向に見て、前記第１半導体素子と前記第２半導体素子との間に位置する、付記５に記載の半導体装置。
［付記７］
一端が前記第２ドレイン電極に接合された第３接続部材をさらに備えており、
前記第３接続部材の他端は、前記第１ボンディング部に接合されている、付記６に記載の半導体装置。
［付記８］
前記第１ダイパッド部と前記第１ボンディング部とは、一体的に形成されている、付記７に記載の半導体装置。
［付記９］
一端が前記第２ソース電極に接合された第４接続部材をさらに備えており、
前記第２リードは、前記第２半導体素子が接合された第２ダイパッド部、および、前記第４接続部材の他端が接合された第２ボンディング部を含んでおり、
前記第２ダイパッド部は、前記厚さ方向に見て、前記第２ボンディング部よりも前記第１ダイパッド部に近い、付記７または付記８に記載の半導体装置。
［付記１０］
前記第２ダイパッド部と前記第２ボンディング部とは一体的に形成されている、付記９に記載の半導体装置。
［付記１１］
一端が前記制御素子に接合された第５接続部材をさらに備えており、
前記第５接続部材の他端は、前記第１ボンディング部に接合されている、付記９または付記１０に記載の半導体装置。
［付記１２］
前記第５接続部材の前記他端は、前記第１方向において前記第２接続部材の前記他端と、前記第３接続部材の前記他端との間に接合されている、付記１１に記載の半導体装置。
［付記１３］
一端が前記制御素子に接合された第６接続部材をさらに備えており、
前記第１ゲート電極は、互いに前記第２方向に離間する２つの第１パッド部を有し、
前記第６接続部材の他端は、前記２つの第１パッド部の一方に接合されている、付記９ないし付記１２のいずれかに記載の半導体装置。
［付記１４］
前記２つの第１パッド部は、前記第１半導体素子において同電位である、付記１３に記載の半導体装置。
［付記１５］
一端が前記２つの第１パッド部の他方に接合された第７接続部材をさらに備えており、
前記複数のリードは、前記第７接続部材の他端が接合された第５リードをさらに含んでいる、付記１３または付記１４に記載の半導体装置。
［付記１６］
前記２つの第１パッド部の前記一方は、前記厚さ方向に見て、前記第１主面のうち、前記第２方向の、前記第３リードに近い端縁側に配置され、
前記２つの第１パッド部の前記他方は、前記厚さ方向に見て、前記第１主面のうち、前記第２方向の、前記第３リードに遠い端縁側に配置されている、付記１５に記載の半導体装置。
［付記１７］
前記第５リードは、前記第２方向において前記第４リードの隣に配置されている、付記１６に記載の半導体装置。
［付記１８］
一端が前記制御素子に接合された第８接続部材をさらに備えており、
前記第２ゲート電極は、互いに前記第２方向に離間する２つの第２パッド部を有し、
前記第８接続部材の他端は、前記２つの第２パッド部の一方に接合されている、付記１５ないし付記１７のいずれかに記載の半導体装置。
［付記１９］
前記２つの第２パッド部は、前記第２半導体素子において同電位である、付記１８に記載の半導体装置。
［付記２０］
一端が前記２つの第２パッド部の他方に接合された第９接続部材をさらに備えており、
前記複数のリードは、前記第９接続部材の他端が接合された第６リードをさらに含んでいる、付記１８または付記１９に記載の半導体装置。
［付記２１］
前記２つの第２パッド部の前記一方は、前記厚さ方向に見て、前記第２主面のうち、前記第２方向の、前記第３リードに近い端縁側に配置され、
前記２つの第２パッド部の前記他方は、前記厚さ方向に見て、前記第２主面のうち、前記第２方向の、前記第３リードに遠い端縁側に配置されている、付記２０に記載の半導体装置。
［付記２２］
前記第６リードは、前記第２方向において前記第２ダイパッド部の隣に配置されている、付記２１に記載の半導体装置。
［付記２３］
前記第５リードと前記第６リードとは、前記第１方向に見て重なる、付記２２に記載の半導体装置。
［付記２４］
各々の一端が前記制御素子に接合された複数の第１０接続部材をさらに備えており、
前記複数のリードは、前記複数の第１０接続部材の各々の他端が接合された複数の第７リードをさらに含んでおり、
前記複数の第７リードはすべて、前記第１方向に見て、前記第３リードに重なる、付記９ないし付記２３のいずれかに記載の半導体装置。
［付記２５］
前記複数の第７リードには、前記第２方向に見て、前記第４リードに重なるものと、前記第２方向に見て、前記第２ダイパッド部に重なるものとがある、付記２４に記載の半導体装置。
［付記２６］
前記第１半導体素子および前記第２半導体素子の各構成材料は、窒化ガリウムである、付記１ないし付記２５のいずれかに記載の半導体装置。

Ａ１～Ａ４：半導体装置
１ ：半導体素子
１ａ ：素子主面
１ｂ ：素子裏面
１１ ：ドレイン電極
１１１ ：パッド部
１２ ：ソース電極
１２１ ：パッド部
１３ ：ゲート電極
１３１，１３２：パッド部
２ ：半導体素子
２ａ ：素子主面
２ｂ ：素子裏面
２１ ：ドレイン電極
２１１ ：パッド部
２２ ：ソース電極
２２１ ：パッド部
２３ ：ゲート電極
２３１，２３２：パッド部
３ ：制御素子
３ａ ：素子主面
３ｂ ：素子裏面
３１ ：素子電極
３１１～３１８：パッド部
４ ：リードフレーム
４Ａ～４Ｊ：リード
４１１，４２１：ダイパッド部
４１２，４２２：ボンディング部
４９ ：凹部
５ ：接続部材
５Ａ～５Ｎ：ワイヤ
６ ：封止部材
７Ａ～７Ｄ：クリップ
６１ ：樹脂主面
６２ ：樹脂裏面
６３１～６３４：樹脂側面
６９ ：凹部
Ｃ１～Ｃ４：コンデンサ
Ｄ１ ：ダイオード
ＤＲ１，ＤＲ２：ドライブ回路
ＧＮＤ１ ：第１接地端
ＧＮＤ２ ：第２接地端
Ｌ１ ：インダクタ
ＬＯ ：負荷
ＰＳ１，ＰＳ２：外部電源
Ｔ１～Ｔ１０：外部端子
ＴＣ１～ＴＣ８：接続端子

Claims (24)

1. 厚さ方向に離間した第１主面および第１裏面を有し、前記第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、
   前記厚さ方向に離間した第２主面および第２裏面を有し、前記第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、
   前記第１ゲート電極および前記第２ゲート電極に導通する制御素子と、
   互いに離間した複数のリードを含むリードフレームと、
   一端が前記第１ソース電極に接合された第２接続部材と、
   一端が前記第２ドレイン電極に接合された第３接続部材と、
   を備えており、
   前記複数のリードは、前記第１裏面に対向しかつ前記第１半導体素子が搭載された第１リードと、前記第２裏面に対向しかつ前記第２半導体素子が搭載された第２リードと、前記制御素子が搭載された第３リードと、を含んでおり、
   前記第１リードと前記第２リードとは、前記厚さ方向に直交する第１方向に見て、互いに重なり、
   前記第３リードは、前記厚さ方向および前記第１方向の両方に直交する第２方向に見て、前記第１リードおよび前記第２リードの両方に重なり、
   前記第１リードは、前記第１半導体素子が接合された第１ダイパッド部、および、前記第２接続部材の他端が接合された第１ボンディング部を含んでおり、
   前記第１ボンディング部は、前記厚さ方向に見て、前記第１半導体素子と前記第２半導体素子との間に位置し、
   前記第３接続部材の他端は、前記第１ボンディング部に接合されている、
   ことを特徴とする半導体装置。
2. 前記第１ゲート電極は、前記第１方向において、前記第２半導体素子から遠い端縁部に配置され、
   前記第２ゲート電極は、前記第１方向において、前記第１半導体素子から遠い端縁部に配置されている、
   請求項１に記載の半導体装置。
3. 前記第１ドレイン電極および前記第１ソース電極は、ともに前記第１方向に延びる帯状であり、かつ、前記第２方向に並んでいる、
   請求項２に記載の半導体装置。
4. 前記第２ドレイン電極および前記第２ソース電極は、ともに前記第１方向に延びる帯状であり、かつ、前記第２方向に並んでいる、
   請求項３に記載の半導体装置。
5. 一端が前記第１ドレイン電極に接合された第１接続部材をさらに備えており、
   前記複数のリードは、前記第１接続部材の他端が接合された第４リードをさらに含み、
   前記第４リードは、前記第１方向に見て、前記第１リードおよび前記第２リードの両方に重なり、かつ、前記第１方向において、前記第１リードを挟んで前記第２リードの反対側に位置する、
   請求項４に記載の半導体装置。
6. 前記第１ダイパッド部と前記第１ボンディング部とは、一体的に形成されている、
   請求項５に記載の半導体装置。
7. 一端が前記第２ソース電極に接合された第４接続部材をさらに備えており、
   前記第２リードは、前記第２半導体素子が接合された第２ダイパッド部、および、前記第４接続部材の他端が接合された第２ボンディング部を含んでおり、
   前記第２ダイパッド部は、前記厚さ方向に見て、前記第２ボンディング部よりも前記第１ダイパッド部に近い、
   請求項６に記載の半導体装置。
8. 前記第２ダイパッド部と前記第２ボンディング部とは一体的に形成されている、
   請求項７に記載の半導体装置。
9. 一端が前記制御素子に接合された第５接続部材をさらに備えており、
   前記第５接続部材の他端は、前記第１ボンディング部に接合されている、
   請求項７または請求項８に記載の半導体装置。
10. 前記第５接続部材の前記他端は、前記第１方向において前記第２接続部材の前記他端と、前記第３接続部材の前記他端との間に接合されている、
    請求項９に記載の半導体装置。
11. 一端が前記制御素子に接合された第６接続部材をさらに備えており、
    前記第１ゲート電極は、互いに前記第２方向に離間する２つの第１パッド部を有し、
    前記第６接続部材の他端は、前記２つの第１パッド部の一方に接合されている、
    請求項７ないし請求項１０のいずれか一項に記載の半導体装置。
12. 前記２つの第１パッド部は、前記第１半導体素子において同電位である、
    請求項１１に記載の半導体装置。
13. 一端が前記２つの第１パッド部の他方に接合された第７接続部材をさらに備えており、
    前記複数のリードは、前記第７接続部材の他端が接合された第５リードをさらに含んでいる、
    請求項１１または請求項１２に記載の半導体装置。
14. 前記２つの第１パッド部の前記一方は、前記厚さ方向に見て、前記第１主面のうち、前記第２方向の、前記第３リードに近い端縁側に配置され、
    前記２つの第１パッド部の前記他方は、前記厚さ方向に見て、前記第１主面のうち、前記第２方向の、前記第３リードに遠い端縁側に配置されている、
    請求項１３に記載の半導体装置。
15. 前記第５リードは、前記第２方向において前記第４リードの隣に配置されている、
    請求項１４に記載の半導体装置。
16. 一端が前記制御素子に接合された第８接続部材をさらに備えており、
    前記第２ゲート電極は、互いに前記第２方向に離間する２つの第２パッド部を有し、
    前記第８接続部材の他端は、前記２つの第２パッド部の一方に接合されている、
    請求項１３ないし請求項１５のいずれか一項に記載の半導体装置。
17. 前記２つの第２パッド部は、前記第２半導体素子において同電位である、
    請求項１６に記載の半導体装置。
18. 一端が前記２つの第２パッド部の他方に接合された第９接続部材をさらに備えており、
    前記複数のリードは、前記第９接続部材の他端が接合された第６リードをさらに含んでいる、
    請求項１６または請求項１７に記載の半導体装置。
19. 前記２つの第２パッド部の前記一方は、前記厚さ方向に見て、前記第２主面のうち、前記第２方向の、前記第３リードに近い端縁側に配置され、
    前記２つの第２パッド部の前記他方は、前記厚さ方向に見て、前記第２主面のうち、前記第２方向の、前記第３リードに遠い端縁側に配置されている、
    請求項１８に記載の半導体装置。
20. 前記第６リードは、前記第２方向において前記第２ボンディング部の隣に配置されている、
    請求項１９に記載の半導体装置。
21. 前記第５リードと前記第６リードとは、前記第１方向に見て重なる、
    請求項２０に記載の半導体装置。
22. 各々の一端が前記制御素子に接合された複数の第１０接続部材をさらに備えており、
    前記複数のリードは、前記複数の第１０接続部材の各々の他端が接合された複数の第７リードをさらに含んでおり、
    前記複数の第７リードはすべて、前記第１方向に見て、前記第３リードに重なる、
    請求項７ないし請求項２１のいずれか一項に記載の半導体装置。
23. 前記複数の第７リードには、前記第２方向に見て、前記第４リードに重なるものと、前記第２方向に見て、前記第２ボンディング部に重なるものとがある、
    請求項２２に記載の半導体装置。
24. 前記第１半導体素子および前記第２半導体素子の各構成材料は、窒化ガリウムである、請求項１ないし請求項２３のいずれか一項に記載の半導体装置。

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