JP7361112B2 - 半導体装置 - Google Patents

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佑輔 中小原
健 中原
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    • H01L23/495—Lead-frames or other flat leads
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Description

本開示は、複数の半導体素子を搭載した半導体装置に関する。
従来、複数の半導体素子を１つの樹脂部材でモールドした半導体装置が知られている。当該半導体装置は、システムインパッケージと呼ばれる。特許文献１には、２つのスイッチング素子と制御用ＩＣとを１パッケージ化した半導体装置が開示されている。制御用ＩＣは、各スイッチング素子を制御する半導体素子である。各スイッチング素子は、制御用ＩＣからの信号に応じて、スイッチング動作を行う。このような半導体装置は、たとえば電子機器などの回路基板に実装され、ＤＣ／ＤＣコンバータなどの電源回路に用いられている。
特開２００３－２１８３０９号公報
近年、電子機器の省エネルギー化・高性能化に伴い、半導体装置は、消費電力の低減やスイッチング動作の応答性の向上などが求められている。消費電力の低減やスイッチング動作の応答性の向上を図る上で、寄生インダクタンスの低減や寄生抵抗の低減が有効である。
上記事情に鑑み、本開示は、複数の半導体素子が１パッケージ化された半導体装置であって、寄生インダクタンスの低減や寄生抵抗の低減を図った半導体装置を提供することを一の課題とする。
本開示によって提供される半導体装置は、互いに離間する第１導電体、第２導電体および第３導電体を含む導電性部材と、第１主面を有し、当該第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、第２主面を有し、当該第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、を備えており、前記第１導電体は、前記第１ソース電極および前記第２ドレイン電極に導通し、前記第２導電体は、前記第２ソース電極に導通し、かつ、前記第１主面に直交する第１方向に見て、前記第１方向に直交する第２方向に隣り合い、前記第３導電体は、前記第１ドレイン電極に導通しており、かつ、前記第１方向に見て、前記第１導電体および前記第２導電体のそれぞれに隣り合うことを特徴とする。
本開示の半導体装置によれば、複数の半導体素子が１パッケージ化された半導体装置において、寄生インダクタンスや寄生抵抗を低減させることができる。
第１実施形態にかかる半導体装置を示す斜視図である。 図１の斜視図において、封止部材を想像線で示した図である。 第１実施形態にかかる半導体装置を示す斜視図（底面側から見た状態）である。 第１実施形態にかかる半導体装置を示す平面図である。 図４の平面図の一部を拡大した部分拡大図である。 図４のＶＩ－ＶＩ線に沿う断面図である。 図４のＶＩＩ－ＶＩＩ線に沿う断面図である。 図４のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 第１実施形態にかかる電力変換装置を示す回路構成図である。 第１実施形態にかかる電力変換装置を示す斜視図である。 第１実施形態にかかる電力変換装置を示す平面図である。 第２実施形態にかかる電力変換装置を示す平面図である。 第２実施形態にかかる電力変換装置を示す回路構成図である。 第３実施形態にかかる電力変換装置を示す平面図である。 第３実施形態の変形例にかかる電力変換装置を示す平面図である。 第４実施形態にかかる電力変換装置を示す平面図である。 第４実施形態の変形例にかかる電力変換装置を示す平面図である。 第５実施形態にかかる電力変換装置を示す平面図である。 第６実施形態にかかる電力変換装置を示す平面図である。 図１９のＸＸ－ＸＸ線に沿う断面図である。 第７実施形態にかかる電力変換装置を示す平面図である。 第８実施形態にかかる電力変換装置を示す平面図である。 図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。なお、同一あるいは類似の構成要素には、同じ符号を付して、その説明を省略する。
本開示において、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある方向に見て、ある物Ａがある物Ｂのすべてに重なること」、および、「ある方向に見て、ある物Ａがある物Ｂの一部に重なること」を含む。また、本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
第１実施形態にかかる半導体装置Ａ１について、図１～図１１を参照して説明する。半導体装置Ａ１は、たとえばインバータやコンバータなどの電力変換装置に用いられる。
図１～図８は、第１実施形態にかかる半導体装置Ａ１のモジュール構造を示している。半導体装置Ａ１は、そのモジュール構造において、２つの半導体素子１，２、制御素子３、リードフレーム４、複数のワイヤ５Ａ～５Ｌ、および、封止部材６を備えている。また、半導体装置Ａ１において、リードフレーム４は、互いに分離した複数のリード４Ａ～４Ｈを含む。
図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、封止部材６を想像線（二点鎖線）で示した図である。図３は、半導体装置Ａ１を示す斜視図であって、底面側から見た場合を示している。図４は、半導体装置Ａ１を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。図５は、図４の一部を拡大した部分拡大図である。図６は、図４のＶＩ－ＶＩ線に沿う断面図である。図７は、図４のＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、図４のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。
説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図４参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図４参照）における上下方向である。また、ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。本開示において、ｚ１方向を下、ｚ２方向を上という場合もある。ｚ方向が、特許請求の範囲に記載の「第１方向」に相当し、ｘ方向が、特許請求の範囲に記載の「第２方向」に相当し、ｙ方向が、特許請求の範囲に記載の「第３方向」に相当する。
半導体装置Ａ１は、電子機器などの回路基板に実装される。半導体装置Ａ１は、たとえば表面実装形のパッケージ構造であり、本実施形態では、たとえばＳＯＮ（Small Outline Non-lead）と呼ばれるパッケージ形式である。
２つの半導体素子１，２はともに、半導体装置Ａ１の電気的機能を発揮する要素である。各半導体素子１，２は、スイッチング素子であり、本開示では、ＭＯＳＦＥＴである。なお、各半導体素子１，２は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）やＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を含む電界効果トランジスタ、バイポーラトランジスタ、あるいは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のトランジスタであってもよい。また、各半導体素子１，２は、ｎ型ＭＯＳＦＥＴであってもよいし、ｐ型ＭＯＳＦＥＴであってもよい。各半導体素子１，２は、好ましくは、トレンチゲート型であるが、プレーナーゲート型であってもよい。
各半導体素子１，２は、図４に示すように、平面視において（ｚ方向に見て）、たとえば矩形状である。図２および図４に示すように、半導体素子１は、リード４Ａに搭載され、半導体素子２は、リード４Ｂに搭載されている。各半導体素子１，２の各構成材料は、たとえばＧａＮ（窒化ガリウム）を含む。なお、各半導体素子１，２の各構成材料は、ＧａＮに限定されず、たとえばＳｉＣ（炭化ケイ素）、Ｓｉ（ケイ素）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａ2Ｏ3（酸化ガリウム）を含んでいてもよい。半導体素子１が、特許請求の範囲に記載の「第１半導体素子」に相当し、半導体素子２が、特許請求の範囲に記載の「第２半導体素子」に相当する。
半導体素子１は、図６に示すように、素子主面１ａおよび素子裏面１ｂを有する。素子主面１ａおよび素子裏面１ｂは、ｚ方向において離間している。素子主面１ａは、ｚ２方向を向き、素子裏面１ｂは、ｚ１方向を向く。本例示において、素子主面１ａおよび素子裏面１ｂは、ｚ方向に直交する。素子裏面１ｂは、リード４Ａに対向する。素子主面１ａが、特許請求の範囲に記載の「第１主面」に相当し、素子裏面１ｂが、特許請求の範囲に記載の「第１裏面」に相当する。
半導体素子１は、３つの電極を有する３端子素子である。本実施形態においては、半導体素子１は、図４、図５および図６に示すように、ドレイン電極１１、ソース電極１２およびゲート電極１３を含んでいる。ドレイン電極１１、ソース電極１２およびゲート電極１３は、図６に示すように、素子主面１ａに配置されている。ドレイン電極１１が、特許請求の範囲に記載の「第１ドレイン電極」に相当し、ソース電極１２が、特許請求の範囲に記載の「第１ソース電極」に相当し、ゲート電極１３が、特許請求の範囲に記載の「第１ゲート電極」に相当する。
ドレイン電極１１は、図５に示すように、複数のパッド部１１１を含む。各パッド部１１１は、第１延出方向に延びる帯状である。図５に示す例示においては、各パッド部１１１は、ｙ方向に延びており、第１延出方向とｙ方向とが略一致する。各パッド部１１１は 、半導体素子１の内部において、ドレイン領域に導通する。パッド部１１１が、特許請求の範囲に記載の「第１ドレインパッド部」に相当する。
ソース電極１２は、図５に示すように、複数のパッド部１２１を含む。各パッド部１２１は、各パッド部１１１と同様に、第１延出方向に延びる帯状である。図５に示す例示においては、各パッド部１２１は、ｙ方向に延びている。各パッド部１２１は、半導体素子１の内部において、ソース領域に導通する。パッド部１２１が、特許請求の範囲に記載の「第１ソースパッド部」に相当する。
複数のパッド部１１１および複数のパッド部１２１は、第１配列方向に並んでおり、かつ、交互に配置されている。第１配列方向は、第１延出方向に略直交する方向であり、第１延出方向がｙ方向と略一致するとき、第１配列方向は、ｘ方向と略一致する。
ゲート電極１３は、図５に示すように、２つのパッド部１３１，１３２を含む。各パッド部１３１，１３２は、半導体素子１の内部において、ゲート領域（チャネル領域）に導通する。２つのパッド部１３１，１３２は、素子主面１ａのうち、ｙ１方向側の端縁付近に配置されており、かつ、ｘ方向において互いに離間している。図５に示す例示においては、パッド部１３１は、平面視において、ｘ２方向側かつｙ１方向側の角部に配置されている。パッド部１３２は、平面視において、ｘ１方向側かつｙ１方向側の角部に配置されている。２つのパッド部１３１，１３２はともに、同電位である。なお、ゲート電極１３は、パッド部１３２を含んでいなくてもよい。
半導体素子１は、制御素子３から駆動信号が入力され、当該駆動信号に応じて、導通状態と遮断状態とが切り替わる（スイッチング動作を行う）。当該駆動信号は、ワイヤ５Ｅを介して、ゲート電極１３（パッド部１３１）に入力される。
半導体素子２は、図７に示すように、素子主面２ａおよび素子裏面２ｂを有する。素子主面２ａおよび素子裏面２ｂは、ｚ方向において離間している。素子主面２ａは、ｚ２方向を向き、素子裏面２ｂは、ｚ１方向を向く。本例示において、素子主面２ａおよび素子裏面２ｂは、ｚ方向に直交する。素子裏面２ｂは、リード４Ｂに対向する。素子主面２ａが、特許請求の範囲に記載の「第２主面」に相当し、素子裏面２ｂが、特許請求の範囲に記載の「第２裏面」に相当する。
半導体素子２は、３つの電極を有する３端子素子である。本実施形態においては、半導体素子２は、図４、図５および図７に示すように、ドレイン電極２１、ソース電極２２およびゲート電極２３を含んでいる。ドレイン電極２１、ソース電極２２およびゲート電極２３は、図７に示すように、素子主面２ａに配置されている。ドレイン電極２１が、特許請求の範囲に記載の「第２ドレイン電極」に相当し、ソース電極２２が、特許請求の範囲に記載の「第２ソース電極」に相当し、ゲート電極２３が、特許請求の範囲に記載の「第２ゲート電極」に相当する。
ドレイン電極２１は、図５に示すように、複数のパッド部２１１を含む。各パッド部２１１は、第２延出方向に延びる帯状である。第２延出方向は、第１延出方向に対して、１０°以上１７０°以下の角度で傾いている。つまり、第１延出方向と第２延出方向とがなす角度が、１０°以上１７０°以下である。図５に示す例示においては、各パッド部２１１は、ｘ方向の延びており、第２延出方向とｘ方向とが略一致する。つまり、図５に示す例示においては、第１延出方向と第２延出方向とがなす角度が略９０°である。各パッド部２１１は、半導体素子２の内部において、ドレイン領域に導通する。パッド部２１１が、特許請求の範囲に記載の「第２ドレインパッド部」に相当する。
ソース電極２２は、図５に示すように、複数のパッド部２２１を含む。各パッド部２２１は、各パッド部２１１と同様に、第２延出方向に延びる帯状である。図５に示す例示においては、各パッド部２２１は、ｘ方向に延びている。各パッド部２２１は、半導体素子２の内部において、ソース領域に導通する。パッド部２２１が、特許請求の範囲に記載の「第２ソースパッド部」に相当する。
複数のパッド部２１１および複数のパッド部２２１は、第１配列方向に並んでおり、かつ、交互に配置されている。第２配列方向は、第２延出方向に略直交する方向であり、第２延出方向がｘ方向と略一致するとき、第２配列方向は、ｙ方向と略一致する。
ゲート電極２３は、図５に示すように、２つのパッド部２３１，２３２を含む。各パッド部２３１，２３２は、半導体素子２の内部において、ゲート領域（チャネル領域）に導通する。２つのパッド部２３１，２３２は、素子主面２ａのうちｘ２方向側の端縁付近に配置され、かつ、ｙ方向において互いに離間している。図５に示す例示においては、パッド部２３１は、平面視において、ｘ２方向側かつｙ１方向側の角部に配置されている。パッド部２３２は、平面視において、ｘ２方向側かつｙ２方向側の角部に配置されている。２つのパッド部２３１，２３２はともに、同電位である。なお、ゲート電極２３は、パッド部２３２を含んでいなくてもよい。
半導体素子２は、制御素子３から駆動信号が入力され、当該駆動信号に応じて、導通状態と遮断状態とが切り替わる（スイッチング動作を行う）。当該駆動信号は、ワイヤ５Ｆを介して、ゲート電極２３（パッド部２３１）に入力される。
制御素子３は、２つの半導体素子１，２の各スイッチング動作を制御する。制御素子３は、各半導体素子１，２を駆動させるための駆動信号を生成し、生成した駆動信号を半導体素子１，２のそれぞれに出力する。制御素子３は、たとえばＩＣ（集積回路）である。制御素子３は、半導体材料を含んで構成された半導体素子である。制御素子３は、図２および図４に示すように、リード４Ｄに搭載されている。図４に示す例示においては、制御素子３は、ｙ方向に見て、各半導体素子１，２のそれぞれ一部ずつに重なっている。
制御素子３は、図８に示すように、素子主面３ａおよび素子裏面３ｂを有する。素子主面３ａおよび素子裏面３ｂは、ｚ方向において離間しており。素子主面３ａは、ｚ２方向を向き、素子裏面３ｂは、ｚ１方向を向く。素子裏面３ｂは、リード４Ｄに対向する。
制御素子３は、図４に示すように、複数の素子電極３１～３８を含んでいる。複数の素子電極３１～３８はそれぞれ、素子主面３ａに配置されている。素子電極３１～３８はそれぞれ、制御素子３における入力端あるいは出力端である。平面視における各素子電極３１～３８の配置は、図４に示す例示に限定されない。
素子電極３１は、図４に示すように、ワイヤ５Ｊの一端が接合されており、ワイヤ５Ｊを介して、リード４Ｆに導通する。
素子電極３２は、図４に示すように、ワイヤ５Ｈの一端が接合されており、ワイヤ５Ｈを介して、リード４Ｄに導通する。
素子電極３３は、図４に示すように、ワイヤ５Ｋの一端が接合されており、ワイヤ５Ｋを介して、リード４Ｇに導通する。
素子電極３４は、図４に示すように、ワイヤ５Ｌの一端が接合されており、ワイヤ５Ｌを介して、リード４Ｈに導通する。
素子電極３５は、図４に示すように、ワイヤ５Ｅの一端が接合されており、ワイヤ５Ｅを介して、半導体素子１のゲート電極１３（パッド部１３１）に導通する。半導体素子１のスイッチング動作を制御する駆動信号（第１駆動信号）は、素子電極３５から出力される。素子電極３５が、特許請求の範囲に記載の「第１素子電極」に相当する。
素子電極３６は、図４に示すように、ワイヤ５Ｆの一端が接合されており、ワイヤ５Ｆを介して、半導体素子２のゲート電極２３（パッド部２３１）に導通する。半導体素子２のスイッチング動作を制御する駆動信号（第２駆動信号）は、素子電極３６から出力される。素子電極３６が、特許請求の範囲に記載の「第２素子電極」に相当する。
素子電極３７は、図４に示すように、ワイヤ５Ｉの一端が接続されており、ワイヤ５Ｉを介して、リード４Ｅに導通する。
素子電極３８は、図４に示すように、ワイヤ５Ｇの一端が接合されており、ワイヤ５Ｇを介して、リード４Ａに導通する。
リードフレーム４は、２つの半導体素子１，２および制御素子３が搭載される。リードフレーム４は、複数のワイヤ５Ａ～５Ｌとともに、半導体装置Ａ１における導通経路をなす。リードフレーム４は、導電性の材料から構成される。リードフレーム４の構成材料は、たとえばＣｕ（銅）を含む金属である。なお、当該構成材料は、Ｃｕ以外の他の金属であってもよい。また、リードフレーム４の表面に適宜、めっきを施してもよい。リードフレーム４は、図４に示すように、互いに離間した複数のリード４Ａ～４Ｈを含む。複数のリード４Ａ～４Ｈはそれぞれ、図３に示すように、一部ずつが封止部材６から露出しており、この露出した部分は半導体装置Ａ１を外部の回路基板（たとえば後述の回路基板Ｂ１）に実装する際の端子である。
リード４Ａは、図４に示すように、半導体素子１を搭載する。リード４Ａは、複数のワイヤ５Ｂの各一端が接合されており、複数のワイヤ５Ｂを介して、半導体素子１のソース電極１２に導通する。また、リード４Ａは、複数のワイヤ５Ｃの各一端が接合されており、複数のワイヤ５Ｃを介して、半導体素子２のドレイン電極２１に導通する。さらに、リード４Ａは、ワイヤ５Ｇの一端が接合されており、ワイヤ５Ｇを介して、制御素子３の素子電極３８に導通する。
リード４Ｂは、図４に示すように、半導体素子２を搭載する。リード４Ｂは、複数のワイヤ５Ｄの各一端が接合されており、複数のワイヤ５Ｄを介して、半導体素子２のソース電極２２に導通する。
リード４Ｃは、図４に示すように、複数のワイヤ５Ａの各一端が接合されており、複数のワイヤ５Ａを介して、半導体素子１のドレイン電極１１に導通する。
リード４Ｄは、図４に示すように、制御素子３を搭載する。リード４Ｄは、ワイヤ５Ｈの一端が接合されており、ワイヤ５Ｈを介して、制御素子３の素子電極３２に導通する。
リード４Ｅは、図４に示すように、ワイヤ５Ｉの一端が接合されており、ワイヤ５Ｉを介して、制御素子３の素子電極３７に導通する。
リード４Ｆは、図４に示すように、ワイヤ５Ｊの一端が接合されており、ワイヤ５Ｊを介して、制御素子３の素子電極３１に導通する。
リード４Ｇは、図４に示すように、ワイヤ５Ｋの一端が接合されており、ワイヤ５Ｋを介して、制御素子３の素子電極３３に導通する。
リード４Ｈは、図４に示すように、ワイヤ５Ｌの一端が接合されており、ワイヤ５Ｌを介して、制御素子３の素子電極３４に導通する。
リードフレーム４において、各リード４Ａ～４Ｈは、図４に示すように、次に示す位置関係をとる。
リード４Ａとリード４Ｂとは、平面視において、ｘ方向に隣り合っている。リード４Ａとリード４Ｂとの間には、絶縁領域４９Ａ（理解の便宜上、図４においてドットで示す）が介在する。リード４Ａとリード４Ｂとは、ｘ方向に見て重なる。絶縁領域４９Ａが、特許請求の範囲に記載の「第２絶縁領域」に相当する。
リード４Ａとリード４Ｃとは、平面視において、ｙ方向に隣り合っている。リード４Ａとリード４Ｃとの間には、絶縁領域４９Ｂ（理解の便宜上、図４においてドットで示す）が介在する。リード４Ａとリード４Ｃとは、ｙ方向に見て重なる。絶縁領域４９Ｂが、特許請求の範囲に記載の「第１絶縁領域」に相当する。
リード４Ｂとリード４Ｃとは、平面視において、ｘ方向に隣り合っている。リード４Ｂとリード４Ｃとの間には、絶縁領域４９Ｃ（理解の便宜上、図４においてドットで示す）が介在する。リード４Ｂとリード４Ｃとは、ｘ方向に見て重なる。
リード４Ｃは、半導体素子１に対して、第１延出方向上に配置されており、リード４Ａは、半導体素子２に対して、第２延出方向上に配置されている。
リード４Ａおよびリード４Ｂはともに、リード４Ｄよりもｙ２方向に配置されている。リード４Ａおよびリード４Ｂはともに、ｙ方向に見てリード４Ｄに重なり、かつ、ｘ方向に見てリード４Ｄに重ならない。
リード４Ｅ、リード４Ｆ、リード４Ｇおよびリード４Ｈはそれぞれ、ｘ方向に見て、リード４Ｄに重なる。リード４Ｅおよびリード４Ｆは、ｙ方向に見て、リード４Ａおよびリード４Ｃに重なり、リード４Ｇおよびリード４Ｈは、ｙ方向に見て、リード４Ｂに重なる。リード４Ｅとリード４Ｇとは、ｘ方向に見て重なり、リード４Ｆとリード４Ｈとは、ｘ方向に見て重なる。リード４Ｄには、ｘ２方向に突き出た突出部があり、当該突出部は、ｙ方向において、リード４Ｇとリード４Ｈとの間に位置する。
リードフレーム４において、ｘ１方向側の端縁に沿って、リード４Ｃ、リード４Ａ、リード４Ｅおよびリード４Ｆがこの順に並んでおり、ｘ２方向側の端縁に沿って、リード４Ｂ、リード４Ｇ、リード４Ｄの上記突出部およびリード４Ｈがこの順に並んでいる。さらに、リードフレーム４において、ｙ１方向側の端縁に沿って、リード４Ｆ、リード４Ｄおよびリード４Ｈがこの順に並んでおり、ｙ２方向側の端縁に沿って、リード４Ｃおよびリード４Ｂがこの順に並んでいる。
本実施形態においては、リードフレーム４が、特許請求の範囲に記載の「導電性部材」に相当する。リード４Ａが、特許請求の範囲に記載の「第１導電体」に相当する。リード４Ｂが、特許請求の範囲に記載の「第２導電体」に相当する。リード４Ｃが、特許請求の範囲に記載の「第３導電体」に相当する。リード４Ｄが、特許請求の範囲に記載の「第４導電体」に相当する。リード４Ｅが、特許請求の範囲に記載の「第５導電体」に相当する。リード４Ｆが、特許請求の範囲に記載の「第６導電体」に相当する。リード４Ｇが、特許請求の範囲に記載の「第７導電体」に相当する。リード４Ｈが、特許請求の範囲に記載の「第８導電体」に相当する。
複数のワイヤ５Ａ～５Ｌはそれぞれ、離間した２つの部材を導通させる。各ワイヤ５Ａ～５Ｌは、いわゆるボンディングワイヤである。各ワイヤ５Ａ～５Ｌは、導電性の材料から構成される。各ワイヤ５Ａ～５Ｌの構成材料は、たとえばＡｕ（金）を含む金属、Ａｌ（アルミニウム）を含む金属、あるいはＣｕを含む金属などのいずれであってもよい。図４に示す例示においては、複数のワイヤ５Ａ～５Ｄの線径（太さ）は、複数のワイヤ５Ｅ～５Ｌの線径（太さ）よりも大きいが、同じあるいは小さくてもよい。なお、ワイヤ５Ａ～５Ｌの数はそれぞれ、図２に示す数に、限定されず、各パッド部１１１，１２１，１３１，１３２，２１１，２２１，２３１，２３２および各素子電極３１～３８のそれぞれの構成（平面視面積、配置および数など）、各ワイヤ５Ａ～５Ｌの線径、および、各ワイヤ５Ａ～５Ｌに流れる電流量などを考慮して、適宜変更してもよい。
複数のワイヤ５Ａはそれぞれ、図４および図５に示すように、一端が半導体素子１のドレイン電極１１（複数のパッド部１１１のいずれか）に接合され、他端がリード４Ｃに接合される。図４および図５に示す例示においては、３つのパッド部１１１の各々に対して、それぞれ３つのワイヤ５Ａが接合されている。各ワイヤ５Ａは、ドレイン電極１１（各パッド部１１１）とリード４Ｃとを導通させる。各ワイヤ５Ａは、図４に示すように、平面視において、絶縁領域４９Ｂに重なる。
複数のワイヤ５Ｂはそれぞれ、図４および図５に示すように、一端が半導体素子１のソース電極１２（複数のパッド部１２１のいずれか）に接合され、他端がリード４Ａに接合される。図４および図５に示す例示においては、２つのパッド部１２１の各々に対して、それぞれ３つのワイヤ５Ｂが接合されている。各ワイヤ５Ｂは、ソース電極１２（各パッド部１２１）とリード４Ａとを導通させる。
複数のワイヤ５Ｃはそれぞれ、図４および図５に示すように、一端が半導体素子２のドレイン電極２１（複数のパッド部２１１のいずれか）に接合され、他端がリード４Ａに接合される。図４および図５に示す例示においては、３つのパッド部２１１の各々に対して、それぞれ３つのワイヤ５Ｃが接合されている。各ワイヤ５Ｃは、ドレイン電極２１（各パッド部２１１）とリード４Ａとを導通させる。各ワイヤ５Ｃは、図４に示すように、平面視において、絶縁領域４９Ａに重なる。
複数のワイヤ５Ｄはそれぞれ、図４および図５に示すように、一端が半導体素子２のソース電極２２（複数のパッド部２２１のいずれか）に接合され、他端がリード４Ｂに接合される。図４および図５に示す例示においては、２つのパッド部２２１の各々に対して、それぞれ３つのワイヤ５Ｄが接合されている。各ワイヤ５Ｄは、ソース電極２２（各パッド部２２１）とリード４Ｂとを導通させる。
ワイヤ５Ｅは、図４に示すように、一端が制御素子３の素子電極３５に接合され、他端が半導体素子１のゲート電極１３（パッド部１３１）に接合される。ワイヤ５Ｅは、素子電極３５とゲート電極１３（パッド部１３１）とを導通させる。ワイヤ５Ｅは、図４に示すように、平面視において、リードフレーム４のうちリード４Ａおよびリード４Ｄのみに重なる。つまり、ワイヤ５Ｅは、平面視において、リード４Ｂ，４Ｃ，４Ｅ～４Ｈに重ならない。
ワイヤ５Ｆは、図４に示すように、一端が制御素子３の素子電極３６に接合され、他端が半導体素子２のゲート電極２３（パッド部２３１）に接合される。ワイヤ５Ｆは、素子電極３６とゲート電極２３（パッド部２３１）とを導通させる。ワイヤ５Ｆは、図４に示すように、平面視において、リードフレーム４のうちリード４Ｂおよびリード４Ｄのみに重なる。つまり、ワイヤ５Ｆは、平面視において、リード４Ａ，４Ｃ，４Ｅ～４Ｈに重ならない。
ワイヤ５Ｇは、図４に示すように、一端が制御素子３の素子電極３８に接合され、他端がリード４Ａに接合される。ワイヤ５Ｇは、素子電極３８とリード４Ａとを導通させる。
ワイヤ５Ｈは、図４に示すように、一端が制御素子３の素子電極３２に接合され、他端がリード４Ｄに接合される。ワイヤ５Ｈは、素子電極３２とリード４Ｄとを導通させる。
ワイヤ５Ｉは、図４に示すように、一端が制御素子３の素子電極３７に接合され、他端がリード４Ｅに接合される。ワイヤ５Ｉは、素子電極３７とリード４Ｅとを導通させる。
ワイヤ５Ｊは、図４に示すように、一端が制御素子３の素子電極３１に接合され、他端がリード４Ｆに接合される。ワイヤ５Ｊは、素子電極３１とリード４Ｆとを導通させる。
ワイヤ５Ｋは、図４に示すように、一端が制御素子３の素子電極３３に接合され、他端がリード４Ｇに接合される。ワイヤ５Ｋは、素子電極３３とリード４Ｇとを導通させる。
ワイヤ５Ｌは、図４に示すように、一端が制御素子３の素子電極３４に接合され、他端がリード４Ｈに接合される。ワイヤ５Ｌは、素子電極３４とリード４Ｈとを導通させる。
本実施形態においては、ワイヤ５Ａが、特許請求の範囲に記載の「第１接続部材」に相当する。ワイヤ５Ｂが、特許請求の範囲に記載の「第２接続部材」に相当する。ワイヤ５Ｃが、特許請求の範囲に記載の「第３接続部材」に相当する。ワイヤ５Ｄが、特許請求の範囲に記載の「第４接続部材」に相当する。ワイヤ５Ｅが、特許請求の範囲に記載の「第５接続部材」に相当する。ワイヤ５Ｆが、特許請求の範囲に記載の「第６接続部材」に相当する。
封止部材６は、半導体素子１，２および制御素子３の保護部材である。封止部材６は、図２に示すように、各半導体素子１，２、制御素子３、リードフレーム４の一部および複数のワイヤ５Ａ～５Ｌを覆う。封止部材６の構成材料は、電気絶縁性の樹脂材料であり、たとえばエポキシ樹脂である。封止部材６は、たとえば平面視矩形状である。なお、封止部材６の形状は、図１～図４に示す例示に、限定されない。封止部材６は、図１、図３および図４に示すように、樹脂主面６１、樹脂裏面６２および複数の樹脂側面６３１～６３４を有する。
樹脂主面６１および樹脂裏面６２は、ｚ方向において離間する。樹脂主面６１は、図１に示すように、ｚ２方向を向き、樹脂裏面６２は、図３に示すように、ｚ１方向を向く。樹脂裏面６２から、各リード４Ａ～４Ｊの一部（ｚ１方向を向く面）が露出する。複数の樹脂側面６３１～６３４の各々は、ｚ方向において樹脂主面６１および樹脂裏面６２に挟まれており、かつ、これらの両方に繋がる。図４に示すように、樹脂側面６３１，６３２は、ｘ方向において離間しており、樹脂側面６３１は、ｘ１方向を向き、樹脂側面６３２は、ｘ２方向を向く。図４に示すように、樹脂側面６３３，６３４は、ｙ方向において離間しており、樹脂側面６３３は、ｙ１方向を向き、樹脂側面６３４は、ｙ２方向を向く。
次に、半導体装置Ａ１を備えた電力変換装置Ｗ１について、図９～図１１を参照して、説明する。なお、以下の説明において、基準電位をグラウンド電圧ＶGNDという場合がある。
図９は、電力変換装置Ｗ１の回路構成図である。図９に示す電力変換装置Ｗ１は、同期整流型の降圧型ＤＣ／ＤＣコンバータである。なお、電力変換装置Ｗ１は、定電流制御を行う回路構成、定電圧制御を行う回路構成、あるいは、定電力制御を行う回路構成のいずれであってもよい。電力変換装置Ｗ１は、入力電圧Ｖｉｎを降圧して、所望の出力電圧Ｖｏｕｔを生成する電源回路である。出力電圧Ｖｏｕｔは、負荷ＬＯに供給される。なお、図９に示す回路図は、一例である。
電力変換装置Ｗ１は、図９に示すように、その回路構成において、半導体装置Ａ１、２つの外部電源ＰＳ１，ＰＳ２および複数のディスクリート部品（複数のコンデンサＣ１１～Ｃ１４およびインダクタＬ１）を含んでいる。また、半導体装置Ａ１は、図９に示すように、その回路構成において、複数の外部端子Ｔ１～Ｔ８、２つの半導体素子１，２および制御素子３を備えている。なお、複数のディスクリート部品の１つ以上が半導体装置Ａ１に内蔵されていてもよい。
外部電源ＰＳ１は、制御素子３を駆動するための電源電圧ＶＣＣを発生させる。外部電源ＰＳ１の高電位側の端子は、外部端子Ｔ１に接続されている。外部電源ＰＳ１の低電位側の端子は、第１接地端ＧＮＤ１に接続され、基準電位に接地されている。外部電源ＰＳ１には、コンデンサＣ１１が並列に接続されている。コンデンサＣ１１は、電源電圧ＶＣＣを安定させるバイパスコンデンサである。
外部電源ＰＳ２は、入力電圧Ｖｉｎを発生させる。外部電源ＰＳ２の高電位側の端子は、外部端子Ｔ３に接続されている。外部電源ＰＳ２の低電位側の端子は、第２接地端ＧＮＤ２に接続され、基準電位に接地されている。なお、第１接地端ＧＮＤ１および第２接地端ＧＮＤ２はともに同一の基準電位への接地端である場合を示すが、第１接地端ＧＮＤ１の基準電位と第２接地端ＧＮＤ２の基準電位とを異ならせてもよい。外部電源ＰＳ２には、コンデンサＣ１２が並列に接続されている。コンデンサＣ１２は、入力電圧Ｖｉｎを安定させるバイパスコンデンサである。
インダクタＬ１は、２つの端子を含んでおり、一方の端子が外部端子Ｔ７に接続され、他方の端子が負荷ＬＯおよびコンデンサＣ１３に接続されている。コンデンサＣ１３は、第１端がインダクタＬ１に接続され、第２端が第２接地端ＧＮＤ２に接続されている。インダクタＬ１とコンデンサＣ１３とは、ＬＣフィルタ回路を構成する。コンデンサＣ１４は、第１端が外部端子Ｔ７に接続され、第２端が外部端子Ｔ８に接続される。コンデンサＣ１４は、後述のダイオードＤ１とともに、ブートストラップ回路を構成する。コンデンサＣ１４は、ブート電圧ＶＢを発生させる。
外部端子Ｔ１は、電源電圧ＶＣＣの入力端である。外部端子Ｔ１は、外部電源ＰＳ１の高電位側の端子に接続されている。外部端子Ｔ１は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ１）に接続される。外部端子Ｔ１は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｆに対応する。
外部端子Ｔ２は、第１接地端ＧＮＤ１に接続され、基準電位に接地されている。外部端子Ｔ２は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ２）に接続される。外部端子Ｔ２は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｄに対応する。
外部端子Ｔ３は、入力電圧Ｖｉｎの入力端である。外部端子Ｔ３は、外部電源ＰＳ２の高電位側の端子に接続されている。外部端子Ｔ３は、半導体装置Ａ１の内部において、半導体素子１のドレインに接続される。外部端子Ｔ３は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｃに対応する。
外部端子Ｔ４は、第２接地端ＧＮＤ２に接続され、基準電位に接地されている。外部端子Ｔ４は、半導体装置Ａ１の内部において、半導体素子２のソースに接続される。外部端子Ｔ４は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｂに対応する。
外部端子Ｔ５は、制御信号ＳＨの入力端である。制御信号ＳＨは、半導体素子１のスイッチング動作を制御するための信号である。制御信号ＳＨは、たとえば、ハイレベルとローレベルとが交互に切り替わる矩形パルス波である。外部端子Ｔ５は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ３）に接続される。外部端子Ｔ５は、たとえば半導体装置Ａ１のモジュール構造におけるリード４Ｇに対応する。
外部端子Ｔ６は、制御信号ＳＬの入力端である。制御信号ＳＬは、半導体素子２のスイッチング動作を制御するための信号である。制御信号ＳＬは、たとえば、ハイレベルとローレベルとが交互に切り替わる矩形パルス波である。制御信号ＳＬと制御信号ＳＨとは、ハイレベル期間とローレベル期間とが互いに反転している。外部端子Ｔ６は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ４）に接続される。外部端子Ｔ６は、たとえば半導体装置Ａ１のモジュール構造におけるリード４Ｈに対応する。
外部端子Ｔ７は、出力電圧ＶSWの出力端である。出力電圧ＶSWは、半導体素子１と半導体素子２との各スイッチング動作によって生成される電圧信号である。外部端子Ｔ７は、半導体装置Ａ１の内部において、半導体素子１のソースと半導体素子２のドレインとの接続点に接続される。外部端子Ｔ７は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ａに対応する。
外部端子Ｔ８は、ブート電圧ＶＢの入力端である。ブート電圧ＶＢは、コンデンサＣ１４および後述のダイオードＤ１によって生成される電圧信号である。外部端子Ｔ８は、コンデンサＣ１４の第２端が接続されている。外部端子Ｔ８は、半導体装置Ａ１の内部において、制御素子３（後述の接続端子ＴＣ７）に接続される。外部端子Ｔ８は、たとえば、半導体装置Ａ１のモジュール構造におけるリード４Ｅに対応する。
２つの半導体素子１，２は、図９に示すように、ＭＯＳＦＥＴである。各半導体素子１，２は、ゲートに入力される駆動信号ＧＨ，ＧＬに応じて、導通状態（オン状態）と遮断状態（オフ状態）とが切り替わる。２つの半導体素子１，２は、ハーフブリッジ型のスイッチング回路を構成しており、半導体素子１は、当該スイッチング回路の上アームであり、半導体素子２は、当該スイッチング回路の下アームである。
半導体素子１のドレインは、外部端子Ｔ３に接続され、半導体素子１のソースは、半導体素子２のドレインに接続されている。半導体素子１のゲートは、制御素子３（後述の接続端子ＴＣ５）に接続されている。
半導体素子１は、制御素子３からゲートに駆動信号ＧＨ（第１駆動信号）が入力されることで、当該駆動信号ＧＨに応じて、スイッチング動作を行う。半導体素子１は、ゲートに入力される駆動信号ＧＨがハイレベルのとき、導通状態となり、ゲートに入力される駆動信号ＧＨがローレベルのとき、遮断状態となる。なお、半導体素子１は、ノーマリーオフタイプであるものとするが、ノーマリーオンタイプであってもよい。
半導体素子２のドレインは、半導体素子１のソースに接続され、半導体素子２のソースは、外部端子Ｔ４に接続されている。半導体素子２のゲートは、制御素子３（後述の接続端子ＴＣ６）に接続されている。
半導体素子２は、制御素子３からゲートに駆動信号ＧＬ（第２駆動信号）が入力されることで、当該駆動信号ＧＬに応じて、スイッチング動作を行う。半導体素子２は、ゲートに入力される駆動信号ＧＬがハイレベルのとき、導通状態となり、ゲートに入力される駆動信号ＧＬがローレベルのとき、遮断状態となる。なお、半導体素子２は、ノーマリーオフタイプであるものとするが、ノーマリーオンタイプであってもよい。
半導体素子１のソースと半導体素子２のドレインとの接続点は、外部端子Ｔ７に接続されるとともに、制御素子３（後述の接続端子ＴＣ８）に接続されている。半導体素子１のスイッチング動作と半導体素子２のスイッチング動作によって、外部端子Ｔ７に、出力電圧ＶSWが印加される。
制御素子３は、主に、２つの半導体素子１，２のスイッチング動作を制御する。制御素子３は、入力される各制御信号ＳＨ，ＳＬに基づき、各駆動信号ＧＨ，ＧＬを生成し、生成した各駆動信号ＧＨ，ＧＬを各半導体素子１，２に入力する。制御素子３は、その内部回路において、複数の接続端子ＴＣ１～ＴＣ８、２つのドライブ回路ＤＲ１，ＤＲ２およびダイオードＤ１を含んでいる。制御素子３は、２つのドライブ回路ＤＲ１，ＤＲ２およびダイオードＤ１が１チップ化されたＩＣである。
接続端子ＴＣ１は、外部端子Ｔ１に接続されており、制御素子３における電源電圧ＶＣＣの入力端である。接続端子ＴＣ１は、半導体装置Ａ１のモジュール構造における素子電極３１に対応する。よって、素子電極３１に電源電圧ＶＣＣが入力される。
接続端子ＴＣ２は、外部端子Ｔ２に接続されており、第１接地端ＧＮＤ１に接地される。接続端子ＴＣ２は、半導体装置Ａ１のモジュール構造における素子電極３２に対応する。よって、素子電極３２は第１接地端ＧＮＤ１に接地される。
接続端子ＴＣ３は、外部端子Ｔ５に接続されており、制御素子３における制御信号ＳＨの入力端である。接続端子ＴＣ３は、半導体装置Ａ１のモジュール構造における素子電極３３に対応する。よって、素子電極３３に制御信号ＳＨが入力される。
接続端子ＴＣ４は、外部端子Ｔ６に接続されており、制御素子３における制御信号ＳＬの入力端である。接続端子ＴＣ４は、半導体装置Ａ１のモジュール構造における素子電極３４に対応する。よって、素子電極３４に制御信号ＳＬが入力される。
接続端子ＴＣ５は、駆動信号ＧＨの出力端である。接続端子ＴＣ５は、半導体素子１のゲートに接続されている。接続端子ＴＣ５は、半導体装置Ａ１のモジュール構造における素子電極３５に対応する。よって、素子電極３５から駆動信号ＧＨが出力される。
接続端子ＴＣ６は、駆動信号ＧＬの出力端である。接続端子ＴＣ６は、半導体素子２のゲートに接続されている。接続端子ＴＣ６は、半導体装置Ａ１のモジュール構造における素子電極３６に対応する。よって、素子電極３６から駆動信号ＧＬが出力される。
接続端子ＴＣ７は、外部端子Ｔ８に接続されており、制御素子３におけるブート電圧ＶＢの入力端である。接続端子ＴＣ７は、半導体装置Ａ１のモジュール構造における素子電極３７に対応する。よって、素子電極３７にブート電圧ＶＢが入力される。
接続端子ＴＣ８は、半導体素子１（ソース）と半導体素子２（ドレイン）との接続点に接続されており、出力電圧ＶSWの入力端である。接続端子ＴＣ８は、半導体装置Ａ１のモジュール構造における素子電極３８に対応する。よって、素子電極３８から出力電圧ＶSWが入力される。
ドライブ回路ＤＲ１は、入力される制御信号ＳＨに基づき、駆動信号ＧＨを生成する。駆動信号ＧＨは、半導体素子１をスイッチング動作させるための信号であって、制御信号ＳＨを、半導体素子１のスイッチング動作に必要なレベルまで引き上げた信号である。ドライブ回路ＤＲ１は、生成した駆動信号ＧＨを接続端子ＴＣ５から出力する。接続端子ＴＣ５は半導体素子１のゲートに接続されているので、駆動信号ＧＨは、半導体素子１のゲートに入力される。駆動信号ＧＨは、ブート電圧ＶＢをハイレベル、半導体素子１のソース電圧をローレベルとする信号である。半導体素子１のソース電圧は、接続端子ＴＣ８を介して、ドライブ回路ＤＲ１に入力される。半導体素子１のゲート電圧は、半導体素子１のソース電圧を基準に与えられる。なお、ドライブ回路ＤＲ１は、制御素子３の外部に配置されていてもよい。
ドライブ回路ＤＲ２は、入力される制御信号ＳＬに基づき、駆動信号ＧＬを生成する。駆動信号ＧＬは、半導体素子２をスイッチング動作させるための信号であって、制御信号ＳＬを、半導体素子２のスイッチング動作に必要なレベルまで引き上げた信号である。ドライブ回路ＤＲ２は、生成した駆動信号ＧＬを接続端子ＴＣ６から出力する。接続端子ＴＣ６は半導体素子２のゲートに接続されているので、駆動信号ＧＬは、半導体素子２のゲートに入力される。駆動信号ＧＬは、電源電圧ＶＣＣをハイレベル、グラウンド電圧ＶGNDをローレベルとする信号である。半導体素子２のゲート電圧は、グラウンド電圧ＶGNDを基準に与えられる。なお、ドライブ回路ＤＲ２は、制御素子３の外部に配置されていてもよい。
ダイオードＤ１は、アノードが接続端子ＴＣ１に接続され、カソードが接続端子ＴＣ７に接続される。ダイオードＤ１は、コンデンサＣ１４とともに、ブートストラップ回路を構成する。ブートストラップ回路は、ブート電圧ＶＢを生成し、これをドライブ回路ＤＲ１に供給する。なお、ダイオードＤ１は、制御素子３の外部に配置されていてもよい。
次に、半導体装置Ａ１の動作例について、説明する。
半導体装置Ａ１は、外部端子Ｔ５，Ｔ６から制御素子３に制御信号ＳＨ，ＳＬが入力されると、制御素子３によって、駆動信号ＧＨ，ＧＬが生成される。そして、制御素子３から半導体素子１，２の各ゲートに、各駆動信号ＧＨ，ＧＬが入力される。半導体装置Ａ１は、各駆動信号ＧＨ，ＧＬにより、半導体素子１が導通状態であり、かつ、半導体素子２が遮断状態である第１期間と、半導体素子１が遮断状態であり、かつ、半導体素子２が導通状態である第２期間とを交互に繰り返させる。このとき、第１期間においては、外部端子Ｔ７には入力電圧Ｖｉｎが印加される。一方、第２期間においては、外部端子Ｔ７は基準電位に接地される（外部端子Ｔ７にはグラウンド電圧ＶGNDが印加される）。したがって、外部端子Ｔ７からの出力電圧ＶSWは、ハイレベルが入力電圧Ｖｉｎであり、ローレベルがグラウンド電圧ＶGNDであるパルス波となる。そして、出力電圧ＶSWは、インダクタＬ１とコンデンサＣ１３で平滑化されることで、直流電圧の出力電圧Ｖｏｕｔに変換される。半導体装置Ａ１は、以上のように動作することで、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変圧（降圧）する。
第１期間と第２期間とは所定の周期で交互に繰り返されており、１周期における第１期間と第２期間との比率に応じて、降圧比を変えることができる。たとえば、第１期間が１周期の２５％（第２期間が１周期の７５％）のとき、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの１／４倍に変圧される（Ｖｏｕｔ＝Ｖｉｎ×（２５／１００））。なお、第１期間と第２期間との間に、半導体素子１，２がともに遮断状態となるデッドタイムを設けてもよい。
図１０および図１１は、電力変換装置Ｗ１の構造例であって、回路基板Ｂ１に半導体装置Ａ１を含む電子部品を実装した状態を示している。図１０は、電力変換装置Ｗ１を示す斜視図である。図１１は、電力変換装置Ｗ１を示す平面図である。図１０および図１１において、半導体装置Ａ１を想像線（二点鎖線）で示している。なお、図１０および図１１においては、電力変換装置Ｗ１の一部が示されており、すべての電子部品および配線パターンを記載したものではない。たとえば、インダクタＬ１やコンデンサＣ１３などを省略している。
回路基板Ｂ１は、たとえばガラスエポキシ基板などのプリント基板である。回路基板Ｂ１は、１つのレイヤを有する片面基板、２つのレイヤを有する両面基板および３つ以上のレイヤを有する多層基板のいずれであってもよい。回路基板Ｂ１は、電力変換装置Ｗ１における各電子部品が搭載されている。図１０および図１１に示す例示においては、回路基板Ｂ１には、半導体装置Ａ１の他、複数のコンデンサＣ１１，Ｃ１２，Ｃ１４が実装されている。回路基板Ｂ１には、複数の配線パターン９１～９８が形成されている。各配線パターン９１～９８の構成材料は、たとえば銅を含む金属である。複数の配線パターン９１～９８は、図９に示す回路図における配線の一部である。複数の配線パターン９１～９８は、互いに離間している。
配線パターン９１は、リード４Ａが接合されており、リード４Ａに導通する。配線パターン９１には、リード４Ａを介して、出力電圧ＶSW（半導体素子１と半導体素子２との各スイッチング動作によって生成される電圧）が印加される。
配線パターン９２は、リード４Ｂが接合されており、リード４Ｂに導通する。配線パターン９２は、第２接地端ＧＮＤ２（基準電位）に接地される。よって、リード４Ｂ、複数のワイヤ５Ｄおよびソース電極２２も、第２接地端ＧＮＤ２（基準電位）に接地される。
配線パターン９３は、リード４Ｃが接合されており、リード４Ｃに導通する。配線パターン９３は、外部電源ＰＳ２の高電位側の端子が接続され、入力電圧Ｖｉｎが印加される。配線パターン９３に印加される入力電圧Ｖｉｎは、リード４Ｃに伝達され、複数のワイヤ５Ａを介して、ドレイン電極１１に入力される。
配線パターン９４は、リード４Ｄが接合されており、リード４Ｄに導通する。配線パターン９４は、第１接地端ＧＮＤ１（基準電位）に接地される。よって、リード４Ｄ、ワイヤ５Ｈおよび素子電極３２も、第１接地端ＧＮＤ１（基準電位）に接地される。
配線パターン９５は、リード４Ｅが接合されており、リード４Ｅに導通する。配線パターン９５には、ブート電圧ＶＢが印加される。配線パターン９５に入力されたブート電圧ＶＢは、リード４Ｅに伝達され、ワイヤ５Ｉを介して、制御素子３の素子電極３７に入力される。
配線パターン９６は、リード４Ｆが接合されており、リード４Ｆに導通する。配線パターン９６は、外部電源ＰＳ１の高電位側の端子が接続され、電源電圧ＶＣＣが印加される。配線パターン９６に印加された電源電圧ＶＣＣは、リード４Ｆに伝達され、ワイヤ５Ｊを介して、制御素子３の素子電極３１に入力される。
配線パターン９７は、リード４Ｇが接合されており、リード４Ｇに導通する。配線パターン９７は、制御信号ＳＨが入力される。配線パターン９７に入力された制御信号ＳＨは、リード４Ｇに伝達され、ワイヤ５Ｋを介して、制御素子３の素子電極３３に入力される。
配線パターン９８は、リード４Ｈが接合されており、リード４Ｈに導通する。配線パターン９８は、制御信号ＳＬが入力される。配線パターン９８に入力された制御信号ＳＬは、リード４Ｈに伝達され、ワイヤ５Ｌを介して、制御素子３の素子電極３４に入力される。
各配線パターン９１～９８と各リード４Ａ～４Ｈとの上記各接合は、たとえばはんだ（図示略）による。
コンデンサＣ１１は、平面視において、配線パターン９４と配線パターン９６とに跨っている。コンデンサＣ１１は、２つの端子を含んでおり、一方の端子が配線パターン９４に接合され、他方の端子が配線パターン９６に接合されている。これらの接合は、たとえばはんだ（図示略）による。コンデンサＣ１１を介して、リード４Ｄとリード４Ｆとが導通している。これにより、図９の回路図に示すように、コンデンサＣ１１が、外部端子Ｔ１と外部端子Ｔ２（第１接地端ＧＮＤ１）との間に接続されている。
コンデンサＣ１２は、平面視において、配線パターン９２と配線パターン９３とに跨っている。コンデンサＣ１２は、２つの端子を含んでおり、一方の端子が配線パターン９２に接合され、他方の端子が配線パターン９３に接合されている。これらの接合は、たとえばはんだ（図示略）による。コンデンサＣ１２を介して、リード４Ｂとリード４Ｃとが導通している。これにより、図９の回路図に示すように、コンデンサＣ１２が、外部端子Ｔ３と外部端子Ｔ４（第２接地端ＧＮＤ２）との間に接続されている。
コンデンサＣ１４は、平面視において、配線パターン９１と配線パターン９５とに跨っている。コンデンサＣ１４は、２つの端子を含んでおり、一方の端子が配線パターン９１に接合され、他方の端子が配線パターン９５に接合されている。これらの接合は、たとえばはんだ（図示略）による。コンデンサＣ１４を介して、リード４Ａとリード４Ｅとが導通している。これにより、図９の回路図に示すように、コンデンサＣ１４が、外部端子Ｔ７と外部端子Ｔ８との間に接続されている。
以上のように構成された半導体装置Ａ１の作用効果は、次の通りである。
半導体装置Ａ１は、リード４Ａ、リード４Ｂおよびリード４Ｃを備えている。リード４Ｃは、半導体素子１のドレイン電極１１に導通し、リード４Ａは、半導体素子１のソース電極１２および半導体素子２のドレイン電極２１に導通し、リード４Ｂは、半導体素子２のソース電極２２に導通する。リード４Ａとリード４Ｂとは、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃは、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。この構成によると、リード４Ａとリード４Ｂとリード４Ｃとが近接して配置することができる。よって、リード４Ｃから、半導体素子１のドレイン電極１１－ソース電極１２、リード４Ａおよび半導体素子２のドレイン電極２１－ソース電極２２を介して、リード４Ｂに流れる電流の経路（パワー系電流経路）の配線を短くできる。したがって、半導体装置Ａ１は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ１は、半導体素子１において、複数のパッド部１１１（ドレイン電極１１）および複数のパッド部１２１（ソース電極１２）はそれぞれ、第１延出方向に延びている。また、半導体素子２において、複数のパッド部２１１（ドレイン電極２１）および複数のパッド部２２１（ソース電極２２）はそれぞれ、第２延出方向に延びている。そして、第２延出方向は、第１延出方向に対して、傾いている。この傾き角度は、たとえば１０°以上１７０°以下である。仮に、第１延出方向と第２延出方向とが同じであり、かつ、半導体素子１と半導体素子２とがこれらの延出方向と同じ方向に並んでいる場合を想定する。この場合、複数のワイヤ５Ａ～５Ｄが短くなるように配線すると、リード４Ｃとリード４Ｂとが上記延出方向においてリード４Ａを挟んで互いに反対側に位置される。一方、半導体装置Ａ１においては、第１延出方向に対して第２延出方向に対して、傾いているため、リード４Ｂをリード４Ｃの近くに配置することができる。したがって、上記パワー系電流経路の配線を短くすることが可能となる。
半導体装置Ａ１は、半導体素子１を搭載するリード４Ａ、半導体素子２を搭載するリード４Ｂ、および、制御素子３を搭載するリード４Ｄを備えている。リード４Ａとリード４Ｂとは、ｘ方向に見て、互いに重なっており、リード４Ｄは、ｙ方向に見て、リード４Ａおよびリード４Ｂの両方に重なっている。この構成によると、特許文献１に記載の半導体装置よりも、半導体素子１と半導体素子２との離間距離を短くすることができる。具体的には、特許文献１に記載の半導体装置では、平面視において、２つの半導体素子（スイッチング素子）が制御素子（制御用ＩＣ）を挟んで互いに反対側に配置されている。そのため、２つの半導体素子の接続を、制御素子を避けて配線する必要があり、配線距離が長くなる傾向があった。一方、半導体装置Ａ１では、半導体素子１と半導体素子２との間に制御素子３が配置されていないため、半導体素子１と半導体素子２とを接続する配線の距離（本実施形態においては、各ワイヤ５Ｂ，５Ｃおよびリード４Ａの一部の各長さ）を短くできる。したがって、半導体装置Ａ１は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ１は、リード４Ａおよびリード４Ｂがともに、リード４Ｄよりもｙ２方向に配置されており、ｙ方向に見て、リード４Ｄに重なっている。よって、半導体素子１および半導体素子２をｙ方向の一方側に配置し、制御素子３をｙ方向の他方側に配置することができる。半導体装置Ａ１の通電時において、半導体素子１，２および制御素子３が発熱する。半導体素子１，２の発熱量は、制御素子３の発熱量よりも大きい。この半導体素子１，２からの熱が、制御素子３に伝達すると、伝達された熱によって、制御素子３の動作不良や性能低下が生じる可能性がある。しかしながら、半導体装置Ａ１は、リード４Ａ，４Ｂを、リード４Ｄのｙ方向の一方側（ｙ２方向側）に配置することで、各半導体素子１，２と制御素子３とを分けて配置している。これにより、半導体装置Ａ１は、半導体素子１，２からの制御素子３に伝達される熱を抑制して、制御素子３の動作不良や性能低下を抑制できる。
半導体装置Ａ１は、ワイヤ５Ｅを備えており、当該ワイヤ５Ｅは、平面視において、リードフレーム４のうちリード４Ａおよびリード４Ｄのみに重なる。この構成によると、半導体素子１と制御素子３との間に、他のリードが配置されないため、半導体素子１と制御素子３との離間距離を小さくすることが可能である。よって、ワイヤ５Ｅの長さを短くできるので、ワイヤ５Ｅの寄生インダクタンスや寄生抵抗を抑制できる。特に、ワイヤ５Ｅは、半導体素子１のスイッチング動作を制御する駆動信号（駆動信号ＧＨ）の伝送線であるので、半導体素子１のスイッチング動作の応答性の低下やスイッチング動作の誤動作を抑制できる。
半導体装置Ａ１は、ワイヤ５Ｆを備えており、当該ワイヤ５Ｆは、平面視において、リードフレーム４のうちリード４Ａおよびリード４Ｄのみに重なる。この構成によると、半導体素子２と制御素子３との間に、他のリードが配置されないため、半導体素子２と制御素子３との離間距離を小さくすることが可能である。よって、ワイヤ５Ｆの長さを短くできるので、ワイヤ５Ｆの寄生インダクタンスや寄生抵抗を抑制できる。特に、ワイヤ５Ｆは、半導体素子２のスイッチング動作を制御する駆動信号（駆動信号ＧＬ）の伝送線であるので、半導体素子２のスイッチング動作の応答性の低下やスイッチング動作の誤動作を抑制できる。
第１実施形態では、第１接地端ＧＮＤ１および第２接地端ＧＮＤ２はともに同一の基準電位への接地端である場合を示したが、第１接地端ＧＮＤ１の基準電位と第２接地端ＧＮＤ２の基準電位とを異ならせてもよい。半導体装置Ａ１において、半導体素子１と半導体素子２との各スイッチング動作によって、第２接地端ＧＮＤ２の電位が揺れる可能性がある。このとき、仮に、第１接地端ＧＮＤ１と第２接地端ＧＮＤ２とが同電位であると、第２接地端ＧＮＤ２の電位の変動に応じて、第１接地端ＧＮＤ１の電位も変動することがある。この第１接地端ＧＮＤ１の変動は、制御素子３の誤動作の原因となる。そこで、第１接地端ＧＮＤ１の電位と第２接地端ＧＮＤ２の電位とを異ならせることで、第２接地端ＧＮＤ２の電位が揺れても、第１接地端ＧＮＤ１の電位の揺れを抑制できる。したがって、この変形例では、制御素子３の誤動作を抑制できる。たとえば、半導体装置Ａ１においては、第１接地端ＧＮＤ１に接地されるリード４Ｄと、第２接地端ＧＮＤ２に接地されるリード４Ｂとを離間させているため、第１接地端ＧＮＤ１（リード４Ｄ）と第２接地端ＧＮＤ２（リード４Ｂ）との電位を異ならせることが可能である。
次に、第２実施形態にかかる半導体装置Ａ２について、図１２および図１３を参照して、説明する。図１２は、半導体装置Ａ２を備えた電力変換装置Ｗ２を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。図１３は、電力変換装置Ｗ２の回路構成図を示している。
半導体装置Ａ２は、図１２および図１３に示すように、半導体装置Ａ１と比較して、複数のコンデンサＣ２１，Ｃ２２，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７をさらに備えている。また、電力変換装置Ｗ２は、電力変換装置Ｗ１と比較して、複数の抵抗器Ｒ１５，Ｒ１６をさらに備えている。
コンデンサＣ２１は、２つの端子を含んでおり、図１２に示すように、一方の端子がリード４Ｄに接合され、他方の端子がリード４Ｆに接合されている。これにより、リード４Ｄとリード４Ｆとは、第１実施形態と同様に、配線パターン９４，９６およびコンデンサＣ１１を介して導通するとともに、コンデンサＣ２１を介して導通する。コンデンサＣ２１は、図１３に示すように、コンデンサＣ１１に対して並列に接続されている。なお、コンデンサＣ２１の接合は、たとえばはんだ（図示略）による。コンデンサＣ２１は、封止部材６に覆われており、半導体装置Ａ２に内蔵されている。図１２に示す例示においては、１つのコンデンサＣ２１を備えているが、複数のコンデンサＣ２１を備えていてもよい。このとき、複数のコンデンサＣ２１はそれぞれ、リード４Ｄとリード４Ｆとに接合される。コンデンサＣ２１の容量（複数のコンデンサＣ２１を備える場合はそれらの合成容量）は、コンデンサＣ１１の容量（複数のコンデンサＣ１１を備える場合はそれらの合成容量）以下であり、かつ、コンデンサＣ２１の平面視面積は、コンデンサＣ１１の平面視面積以下である。なお、コンデンサＣ２１の構成（容量や平面視面積など）は、これに限定されない。コンデンサＣ２１が、特許請求の範囲に記載の「第３コンデンサ」に相当する。
コンデンサＣ２２は、２つの端子を含んでおり、図１２に示すように、一方の端子がリード４Ｂに接合され、他方の端子がリード４Ｃに接合されている。これにより、リード４Ｂとリード４Ｃとは、第１実施形態と同様に、配線パターン９２，９３およびコンデンサＣ１２を介して導通するとともに、コンデンサＣ２２を介して導通する。コンデンサＣ２２は、図１３に示すように、コンデンサＣ１２に対して並列に接続されている。なお、コンデンサＣ２２の接合は、たとえばはんだ（図示略）による。コンデンサＣ２２は、封止部材６に覆われており、半導体装置Ａ２に内蔵されている。図１２に示す例示においては、１つのコンデンサＣ２２を備えているが、複数のコンデンサＣ２２を備えていてもよい。このとき、複数のコンデンサＣ２２はそれぞれ、リード４Ｂとリード４Ｃとに接合される。コンデンサＣ２２の容量（複数のコンデンサＣ２２を備える場合はそれらの合成容量）は、コンデンサＣ１２の容量（複数のコンデンサＣ１２を備える場合はそれらの合成容量）以下であり、かつ、コンデンサＣ２２の平面視面積は、コンデンサＣ１２の平面視面積以下である。なお、コンデンサＣ２２の構成（容量や平面視面積など）は、これに限定されない。コンデンサＣ２２が、特許請求の範囲に記載の「第１コンデンサ」に相当する。
コンデンサＣ２４は、２つの端子を含んでおり、図１２に示すように、一方の端子がリード４Ａに接合され、他方の端子がリード４Ｅに接合されている。これにより、リード４Ａとリード４Ｅとは、第１実施形態と同様に、配線パターン９１，９５およびコンデンサＣ１４を介して導通するとともに、コンデンサＣ２４を介して導通する。コンデンサＣ２４は、図１３に示すように、コンデンサＣ１４に対して並列に接続されている。なお、コンデンサＣ２４の接合は、たとえばはんだ（図示略）による。コンデンサＣ２４は、封止部材６に覆われており、半導体装置Ａ２に内蔵されている。図１２に示す例示においては、１つのコンデンサＣ２４を備えているが、複数のコンデンサＣ２４を備えていてもよい。このとき、複数のコンデンサＣ２４はそれぞれ、リード４Ａとリード４Ｅとに接合される。コンデンサＣ２４の容量（複数のコンデンサＣ２４を備える場合はそれらの合成容量）は、コンデンサＣ１４の容量（複数のコンデンサＣ１４を備える場合はそれらの合成容量）以下であり、かつ、コンデンサＣ２４の平面視面積は、コンデンサＣ１４の平面視面積以下である。なお、コンデンサＣ２４の構成（容量や平面視面積など）は、これに限定されない。コンデンサＣ２４が、特許請求の範囲に記載の「第２コンデンサ」に相当する。
コンデンサＣ２５は、２つの端子を含んでおり、図１２に示すように、一方の端子がリード４Ｄに接合され、他方の端子がリード４Ｇに接合されている。これにより、リード４Ｄとリード４Ｇとは、コンデンサＣ２５を介して導通する。なお、コンデンサＣ２５の接合は、たとえばはんだ（図示略）による。コンデンサＣ２５は、封止部材６に覆われており、半導体装置Ａ２に内蔵されている。図１２に示す例示においては、１つのコンデンサＣ２５を備えているが、複数のコンデンサＣ２５を備えていてもよい。このとき、複数のコンデンサＣ２５はそれぞれ、リード４Ｄとリード４Ｇとに接合される。コンデンサＣ２５が、特許請求の範囲に記載の「第４コンデンサ」に相当する。
コンデンサＣ２６は、２つの端子を含んでおり、図１２に示すように、一方の端子がリード４Ｄに接合され、他方の端子がリード４Ｈに接合されている。これにより、リード４Ｄとリード４Ｈとは、コンデンサＣ２６を介して導通する。なお、コンデンサＣ２６の接合は、たとえばはんだ（図示略）による。コンデンサＣ２６は、封止部材６に覆われており、半導体装置Ａ２に内蔵されている。図１２に示す例示においては、１つのコンデンサＣ２６を備えているが、複数のコンデンサＣ２６を備えていてもよい。このとき、複数のコンデンサＣ２６はそれぞれ、リード４Ｄとリード４Ｈとに接合される。コンデンサＣ２６が、特許請求の範囲に記載の「第５コンデンサ」に相当する。
コンデンサＣ２７は、２つの端子を含んでおり、図１２に示すように、一方の端子がリード４Ｂに接合され、他方の端子がリード４Ｄに接合されている。これにより、リード４Ｂとリード４Ｄとは、コンデンサＣ２７を介して導通する。なお、コンデンサＣ２７の接合は、たとえばはんだ（図示略）による。コンデンサＣ２７は、封止部材６に覆われており、半導体装置Ａ２に内蔵されている。図１２に示す例示においては、１つのコンデンサＣ２７を備えているが、複数のコンデンサＣ２７を備えていてもよい。このとき、複数のコンデンサＣ２７はそれぞれ、リード４Ｂとリード４Ｄとに接合される。コンデンサＣ２７が、特許請求の範囲に記載の「第６コンデンサ」に相当する。
抵抗器Ｒ１５は、２つの端子を含んでおり、図１２に示すように、一方の端子が配線パターン９７に接合され、他方の端子が各配線パターン９１～９８から離間した配線パターン９７１に接合されている。これにより、配線パターン９７と配線パターン９７１とが、抵抗器Ｒ１５を介して、導通する。なお、抵抗器Ｒ１５の接合は、たとえばはんだ（図示略）による。図１３に示すように、抵抗器Ｒ１５とコンデンサＣ２５とは、ＲＣフィルタを構成する。当該ＲＣフィルタは、外部から入力される制御信号ＳＨに含まれるノイズを抑制する。なお、抵抗器Ｒ１５の代わりに、インダクタを用いて、ＬＣフィルタを構成してもよい。
抵抗器Ｒ１６は、２つの端子を含んでおり、図１２に示すように、一方の端子が配線パターン９８に接合され、他方の端子が各配線パターン９１～９８から離間した配線パターン９８１に接合されている。これにより、配線パターン９８と配線パターン９８１とが、抵抗器Ｒ１６を介して、導通する。なお、抵抗器Ｒ１６の接合は、たとえばはんだ（図示略）による。図１３に示すように、抵抗器Ｒ１６とコンデンサＣ２６とは、ＲＣフィルタを構成する。当該ＲＣフィルタは、外部から入力される制御信号ＳＬに含まれるノイズを抑制する。なお、抵抗器Ｒ１６の代わりに、インダクタを用いて、ＬＣフィルタを構成してもよい。
以上のように構成された半導体装置Ａ２の作用効果は、次の通りである。
半導体装置Ａ２は、半導体装置Ａ１と同様に、リード４Ａとリード４Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃが、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ２は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ２は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ２は、コンデンサＣ２１を備えている。半導体装置Ａ１においては、リード４Ｄとリード４Ｆとが、回路基板Ｂ１（配線パターン９４，９６およびコンデンサＣ１１）を介して、導通していたが、半導体装置Ａ２においては、リード４Ｄとリード４Ｆとが、さらに、コンデンサＣ２１を介して、導通している。この構成によると、半導体素子２のゲート－ソース間（ゲート電極２３－ソース電極２２間）の電流経路が電力変換装置Ｗ１よりも小さい。したがって、半導体装置Ａ２は、半導体素子２にかかるサージ電圧を抑制することが可能となり、当該サージ電圧に起因する問題を抑制できる。
半導体装置Ａ２は、コンデンサＣ２２を備えている。半導体装置Ａ１においては、リード４Ｂとリード４Ｃとが、回路基板Ｂ１（配線パターン９２，９３およびコンデンサＣ１２）を介して、導通していたが、半導体装置Ａ２においては、リード４Ｂとリード４Ｃとが、さらに、コンデンサＣ２２を介して、導通している。この構成によると、上記パワー系電流経路が電力変換装置Ｗ１よりも小さい。したがって、半導体装置Ａ２は、半導体装置Ａ１よりも、パワー系電流経路における寄生インダクタンスや寄生抵抗を低減することが可能となり、サージ電圧の発生を抑制できる。
半導体装置Ａ２は、コンデンサＣ２４を備えている。半導体装置Ａ１においては、リード４Ａとリード４Ｅとが、回路基板Ｂ１（配線パターン９１，９５およびコンデンサＣ１４）を介して、導通していたが、半導体装置Ａ２においては、リード４Ａとリード４Ｅとが、さらに、コンデンサＣ２４を介して、導通している。この構成によると、半導体素子１のゲート－ソース間（ゲート電極１３－ソース電極１２間）の電流経路が電力変換装置Ｗ２よりも小さい。したがって、半導体装置Ａ２は、半導体素子１にかかるサージ電圧を抑制することが可能となり、当該サージ電圧に起因する問題を抑制できる。
半導体装置Ａ２は、コンデンサＣ２５を備えており、回路基板Ｂ１は、抵抗器Ｒ１５を備えている。この構成によると、電力変換装置Ｗ２において、コンデンサＣ２５と抵抗器Ｒ１５とによって、ＲＣフィルタが形成される。当該ＲＣフィルタは、上記するように、半導体素子１に入力する駆動信号ＧＨに含まれるノイズを低減できる。したがって、半導体装置Ａ２は、半導体素子１のスイッチング動作を、半導体装置Ａ１よりも安定させることが可能となる。
半導体装置Ａ２は、コンデンサＣ２６を備えており、回路基板Ｂ１は、抵抗器Ｒ１６を備えている。この構成によると、電力変換装置Ｗ２において、コンデンサＣ２６と抵抗器Ｒ１６とによって、ＲＣフィルタが形成される。当該ＲＣフィルタは、上記するように、半導体素子１に入力する駆動信号ＧＬに含まれるノイズを低減できる。したがって、半導体装置Ａ２は、半導体素子２のスイッチング動作を、半導体装置Ａ１よりも安定させることが可能となる。
半導体装置Ａ２は、コンデンサＣ２７を備えている。仮に、コンデンサＣ２７がないと、リード４Ｂとリード４Ｄとを導通させる場合、回路基板Ｂ１によって配線する必要がある。このとき、他の配線パターンを回避するように配線する必要があり、当該配線が長くなる傾向があった。しかしながら、半導体装置Ａ２においては、コンデンサＣ２７によって、リード４Ｂとリード４Ｄとを導通させているので、リード４Ｂとリード４Ｄとの電流経路を短くすることが可能となる。したがって、半導体装置Ａ２は、リード４Ｂとリード４Ｄとの電流経路を短くできるので、半導体素子１，２の誤オンの抑制が可能となる。
その他、半導体装置Ａ２は、半導体装置Ａ１と同様に構成された部分によって、半導体装置Ａ１と同じ効果を奏する。
第２実施形態では、半導体装置Ａ２は、複数のコンデンサＣ２１，Ｃ２２，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７の全てを備えていたが、これらを全て備えていなくてもよい。つまり、半導体装置Ａ２は、複数のコンデンサＣ２１，Ｃ２２，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７のうち、少なくとも１つ以上を備えた構成であってもよい。
第２実施形態では、電力変換装置Ｗ２は、コンデンサＣ１１を備えていたが、半導体装置Ａ２のコンデンサＣ２１の容量（複数のコンデンサＣ２１を備えている場合、それらの合成容量）が適度に大きい場合には、回路基板Ｂ１にコンデンサＣ１１を実装しなくてもよい。同様に、半導体装置Ａ２のコンデンサＣ２２の容量（複数のコンデンサＣ２２を備えている場合、それらの合成容量）が適度に大きい場合には、回路基板Ｂ１にコンデンサＣ１２を実装しなくてもよい。また、半導体装置Ａ２のコンデンサＣ２４の容量（複数のコンデンサＣ２４を備えている場合、それらの合成容量）が適度に大きい場合には、回路基板Ｂ１にコンデンサＣ１４を実装しなくてもよい。
次に、第３実施形態にかかる半導体装置Ａ３について、図１４を参照して、説明する。図１４は、半導体装置Ａ３を備えた電力変換装置Ｗ３を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。なお、図１４に示す半導体装置Ａ３においては、複数のワイヤ５Ａ，５Ｂ，５Ｃ，５Ｄの数および線径が、半導体装置Ａ１と異なっているが、これらを半導体装置Ａ１と同様に構成してもよい。
半導体装置Ａ３の半導体素子１は、半導体装置Ａ３の半導体素子２よりも高性能（たとえばオン抵抗が小さい）であり、かつ、半導体装置Ａ１の半導体素子１よりも高性能（たとえばオン抵抗が小さい）である。また、図１４に示すように、半導体装置Ａ３の半導体素子１の平面視面積は、半導体装置Ａ３の半導体素子２の平面視面積よりも大きく、かつ、半導体装置Ａ１の半導体素子１の平面視面積よりも大きい。なお、半導体装置Ａ３の半導体素子２は、半導体装置Ａ１の半導体素子２と同じものである。
半導体装置Ａ３の半導体素子１は、図１４に示すように、半導体装置Ａ１の半導体素子１と比較して、半導体素子１の各電極（ドレイン電極１１およびソース電極１２）の構成が異なる。具体的には、各パッド部１１１，１２１の平面視形状が異なる。
半導体装置Ａ３の各パッド部１１１は、図１４に示すように、テーパがつけられている。具体的には、各パッド部１１１は、ｙ方向においてｙ２方向側の端縁からｙ１方向側の端縁に向かって、ｘ方向の寸法が小さい。各パッド部１１１は、平面視において、略三角形である。各パッド部１１１と同様に、各パッド部１２１にもテーパがつけられている。具体的には、各パッド部１２１は、ｙ方向においてｙ１方向側の端縁からｙ２方向側の端縁に向かって、ｘ方向の寸法が小さい。各パッド部１２１は、平面視において、略三角形である。なお、半導体装置Ａ３においても、複数のパッド部１１１，１２１は、各々が第１延出方向（図１４においてはｙ方向）に延びており、かつ、第１配列方向（図１４においてはｘ方向）に交互に並んでいる。
以上のように構成された半導体装置Ａ３の作用効果は、次の通りである。
半導体装置Ａ３は、半導体装置Ａ１と同様に、リード４Ａとリード４Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃが、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ３は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ３は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ３は、半導体素子１のオン抵抗が、半導体素子２のオン抵抗よりも小さく、かつ、半導体装置Ａ１の半導体素子１のオン抵抗よりも小さい。この構成によると、半導体素子１における導通損失が、半導体素子２における導通損失よりも小さく、かつ、半導体装置Ａ１の半導体素子１における導通損失よりも小さい。したがって、半導体装置Ａ３は、半導体装置Ａ１よりも、半導体素子１における導通損失を低減できる。特に、半導体装置Ａ３は、昇圧回路に用いる場合において、半導体装置Ａ３の導通損失の低減に有効である。
半導体装置Ａ３は、半導体素子１の平面視面積が、半導体装置Ａ１の半導体素子１の平面視面積よりも大きい。この構成によると、半導体装置Ａ３は、半導体装置Ａ１よりも、半導体素子１の素子主面１ａの面積が大きいので、素子主面１ａからの放熱性を向上させることができる。つまり、半導体装置Ａ３は、半導体装置Ａ１よりも、半導体素子１の熱抵抗を低減できる。
その他、半導体装置Ａ３は、半導体装置Ａ１と同様に構成された部分によって、半導体装置Ａ１と同じ効果を奏する。なお、半導体装置Ａ３において、半導体装置Ａ２と同様に、複数のコンデンサＣ２１，Ｃ２２，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７を追加することで、半導体装置Ａ２と同様の効果を奏することができる。
図１５は、第３実施形態にかかる半導体装置Ａ３の変形例を示している。当該変形例にかかる半導体装置Ａ３１は、リード４Ａの平面視面積が、半導体装置Ａ３よりも大きい。具体的には、半導体装置Ａ３１のリード４Ａ（図１５参照）は、半導体装置Ａ３のリード４Ａ（図１４参照）よりも、たとえば拡張領域ＥＲ１（理解の便宜上、図１５においてドットで示す）が追加されている。なお、当該拡張領域ＥＲ１の追加に伴い、リード４Ｂも平面視において拡張されている。
半導体装置Ａ３１によれば、リード４Ａの平面視面積が、半導体装置Ａ３のリード４Ａの平面視面積よりも大きい。これにより、リード４Ａから回路基板Ｂ１の配線パターン９１への熱伝導効率を向上させることができる。つまり、半導体装置Ａ３１においては、半導体素子１からの熱を、素子主面１ａおよび素子裏面１ｂの両方から放熱することができる。特に、リード４Ａの平面視面積を、半導体素子１の平面視面積の１．１倍以上５倍以下にすることで、半導体装置Ａ３１の大型化の抑制を図りつつ、リード４Ａから配線パターン９１への熱伝導効率の向上を図ることができる。
また、図１５に示すように、平面視において、半導体素子１の中央と制御素子３の中央との距離は、リード４Ａの中央と制御素子３の中央との距離もよりも小さい。理解の便利上、図１６においては、半導体素子１の平面視中央、リード４Ａの平面視中央、および、制御素子３の平面視中央にそれぞれ、×（バツ印）を付けている。つまり、平面視において、半導体素子１を制御素子３の近くに配置している。この構成によると、ワイヤ５Ｅの長さを短くできるので、ワイヤ５Ｅの寄生インダクタンスや寄生抵抗を低減できる。
次に、第４実施形態にかかる半導体装置Ａ４について、図１６を参照して、説明する。図１６は、半導体装置Ａ４を備えた電力変換装置Ｗ４を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。なお、図１６に示す半導体装置Ａ４においては、複数のワイヤ５Ａ，５Ｂ，５Ｃ，５Ｄの数および線径が、半導体装置Ａ１と異なっているが、これらを半導体装置Ａ１と同様に構成してもよい。
半導体装置Ａ４の半導体素子２は、半導体装置Ａ４の半導体素子１よりも高性能（たとえばオン抵抗が小さい）であり、かつ、半導体装置Ａ１の半導体素子２よりも高性能（たとえばオン抵抗が小さい）である。また、図１６に示すように、半導体装置Ａ４の半導体素子２の平面視面積は、半導体装置Ａ４の半導体素子１の平面視面積よりも大きく、かつ、半導体装置Ａ１の半導体素子２の平面視面積よりも大きい。なお、半導体装置Ａ４の半導体素子１は、半導体装置Ａ１の半導体素子１と同じものである。
半導体装置Ａ４の半導体素子２は、図１６に示すように、半導体装置Ａ１の半導体素子２と比較して、半導体素子２の各電極（ドレイン電極２１およびソース電極２２）の構成が異なる。具体的には、各パッド部２１１，２２１の平面視形状が異なる。
半導体装置Ａ４の各パッド部２１１は、図１６に示すように、テーパがつけられている。具体的には、各パッド部２１１は、ｘ方向においてｘ２方向側の端縁からｘ１方向側の端縁に向かって、ｙ方向の寸法が小さい。各パッド部２１１は、平面視において、略三角形である。各パッド部２１１と同様に、各パッド部２２１にもテーパがつけられている。具体的には、各パッド部２２１は、ｘ方向においてｘ１方向側の端縁からｘ２方向側の端縁に向かって、ｙ方向の寸法が小さい。各パッド部２２１は、平面視において、略三角形である。なお、半導体装置Ａ４においても、複数のパッド部２１１，２２１は、各々が第２延出方向（図１６においてはｘ方向）に延びており、かつ、第２配列方向（図１６においてはｙ方向）に交互に並んでいる。
なお、半導体装置Ａ４において、リードフレーム４の各リード４Ａ～４Ｈの構成（配置、平面視サイズおよび形状など）が適宜変更されている。たとえば、半導体素子２の平面視面積が大きくなったため、半導体素子２を搭載するリード４Ｂの大きさが大きくなっている。半導体装置Ａ４のリード４Ｂは、図１６に示すように、リードフレーム４の、ｙ２方向側の端縁からｙ１方向側の端縁まで繋がっており、ｘ方向に見て、他のリード４Ａ，４Ｃ～４Ｈの全てに重なっている。
以上のように構成された半導体装置Ａ４の作用効果は、次の通りである。
半導体装置Ａ４は、半導体装置Ａ１と同様に、リード４Ａとリード４Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃが、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ４は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ４は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ４は、半導体素子２のオン抵抗が、半導体素子１のオン抵抗よりも小さく、かつ、半導体装置Ａ１の半導体素子２のオン抵抗よりも小さい。この構成によると、半導体素子２における導通損失が、半導体素子１における導通損失よりも小さく、かつ、半導体装置Ａ１の半導体素子２における導通損失よりも小さい。したがって、半導体装置Ａ４は、半導体装置Ａ１よりも、半導体素子２における導通損失を低減できる。特に、半導体装置Ａ４は、降圧回路に用いる場合において、半導体装置Ａ４の導通損失の低減に有効である。
半導体装置Ａ４は、半導体素子２の平面視面積が、半導体装置Ａ１の半導体素子２の平面視面積よりも大きい。この構成によると、半導体装置Ａ４は、半導体装置Ａ１よりも、半導体素子２の素子主面２ａの面積が大きいので、素子主面２ａからの放熱性を向上させることができる。つまり、半導体装置Ａ４は、半導体装置Ａ１よりも、半導体素子１の熱抵抗を低減できる。
その他、半導体装置Ａ４は、半導体装置Ａ１と同様に構成された部分によって、半導体装置Ａ４と同じ効果を奏する。なお、半導体装置Ａ４において、半導体装置Ａ２と同様に、複数のコンデンサＣ２１，Ｃ２２，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７を追加することで、半導体装置Ａ２と同様の効果を奏することができる。
図１７は、第４実施形態にかかる半導体装置Ａ４の変形例を示している。当該変形例にかかる半導体装置Ａ４１は、リード４Ｂの平面視面積が、半導体装置Ａ４よりも大きい。具体的には、半導体装置Ａ４１のリード４Ｂ（図１７参照）は、半導体装置Ａ４のリード４Ｂ（図１６参照）よりも、たとえば拡張領域ＥＲ２（理解の便宜上、図１７においてドットで示す）が追加されている。
半導体装置Ａ４１によれば、リード４Ｂの平面視面積が、半導体装置Ａ４のリード４Ｂの平面視面積よりも大きい。これにより、リード４Ｂから回路基板Ｂ１の配線パターン９２への熱伝導効率を向上させることができる。つまり、半導体装置Ａ４１においては、半導体素子２からの熱を、素子主面２ａおよび素子裏面２ｂの両方から放熱することができる。特に、リード４Ｂの平面視面積を、半導体素子２の平面視面積の１．１倍以上５倍以下にすることで、半導体装置Ａ４１の大型化の抑制を図りつつ、リード４Ｂから配線パターン９２への熱伝導効率の向上を図ることができる。
また、図１７に示すように、平面視において、半導体素子２の中央と制御素子３の中央との距離は、リード４Ｂの中央と制御素子３の中央との距離よりも小さい。理解の便利上、図１７においては、半導体素子２の平面視中央、リード４Ｂの平面視中央、および、制御素子３の平面視中央にそれぞれ、×（バツ印）を付けている。つまり、平面視において、半導体素子２を制御素子３の近くに配置している。この構成によると、ワイヤ５Ｆの 長さを短くできるので、ワイヤ５Ｆの寄生インダクタンスや寄生抵抗を低減できる。
次に、第５実施形態にかかる半導体装置Ａ５について、図１８を参照して、説明する。図１８は、半導体装置Ａ５を備えた電力変換装置Ｗ５を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。
半導体装置Ａ５は、図１８に示すように、半導体装置Ａ３の半導体素子１（図１４参照）と半導体装置Ａ４の半導体素子２（図１６参照）とを搭載している。つまり、半導体装置Ａ５の各半導体素子１，２は、半導体装置Ａ１の各半導体素子１，２よりも、高性能（たとえばオン抵抗が小さい）であり、かつ、各平面視面積が大きい。なお、半導体装置Ａ５において、リードフレーム４の各リード４Ａ～４Ｈの構成（配置、平面視サイズおよび形状など）が適宜変更されている。
半導体装置Ａ５においても、半導体装置Ａ１と同様に、リード４Ａとリード４Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃが、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ５は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ５は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ５は、半導体装置Ａ１よりも高性能（オン抵抗が小さい）の半導体素子１，２が搭載されている。これにより、半導体装置Ａ５は、半導体装置Ａ１と比較して、各半導体素子１，２における導通損失を低減することができる。
次に、第６実施形態にかかる半導体装置Ａ６について、図１９および図２０を参照して、説明する。図１９は、半導体装置Ａ６を備えた電力変換装置Ｗ６を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。図２０は、図１９のＸＸ－ＸＸ線に沿う断面図である。
半導体装置Ａ６は、図１９に示すように、半導体装置Ａ１と異なり、複数のワイヤ５Ａ，５Ｂ，５Ｃ，５Ｄの代わりに、クリップ７Ａ，７Ｂ，７Ｃ，７Ｄを用いている。
クリップ７Ａ～７Ｄはそれぞれ、図２０に示すように、板状の金属部材が折り曲げられたものである。クリップ７Ａ～７Ｄの構成材料は、たとえばＣｕを含む金属あるいはＡｌを含む金属などである。または、ＣＩＣ（Copper-Invar-Copper）などのクラッド材であってもよい。なお、図２０に示す例示においては、各クリップ７Ａ～７Ｄは、リードフレーム４の上面に対して、垂直に折れ曲がっているが、ｚ方向に対して傾斜していてもよい。
クリップ７Ａは、ｙ方向の一方側（図１９においてはｙ１方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部１１１にそれぞれ接合されている。クリップ７Ｂは、ｙ方向の一方側（図１９においてはｙ２方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部１２１にそれぞれ接合されている。クリップ７Ｃは、ｘ方向の一方側（図１９においてはｘ２方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部２１１にそれぞれ接合されている。クリップ７Ｄは、ｘ方向の一方側（図１９においてはｘ１方向側）が櫛歯状になっており、当該櫛歯状の部分が、複数のパッド部２２１にそれぞれ接合されている。なお、各クリップ７Ａ～７Ｄの形状は、図１９および図２０に示す例示に限定されない。
半導体装置Ａ６においても、半導体装置Ａ１と同様に、リード４Ａとリード４Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃが、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ６は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ６は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
半導体装置Ａ６は、ワイヤ５Ａの代わりに、クリップ７Ａを備えている。クリップ７Ａは、ワイヤ５Ａよりも、配線抵抗を小さくできる。特に、クリップ７Ａは、先述のパワー系電流経路の一部であるため、半導体装置Ａ６は、半導体装置Ａ１よりも、電力変換における電力損失を抑制できる。同様に、半導体装置Ａ６は、ワイヤ５Ｂ，５Ｃ，５Ｄの代わりに、クリップ７Ｂ，７Ｃ，７Ｄを備えている。各クリップ７Ｂ，７Ｃ，７Ｄは、各ワイヤ５Ｂ，５Ｃ，５Ｄよりも、配線抵抗を小さくできる。特に、各クリップ７Ｂ，７Ｃ，７Ｄはそれぞれ、先述のパワー系電流経路の一部であるため、半導体装置Ａ６は、半導体装置Ａ１よりも、電力変換における電力損失を抑制できる。
第６実施形態では、各クリップ７Ａ～７Ｄは、一部が折れ曲がった構造である場合を示したが、これに限定されない。たとえば、各クリップ７Ａ～７Ｄは、その一部の厚み（ｚ方向の寸法）を変えた構造であってもよい。この場合、各クリップ７Ａ～７Ｄは、半導体素子１あるいは半導体素子２に接合される部分が薄く、かつ、リード４Ａ，４Ｂ，４Ｃのいずれかに接合される部分が厚い。
第６実施形態では、クリップ７Ａが、櫛歯状の部分を有し、この櫛歯状の部分が、複数のパッド部１１１（ドレイン電極１１）に接合されている場合を示したが、これに限定されない。たとえば、各々が帯状の複数のクリップ７Ａを備え、複数のパッド部１１１にそれぞれ１つずつクリップ７Ａを接合してもよい。他のクリップ７Ｂ～７Ｄにおいても同様である。
次に、第７実施形態にかかる半導体装置Ａ７について、図２１を参照して、説明する。図２１は、半導体装置Ａ７を備えた電力変換装置Ｗ７を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。
半導体装置Ａ７は、図２１に示すように、半導体装置Ａ１と異なり、各半導体素子１，２がフリップチップ実装されている。つまり、半導体素子１は、素子主面１ａがリードフレーム４に対向した姿勢で搭載されており、半導体素子２は、素子主面２ａがリードフレーム４に対向した姿勢で搭載されている。
半導体装置Ａ７のリードフレーム４は、半導体素子１，２をフリップチップ実装するために、リード４Ａ～４Ｃの形状が異なり、かつ、リード４Ｉ，４Ｊをさらに含んでいる。図２１に示すように、リード４Ａ～４Ｃにはそれぞれ、櫛歯状の部分（以下、「櫛歯部」という。）が形成されている。なお、リード４Ａには、２つの櫛歯部が形成されている。
図２１に示すように、半導体素子１のドレイン電極１１（複数のパッド部１１１）は、リード４Ｃの櫛歯部に導通接合されている。半導体素子１のソース電極１２（複数のパッド部１２１）は、リード４Ａの一方の櫛歯部に導通接合されている。半導体素子１のゲート電極１３（２つのパッド部１３１，１３２のいずれか）は、リード４Ｉに導通接合されている。半導体素子２のドレイン電極２１（複数のパッド部２１１）は、リード４Ａの他方の櫛歯部に導通接合されている。半導体素子２のソース電極２２（複数のパッド部２２ １）は、リード４Ｂの櫛歯部に導通接合されている。半導体素子２のゲート電極２３（２つのパッド部２３１，２３２のいずれか）は、リード４Ｊに導通接合されている。
図２１に示すように、ワイヤ５Ｅは、リード４Ｉに接合されている。半導体素子１のゲート電極１３と素子電極３５とは、リード４Ｉおよびワイヤ５Ｅを介して導通する。ワイヤ５Ｆは、リード４Ｊに接合されている。半導体素子２のゲート電極２３と、制御素子３の素子電極３６とは、リード４Ｊおよびワイヤ５Ｆを介して導通する。
半導体装置Ａ７においても、リード４Ａとリード４Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、リード４Ｃが、ｚ方向に見て、リード４Ａおよびリード４Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ７は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ７は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
次に、第８実施形態にかかる半導体装置Ａ８について、図２２および図２３を参照して、説明する。図２２は、半導体装置Ａ８を示す平面図であって、封止部材６を想像線（二点鎖線）で示している。図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。
半導体装置Ａ８は、図２２および図２３に示すように、半導体装置Ａ１と異なり、リードフレーム４の代わりに、導電性基板８を備えている。
導電性基板８は、基材８１および複数の配線部８２Ａ～８２Ｈを含んでいる。
基材８１は、絶縁性材料からなる。基材８１の構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などが用いられる。基材８１は、たとえば平板状である。なお、基材８１の構成材料は、セラミックスに限定されず、プリント基板などで用いられる各種樹脂材料、あるいは、シリコンなどであってもよい。
配線部８２Ａ～８２Ｈは、基材８１上に形成されている。各配線部８２Ａ～８２Ｈは、導電性材料からなる。各配線部８２Ａ～８２Ｈの構成材料は、たとえば銅を含む金属である。なお、当該構成材料は、銅ではなく、アルミニウムなどであってもよい。複数の配線部８２Ａ～８２Ｈは、互いに離間して配置されている。
配線部８２Ａは、リード４Ａに対応する。配線部８２Ｂは、リード４Ｂに対応する。配線部８２Ｃは、リード４Ｃに対応する。配線部８２Ｄは、リード４Ｄに対応する。配線部８２Ｅは、リード４Ｅに対応する。配線部８２Ｆは、リード４Ｆに対応する。配線部８２Ｇは、リード４Ｇに対応する。配線部８２Ｈは、リード４Ｈに対応する。図２２に示す各配線部８２Ａ～８２Ｈは、半導体装置Ａ１の各リード４Ａ～４Ｈと同様に配置され、各々の位置関係なども同じである。
本実施形態においては、導電性基板８が、特許請求の範囲に記載の「導電性部材」に相当する。配線部８２Ａが、特許請求の範囲に記載の「第１導電体」に相当する。配線部８２Ｂが、特許請求の範囲に記載の「第２導電体」に相当する。配線部８２Ｃが、特許請求の範囲に記載の「第３導電体」に相当する。配線部８２Ｄが、特許請求の範囲に記載の「第４導電体」に相当する。配線部８２Ｅが、特許請求の範囲に記載の「第５導電体」に相当する。配線部８２Ｆが、特許請求の範囲に記載の「第６導電体」に相当する。配線部８ ２Ｇが、特許請求の範囲に記載の「第７導電体」に相当する。配線部８２Ｈが、特許請求の範囲に記載の「第８導電体」に相当する。
半導体装置Ａ８は、半導体装置Ａ１における各リード４Ａ，４Ｂ，４Ｃと同様に配置された配線部８２Ａ，８２Ｂ，８２Ｃを備えている。この構成によると、半導体装置Ａ８は、半導体装置Ａ１と同様に、配線部８２Ａと配線部８２Ｂとが、ｚ方向に見て、ｘ方向に隣り合い、配線部８２Ｃが、ｚ方向に見て、配線部８２Ａおよび配線部８２Ｂのそれぞれに隣り合う。これにより、半導体装置Ａ８は、半導体装置Ａ１と同様に、上記パワー系電流経路の配線を短くできる。したがって、半導体装置Ａ８は、寄生インダクタンスや寄生抵抗の低減を図ることができるので、高効率化および省エネルギー化を図ることができる。
第１実施形態ないし第８実施形態においては、各半導体装置Ａ１～Ａ８が、ＳＯＮ型のパッケージ形式である場合を示したが、これに限定されず、他のパッケージ形式で構成されていてもよい。たとえば、ＢＧＡ（Ball Grid Array）型、ＬＧＡ（Land Grid Array）型、ＱＦＰ（Quad Flat Package）型、ＱＦＮ（Quad Flat Non-lead）型などのパッケージ形式で構成されていてもよい。なお、これらのパッケージ形式は、一例であって、これらに限定されない。
本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。
本開示にかかる半導体装置は、以下の付記に関する実施形態を含む。
［付記１］
互いに離間する第１導電体、第２導電体および第３導電体を含む導電性部材と、
第１主面を有し、当該第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、
第２主面を有し、当該第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、
を備えており、
前記第１導電体は、前記第１ソース電極および前記第２ドレイン電極に導通し、
前記第２導電体は、前記第２ソース電極に導通し、かつ、前記第１主面に直交する第１方向に見て、前記第１方向に直交する第２方向に隣り合い、
前記第３導電体は、前記第１ドレイン電極に導通しており、かつ、前記第１方向に見て、前記第１導電体および前記第２導電体のそれぞれに隣り合う、
ことを特徴とする半導体装置。
［付記２］
前記第３導電体と前記第１ドレイン電極とを導通させる第１接続部材と、
前記第１ソース電極と前記第１導電体とを導通させる第２接続部材と、
前記第１導電体と前記第２ドレイン電極とを導通させる第３接続部材と、
前記第２ソース電極と前記第２導電体とを導通させる第４接続部材と、
をさらに備えており、
前記第１半導体素子は、前記第１導電体に搭載され、かつ、前記第１主面が、前記第１方向において前記第１導電体に対向する方向と反対側を向き、
前記第１半導体素子は、前記第２導電体に搭載され、かつ、前記第２主面が、前記第１方向において前記第２導電体に対向する方向と反対側を向く、
付記１に記載の半導体装置。
［付記３］
前記第１導電体と前記第３導電体とは、前記第１方向に見て、前記第１方向および前記第２方向の両方に直交する第３方向に隣り合っている、 付記２に記載の半導体装置。
［付記４］
前記第１接続部材は、前記第１方向に見て、前記第１導電体と前記第３導電体とを絶縁する第１絶縁領域に重なる、
付記３に記載の半導体装置。
［付記５］
前記第３接続部材は、前記第１方向に見て、前記第１導電体と前記第２導電体とを絶縁する第２絶縁領域に重なる、
付記３または付記４に記載の半導体装置。
［付記６］
前記第１導電体と前記第２導電体とは、前記第２方向に見て、重なり、
前記第１導電体と前記第３導電体とは、前記第３方向に見て、重なる、
付記３ないし付記５のいずれかに記載の半導体装置。
［付記７］
前記第２導電体と前記第３導電体とは、前記第２方向に見て、重なる、
付記６に記載の半導体装置。
［付記８］
第１素子電極および第２素子電極を含む制御素子と、
前記第１ゲート電極と前記第１素子電極とを導通させる第５接続部材と、
前記第２ゲート電極と前記第２素子電極とを導通させる第６接続部材と、
をさらに備えており、
前記制御素子は、前記第１半導体素子のスイッチング動作を制御する第１駆動信号を前記第１素子電極から出力し、かつ、前記第２半導体素子のスイッチング動作を制御する第２駆動信号を前記第２素子電極から出力する、
付記３ないし付記７のいずれかに記載の半導体装置。
［付記９］
前記導電性部材は、前記第１導電体、前記第２導電体および前記第３導電体から離間し、かつ、前記制御素子を搭載する第４導電体をさらに含んでおり、
前記第４導電体は、前記第３方向に見て、前記第１導電体および前記第３導電体に重なり、かつ、前記第３方向において、前記第１導電体を挟んで、前記第３導電体の反対側に位置する、
付記８に記載の半導体装置。
［付記１０］
前記第５接続部材は、前記第１方向に見て、前記導電性部材のうち、前記第１導電体および前記第４導電体にのみ重なる、
付記９に記載の半導体装置。
［付記１１］
前記第６接続部材は、前記第１方向に見て、前記導電性部材のうち、前記第２導電体および前記第４導電体にのみ重なる、
付記９または付記１０に記載の半導体装置。
［付記１２］
２つの端子を有する第１コンデンサをさらに備えており、
前記第１コンデンサは、一方の端子が前記第２導電体に接合され、他方の端子が前記第３導電体に接合されている、
付記９ないし付記１１のいずれかに記載の半導体装置。
［付記１３］
２つの端子を有する第２コンデンサをさらに備えており、
前記導電性部材は、前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体から離間し、かつ、前記制御素子に導通する第５導電体をさらに含み、
前記第２コンデンサは、一方の端子が前記第１導電体に接合され、他方の端子が前記第 ５導電体に接合されている、
付記９ないし付記１２のいずれかに記載の半導体装置。
［付記１４］
２つの端子を有する第３コンデンサをさらに備えており、
前記導電性部材は、前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体から離間し、かつ、前記制御素子に導通する第６導電体をさらに含み、
前記第３コンデンサは、一方の端子が前記第４導電体に接合され、他方の端子が前記第６導電体に接合されている、
付記９ないし付記１３のいずれかに記載の半導体装置。
［付記１５］
各々が２つの端子を有する第４コンデンサおよび第５コンデンサをさらに備えており、
前記導電性部材は、各々が、前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体から離間する第７導電体および第８導電体をさらに含み、
前記第７導電体と前記第８導電体とは、互いに離間し、かつ、各々が前記制御素子に導通しており、
前記第４コンデンサは、一方の端子が前記第４導電体に接合され、他方の端子が前記第７導電体に接合され、
前記第５コンデンサは、前記第４導電体に接合され、他方の端子が前記第８導電体に接合されている、
付記９ないし付記１４のいずれかに記載の半導体装置。
［付記１６］
２つの端子を有する第６コンデンサをさらに備え、
前記第６コンデンサは、一方の端子が前記第２導電体に接合され、他方の端子が前記第４導電体に接合されている、
付記９ないし付記１５のいずれかに記載の半導体装置。
［付記１７］
前記第１半導体素子のオン抵抗は、前記第２半導体素子のオン抵抗よりも小さい、
付記９ないし付記１６のいずれかに記載の半導体装置。
［付記１８］
前記第２半導体素子のオン抵抗は、前記第１半導体素子のオン抵抗よりも小さい、
付記９ないし付記１６のいずれかに記載の半導体装置。
［付記１９］
前記第１方向に見て、前記第１半導体素子の中央と前記制御素子の中央との距離は、前記第１導電体の中央と前記制御素子の中央との距離よりも小さい、
付記９ないし付記１８のいずれかに記載の半導体装置。
［付記２０］
前記第１方向に見て、前記第２半導体素子の中央と前記制御素子の中央との距離は、前記第２導電体の中央と前記制御素子の中央との距離よりも小さい、
付記９ないし付記１９のいずれかに記載の半導体装置。
［付記２１］
前記第２導電体は、前記第２方向に見て、前記第４導電体に重なる、
付記９ないし付記２０のいずれかに記載の半導体装置。
［付記２２］
前記第１ドレイン電極は、各々が前記第１方向に直交する第１延出方向に延びる複数の第１ドレインパッド部を含んでおり、
前記第１ソース電極は、各々が前記第１延出方向に延びる複数の第１ソースパッド部を含んでおり、
前記複数の第１ドレインパッド部および前記複数の第１ソースパッド部は、前記第１方向および前記第１延出方向の両方に直交する第１配列方向において、交互に並んでいる、付記１ないし付記２１のいずれかに記載の半導体装置。
［付記２３］
前記第２ドレイン電極は、各々が前記第１方向に直交する第２延出方向に延びる複数の第２ドレインパッド部を含んでおり、
前記第２ソース電極は、各々が前記第２延出方向に延びる複数の第２ソースパッド部を含んでおり、
前記複数の第２ドレインパッド部および前記複数の第２ソースパッド部は、前記第１方向および前記第２延出方向の両方に直交する第２配列方向において、交互に並んでおり、
前記第２延出方向は、前記第１延出方向に対して、傾いている、
付記２２に記載の半導体装置。
［付記２４］
前記第１延出方向に対する前記第２延出方向の傾きは、１０°以上１７０°以下である、
付記２３に記載の半導体装置。
［付記２５］
前記第１半導体素子および前記第２半導体素子の各構成材料は、窒化ガリウムである、付記１ないし付記２４のいずれかに記載の半導体装置。
Ａ１～Ａ８，Ａ３１，Ａ４１：半導体装置
１，２ ：半導体素子
１ａ，２ａ：素子主面
１ｂ，２ｂ：素子裏面
１１，２１：ドレイン電極
１１１，２１１：パッド部
１２，２２：ソース電極
１２１，２２１：パッド部
１３，２３：ゲート電極
１３１，１３２，２３１，２３２：パッド部
３ ：制御素子
３ａ ：素子主面
３ｂ ：素子裏面
３１～３８：素子電極
４ ：リードフレーム
４Ａ～４Ｊ：リード
４９Ａ，４９Ｂ，４９Ｃ：絶縁領域
５Ａ～５Ｌ：ワイヤ
６ ：封止部材
６１ ：樹脂主面
６２ ：樹脂裏面
６３１～６３４：樹脂側面
７Ａ～７Ｄ：クリップ
８ ：導電性基板
８１ ：基材
８２Ａ～８２Ｈ：配線部
Ｗ１～Ｗ７：電力変換装置
Ｂ１ ：回路基板
９１～９８，９７１，９８１：配線パターン
Ｃ１１～Ｃ１４，Ｃ２１，Ｃ２２，Ｃ２４～Ｃ２７：コンデンサ
Ｒ１５，Ｒ１６：抵抗器
Ｄ１ ：ダイオード
ＤＲ１，ＤＲ２：ドライブ回路
ＥＲ１，ＥＲ２：拡張領域
ＧＮＤ１ ：第１接地端
ＧＮＤ２ ：第２接地端
Ｌ１ ：インダクタ
ＬＯ ：負荷
ＰＳ１，ＰＳ２：外部電源
Ｔ１～Ｔ８：外部端子
ＴＣ１～ＴＣ８：接続端子

Claims (25)

  1. 互いに離間する第１導電体、第２導電体および第３導電体を含む導電性部材と、
    第１主面を有し、当該第１主面に第１ドレイン電極、第１ソース電極および第１ゲート電極が配置された第１半導体素子と、
    第２主面を有し、当該第２主面に第２ドレイン電極、第２ソース電極および第２ゲート電極が配置された第２半導体素子と、
    を備えており、
    前記第１導電体は、前記第１ソース電極および前記第２ドレイン電極に導通し、
    前記第２導電体は、前記第２ソース電極に導通し、かつ、前記第１主面に直交する第１方向に見て、前記第１方向に直交する第２方向に隣り合い、
    前記第３導電体は、前記第１ドレイン電極に導通しており、かつ、前記第１方向に見て、前記第１導電体および前記第２導電体のそれぞれに隣り合う、半導体装置。
  2. 前記第３導電体と前記第１ドレイン電極とを導通させる第１接続部材と、
    前記第１ソース電極と前記第１導電体とを導通させる第２接続部材と、
    前記第１導電体と前記第２ドレイン電極とを導通させる第３接続部材と、
    前記第２ソース電極と前記第２導電体とを導通させる第４接続部材と、
    をさらに備えており、
    前記第１半導体素子は、前記第１導電体に搭載され、かつ、前記第１主面が、前記第１方向において前記第１導電体に対向する方向と反対側を向き、
    前記第１半導体素子は、前記第２導電体に搭載され、かつ、前記第２主面が、前記第１方向において前記第２導電体に対向する方向と反対側を向く、請求項１に記載の半導体装置。
  3. 前記第１導電体と前記第３導電体とは、前記第１方向に見て、前記第１方向および前記第２方向の両方に直交する第３方向に隣り合っている、請求項２に記載の半導体装置。
  4. 前記第１接続部材は、前記第１方向に見て、前記第１導電体と前記第３導電体とを絶縁する第１絶縁領域に重なる、請求項３に記載の半導体装置。
  5. 前記第３接続部材は、前記第１方向に見て、前記第１導電体と前記第２導電体とを絶縁する第２絶縁領域に重なる、請求項３または請求項４に記載の半導体装置。
  6. 前記第１導電体と前記第２導電体とは、前記第２方向に見て、重なり、
    前記第１導電体と前記第３導電体とは、前記第３方向に見て、重なる、請求項３ないし請求項５のいずれか一項に記載の半導体装置。
  7. 前記第２導電体と前記第３導電体とは、前記第２方向に見て、重なる、請求項６に記載の半導体装置。
  8. 第１素子電極および第２素子電極を含む制御素子と、
    前記第１ゲート電極と前記第１素子電極とを導通させる第５接続部材と、
    前記第２ゲート電極と前記第２素子電極とを導通させる第６接続部材と、
    をさらに備えており、
    前記制御素子は、前記第１半導体素子のスイッチング動作を制御する第１駆動信号を前 記第１素子電極から出力し、かつ、前記第２半導体素子のスイッチング動作を制御する第２駆動信号を前記第２素子電極から出力する、請求項３ないし請求項７のいずれか一項に記載の半導体装置。
  9. 前記導電性部材は、前記第１導電体、前記第２導電体および前記第３導電体から離間し、かつ、前記制御素子を搭載する第４導電体をさらに含んでおり、
    前記第４導電体は、前記第３方向に見て、前記第１導電体および前記第３導電体に重なり、かつ、前記第３方向において、前記第１導電体を挟んで、前記第３導電体の反対側に位置する、請求項８に記載の半導体装置。
  10. 前記第５接続部材は、前記第１方向に見て、前記導電性部材のうち、前記第１導電体および前記第４導電体にのみ重なる、請求項９に記載の半導体装置。
  11. 前記第６接続部材は、前記第１方向に見て、前記導電性部材のうち、前記第２導電体および前記第４導電体にのみ重なる、請求項９または請求項１０に記載の半導体装置。
  12. ２つの端子を有する第１コンデンサをさらに備えており、
    前記第１コンデンサは、一方の端子が前記第２導電体に接合され、他方の端子が前記第３導電体に接合されている、請求項９ないし請求項１１のいずれか一項に記載の半導体装置。
  13. ２つの端子を有する第２コンデンサをさらに備えており、
    前記導電性部材は、前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体から離間し、かつ、前記制御素子に導通する第５導電体をさらに含み、
    前記第２コンデンサは、一方の端子が前記第１導電体に接合され、他方の端子が前記第５導電体に接合されている、請求項９ないし請求項１２のいずれか一項に記載の半導体装置。
  14. ２つの端子を有する第３コンデンサをさらに備えており、
    前記導電性部材は、前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体から離間し、かつ、前記制御素子に導通する第６導電体をさらに含み、
    前記第３コンデンサは、一方の端子が前記第４導電体に接合され、他方の端子が前記第６導電体に接合されている、請求項９ないし請求項１３のいずれか一項に記載の半導体装置。
  15. 各々が２つの端子を有する第４コンデンサおよび第５コンデンサをさらに備えており、
    前記導電性部材は、各々が、前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体から離間する第７導電体および第８導電体をさらに含み、
    前記第７導電体と前記第８導電体とは、互いに離間し、かつ、各々が前記制御素子に導通しており、
    前記第４コンデンサは、一方の端子が前記第４導電体に接合され、他方の端子が前記第７導電体に接合され、
    前記第５コンデンサは、前記第４導電体に接合され、他方の端子が前記第８導電体に接合されている、請求項９ないし請求項１４のいずれか一項に記載の半導体装置。
  16. ２つの端子を有する第６コンデンサをさらに備え、
    前記第６コンデンサは、一方の端子が前記第２導電体に接合され、他方の端子が前記第４導電体に接合されている、請求項９ないし請求項１５のいずれか一項に記載の半導体装置。
  17. 前記第１半導体素子のオン抵抗は、前記第２半導体素子のオン抵抗よりも小さい、請求項９ないし請求項１６のいずれか一項に記載の半導体装置。
  18. 前記第２半導体素子のオン抵抗は、前記第１半導体素子のオン抵抗よりも小さい、請求項９ないし請求項１６のいずれか一項に記載の半導体装置。
  19. 前記第１方向に見て、前記第１半導体素子の中央と前記制御素子の中央との距離は、前記第１導電体の中央と前記制御素子の中央との距離よりも小さい、請求項９ないし請求項１８のいずれか一項に記載の半導体装置。
  20. 前記第１方向に見て、前記第２半導体素子の中央と前記制御素子の中央との距離は、前記第２導電体の中央と前記制御素子の中央との距離よりも小さい、請求項９ないし請求項１９のいずれか一項に記載の半導体装置。
  21. 前記第２導電体は、前記第２方向に見て、前記第４導電体に重なる、請求項９ないし請求項２０のいずれか一項に記載の半導体装置。
  22. 前記第１ドレイン電極は、各々が前記第１方向に直交する第１延出方向に延びる複数の第１ドレインパッド部を含んでおり、
    前記第１ソース電極は、各々が前記第１延出方向に延びる複数の第１ソースパッド部を含んでおり、
    前記複数の第１ドレインパッド部および前記複数の第１ソースパッド部は、前記第１方向および前記第１延出方向の両方に直交する第１配列方向において、交互に並んでいる、請求項１ないし請求項２１のいずれか一項に記載の半導体装置。
  23. 前記第２ドレイン電極は、各々が前記第１方向に直交する第２延出方向に延びる複数の第２ドレインパッド部を含んでおり、
    前記第２ソース電極は、各々が前記第２延出方向に延びる複数の第２ソースパッド部を含んでおり、
    前記複数の第２ドレインパッド部および前記複数の第２ソースパッド部は、前記第１方向および前記第２延出方向の両方に直交する第２配列方向において、交互に並んでおり、
    前記第２延出方向は、前記第１延出方向に対して、傾いている、請求項２２に記載の半導体装置。
  24. 前記第１延出方向に対する前記第２延出方向の傾きは、１０°以上１７０°以下である、請求項２３に記載の半導体装置。
  25. 前記第１半導体素子および前記第２半導体素子の各構成材料は、窒化ガリウムである、請求項１ないし請求項２４のいずれか一項に記載の半導体装置。
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