CN109429529B - 半导体装置 - Google Patents

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Abstract

【课题】抑制具有GaN‑HEMT的电源电路的失灵。【解决手段】实施方式涉及的半导体装置1包括：绝缘基板2；形成在绝缘基板2上的导电图形部51、52、53、54、55；配置在导电图形部51上的GaN‑HEMT10；以及配置在导电图形部52上的GaN‑HEMT20，其中，GaN‑HEMT10的假想线L1与GaN‑HEMT20的假想线L2相交，GaN‑HEMT20的GaN栅电极23经由金属线6与导电图形部55电气连接，金属线6与导电图形部55的边S5以及导电图形部55的导电图形边55S垂直相交。

Description

半导体装置
技术领域
本发明涉及一种具有电源电路的半导体装置。
背景技术
以往，具有将电源电压转换为期望的电压后进行输出的电源电路的半导体装置已被普遍认知。电源电路中包括有逆变器(Invertor)、整流器、DC/DC(Convertor)转换器等。这样的半导体装置例如被运用于太阳光发电系统的功率调节器(Power Conditioner)或服务器装置(Server device)。在半导体装置的电源电路中，使用了半桥(Half-bridge)电路或全桥(Full-bridge)电路。在这些电路中，半导体开关元件被级联。
近年来，为了提高电源电路的电力转换效率，行业内正探索将使用了能够高速运作(例如超过100MHz)的GaN系半导体材料的高电子迁移率晶体管(High ElectronMobility Transistor：HEMT)(以下也简称为“GaN-HEMT”)运用于开关元件。
另外，在专利文献1中记载了一种使用了GaN-HEMT的LED驱动装置。
先行技术文献
专利文献1：特开2015-029040号公报
在将GaN-HEMT运用于电源电路的情况下，伴随着其高速运作，电源电路的布线中的寄生电感(Parasitic inductance)所带来的影响也会较以往大得多。因此，可能会导致电源电路出现失灵。
因此，本发明的目的，是提供一种能够对具有GaN-HEMT的电源电路的失灵进行抑制的半导体装置。
发明内容
本发明涉及的半导体装置，其特征在于，包括：
绝缘基板；
第一导电图形(Pattern)部，形成在所述绝缘基板上；
第二导电图形部，形成在所述绝缘基板上；
第三导电图形部，形成在所述绝缘基板上；
第四导电图形部，形成在所述绝缘基板上；
第五导电图形部，形成在所述绝缘基板上；
第一GaN-HEMT，具有第一GaN主电极、第二GaN主电极以及第一GaN栅电极，并且被配置在所述第一导电图形部上；
第一MOS-FET，具有第一MOS主电极、第二MOS主电极以及第一MOS栅电极，并且所述第一MOS主电极与所述第二GaN主电极电气连接；
第二GaN-HEMT，具有第三GaN主电极、第四GaN主电极以及第二GaN栅电极，并且被配置在所述第二导电图形部上；
第二MOS-FET，具有第三MOS主电极、第四MOS主电极以及第二MOS栅电极，并且所述第三MOS主电极与所述第四GaN主电极电气连接；以及
旁路电容(Bypass condenser)，具有第一电极以及第二电极，
其中，所述第一GaN-HEMT的所述第一GaN主电极与所述第三导电图形部电气连接，所述第一MOS-FET的所述第二MOS主电极与所述第四导电图形部电气连接，所述第二GaN-HEMT的所述第三GaN主电极与所述第四导电图形部电气连接，所述第二MOS-FET的所述第四MOS主电极与所述第五导电图形部电气连接，所述旁路电容的所述第一电极与所述第三导电图形部电气连接，所述第二电极与所述第五导电图形部电气连接，
所述第一GaN-HEMT具有第一边、以及与所述第一边相对的第二边，所述第二GaN-HEMT具有第三边、以及与所述第三边相对的第四边，
所述第一GaN-HEMT的所述第一GaN主电极沿所述第一边配置，所述第二GaN-HEMT的所述第三GaN主电极沿所述第三边配置，沿所述第一边延伸的第一假想线与沿所述第三边延伸的第二假想线相交，
所述第二GaN-HEMT的具有连接所述第三边与所述第四边的第五边，所述第五导电图形部具有与所述第五边相对的导电图形边，
所述第二GaN-HEMT的所述第二GaN栅电极经由连接构件与所述第五导电图形部电气连接，所述连接构件与所述第五边以及所述导电图形边垂直相交。
另外，在所述半导体装置中，也可以是：
其中，所述第一GaN-HEMT以及所述第二GaN-HEMT为常开型(Normally-on type)的晶体管，所述第一MOS-FET以及所述第二MOS-FET为常关型(Normally-off type)的晶体管。
另外，在所述半导体装置中，也可以是：
其中，所述连接构件为金属线(Wire)或连接件。
另外，在所述半导体装置中，也可以是：
其中，所述第一GaN-HEMT的所述第一GaN主电极经由所述第三导电图形部与高电压侧端子电气连接，所述第二MOS-FET的所述第四MOS主电极经由所述第五导电图形部与低电压侧端子电气连接。
另外，在所述半导体装置中，也可以是：
其中，所述绝缘基板具有从平面看所述高电压侧端子与所述低电压侧端子突出的第一基板边、以及与所述第一基板边相对的第二基板边，
所述第一GaN-HEMT被配置为所述第一假想线与所述第一基板边相平行，所述第二GaN-HEMT被配置为所述第二假想线相对于所述第一基板边倾斜。
另外，在所述半导体装置中，也可以是：
其中，所述第一假想线与所述第二假想线相交的角度大于等于30°，小于等于60°。
另外，在所述半导体装置中，也可以是：
其中，所述第一假想线与所述第二假想线相交的角度为45°。
另外，在所述半导体装置中，也可以是：
其中，所述第一GaN-HEMT的具有连接所述第一边与所述第二边的第六边，所述第四导电图形部具有与所述第六边相对的导电图形边，
所述第一GaN-HEMT的所述第一GaN栅电极经由连接构件与所述第四导电图形部电气连接，所述连接构件与所述第六边以及所述导电图形边垂直相交。
另外，在所述半导体装置中，也可以是：
其中，所述第一MOS-FET配置在所述第一GaN-HEMT上，所述第二MOS-FET配置在所述第二GaN-HEMT上。
另外，在所述半导体装置中，也可以是：
其中，所述旁路电容与所述第一GaN-HEMT、所述第二GaN-HEMT、所述第一MOS-FET以及所述第二MOS-FET一同被树脂封装。
另外，在所述半导体装置中，也可以进一步包括：
第六导电图形部，形成在所述绝缘基板上；
第七导电图形部，形成在所述绝缘基板上；
第八导电图形部，形成在所述绝缘基板上；
第九导电图形部，形成在所述绝缘基板上；
第三GaN-HEMT，具有第五GaN主电极、第六GaN主电极以及第三GaN栅电极，并且配置在所述第六导电图形部上；
第三MOS-FET，具有第五MOS主电极、第六MOS主电极以及第三MOS栅电极，并且所述第五MOS主电极与所述第六GaN主电极电气连接；
第四GaN-HEMT，具有第七GaN主电极、第八GaN主电极以及第四GaN栅电极，并且配置在所述第七导电图形部上；以及
第四MOS-FET，具有第七MOS主电极、第八MOS主电极以及第四MOS栅电极，并且所述第七MOS主电极与所述第八GaN主电极电气连接,
所述第三GaN-HEMT的所述第五GaN主电极与所述第八导电图形部电气连接，所述第三MOS-FET的所述第六MOS主电极与所述第九导电图形部电气连接，所述第四GaN-HEMT的所述第七GaN主电极与所述第九导电图形部电气连接，所述第四MOS-FET的所述第八MOS主电极与所述第五导电图形部电气连接，
所述第一GaN-HEMT与所述第三GaN-HEMT将所述第五导电图形部夹住并被对称地配置，所述第二GaN-HEMT与所述第四GaN-HEMT将所述第五导电图形部夹住并被对称地配置。
另外，在所述半导体装置中，也可以进一步包括：
具有第三电极以及第四电极的另一个旁路电容，
所述第三电极与所述第八导电图形部电气连接，所述第四电极与所述第五导电图形部电气连接，
所述旁路电容与所述另一个旁路电容将所述第五导电图形部夹住并被对称地配置。
发明效果
在本发明涉及的半导体装置中，沿第一GaN-HEMT的第一边延伸的第一假想线与沿第二GaN-HEMT的第三边延伸的第二假想线相交。通过这样，就能够缩短旁路电容路径，从而能够抑制旁路电容路径上的寄生电感。与此同时，在本发明涉及的半导体装置中，将第二GaN-HEMT的第二GaN栅电极与第五导电图形部电气连接的金属线与第二GaN-HEMT的第五边以及第五导电图形部的导电图形边垂直相交。通过这样，第二GaN栅电极与第五导电图形部就以最短距离相连接，从而能够虽短该金属线的长度。因此，根据本发明，就能够对具有GaN-HEMT的电源电路的失灵进行抑制。
简单附图说明
图1是本发明的实施方式涉及的半导体装置1的内部构成平面图。
图2是本发明的实施方式涉及的半导体装置1的外观展示图。
图3是本发明的实施方式涉及的半导体装置1的电路图。
图4是图1的放大平面图。
图5是沿图4中A-A线的截面图。
【发明的具体实施方式】
以下，将参照附图对本发明的实施方式涉及的半导体装置进行说明。各图中具有同等功能的构成要素使用同一符号进行了标示。
首先，将参照图3对本发明的实施方式涉及的半导体装置1的电路构成进行说明。如图3所示，半导体装置1具有第一半桥电路以及第二半桥电路。其中，第一半桥电路包含：由级联后GaN-HEMT10以及MOS-FET15所构成的高端(High-side)开关部；以及由级联后GaN-HEMT20以及MOS-FET25所构成的低端(Low-side)开关部。第二半桥电路包含：由级联后GaN-HEMT30以及MOS-FET35所构成的高端开关部；以及由级联后GaN-HEMT40以及MOS-FET45所构成的低端开关部。半导体装置1例如作为DC/DC转换器、整流器、或是逆变器来发挥作用。
如图3所示，旁路电容80被配置在端子T1与端子T7之间，旁路电容90被配置在端子T11与端子T7之间。并且，旁路电容80被配置在GaN-HEMT10的漏电极与MOS-FET25的源电极之间。旁路电容90被配置在GaN-HEMT30的漏电极与MOS-FET45的源电极之间。通过这样来配置旁路电容80、90，就会形成：从节点N1经由旁路电容80到达节点N2的路径(旁路电容路径P1)、以及从节点N3经由旁路电容90到达节点N4的路径(旁路电容路径P2)。配置旁路电容80、90是为了对半导体装置1的电源电压的变动进行规避，或是滤除各种噪声。
另外，旁路电容80、90的静电容量例如可以设置为：该旁路电路的耐压比GaN-HEMT10、20、30、40的耐压更大的范围内的尽可能大的值。
接下来，将参照图1以及图2，对半导体装置1的具体构成进行说明。
半导体装置1包括：绝缘基板2；GaN-HEMT10、20、30、40(第一、第二、第三以及第四GaN-HEMT)；MOS-FET15、25、35、45(第一、第二、第三以及第四MOS-FET)；旁路电容80、90；以及树脂封装部95。如图1所示，半导体装置1被构成为左右对称的结构，其一方侧形成有第一半桥电路，其另一方侧形成有第二半桥电路。
另外，半导体装置1还进一步包括：形成在绝缘基板2上的导电图形部51、52、53、54、55、56、57、58、59(第一、第二、第三、第四、第五、第六、第七、第八以及第九导电图形部)；以及导电图形部61、62、63、64。导电图形部51～59、61～64例如是通过绝缘基板2上的铜箔来形成(Patterning)的。各导电图形部的说明详见后述。
绝缘基板2有绝缘材料构成，例如由散热性良好的陶瓷等材料构成。如图1所示，绝缘基板2具有基板边2a(第一基板边)、以及与该基板边2a相对的基板边2b(第二基板边)。基板边2a、2b从平面看为半导体装置1的各种端子突出的边。即，端子T1、T4、T7、T11、T14从平面看从基板边2a突出，端子T2、T3、T5、T6、T12、T13、T15、T16从平面看从基板边2b突出。另外，在绝缘基板2的背面，与散热器等散热体(未图示)相连接的导电图形部65被形成为将绝缘基板2的背面覆盖(参照图5)。
GaN-HEMT10、20、30、40是使用了半导体材料氮化镓(GaN)的高电子迁移率晶体管。GaN-HEMT10、20、30、40均为：即使栅极电压为0V时也存在有沟道(Channel)并且流通有电流的晶体管(即常开型)。
MOS-FET15、25、35、45为具有MOS(Metallic Oxide Semiconductor)结构的场效应晶体管(Field Effect Transistor)。MOS-FET15、25、35、45均为常关型晶体管。
如图1所示，旁路电容80具有电极81以及电极82。旁路电容90具有电极91以及电极92。旁路电容80、90与GaN-HEMT10、20、30、40、MOS-FET15、25、35、45一同通过树脂封装部95树脂封装。
半导体装置1还进一步包括用于连接外部装置(驱动器等IC芯片、电源)的端子T1、T2、T3、T4、T5、T6、T7、T11、T12、T13、T14、T15、T16。这些端子配置为从图1以及图2的纸面向观看者一侧突出。这些端子的内引线(Inner lead)以及除绝缘基板2的背面以外的部分通过树脂封装部95封装。另外，如图2所示，半导体装置1上配置有用于使安装用的螺栓贯穿的贯穿孔H1、H2。
接下来，对半导体装置1的各端子进行说明。
端子T1、T11是与电源(未图示)的高电压侧相连接的端子(高电压侧端子)。而端子T7是与电源的低电压侧(接地侧)相连接的端子(低电压侧端子)。在半导体装置1的电源电路作为整流器发挥作用的情况下，端子T1以及端子T11与输出侧的负载相连接。
端子T2、T12是对半桥电路的高端开关输入控制信号的端子。端子T2与MOS-FET15的栅电极18电气连接，端子T12与MOS-FET35的栅电极38电气连接。端子T5、T15是对半桥电路的低端开关输入控制信号的端子。端子T5与MOS-FET25的栅电极28电气连接，端子T15与MOS-FET45的栅电极48电气连接。这些端子T2、T5、T12、T15与驱动电源电路的驱动器(未图示)电气连接。
端子T3是用于MOS-FET15与GaN-HEMT20之间的电压进行监测(Monitor)的端子。同样的，端子T13是用于对MOS-FET35与GaN-HEMT40之间的电压进行监测的端子。端子T4是将第一半桥电路的输出电压进行输出的端子。同样的，端子T14是将第二半桥电路的输出电压进行输出的端子。在半导体装置1的电源电路作为整流器发挥作用的情况下，在端子T4与端子T14之间连接有输入侧的交流电源。
端子T6是用于对MOS-FET25与端子T7之间的电压进行监测的端子。同样的，端子T16是用于对MOS-FET45与端子T7之间的电压进行监测的端子。
接下来，对GaN-HEMT10、20、30、40、以及MOS-FET15、25、35、45进行详细说明。
GaN-HEMT10、20、30、40为具有横向结构的N型半导体部件，它们各自的上端面上配置有漏电极、源电极以及栅电极。例如，GaN-HEMT20如图4以及图5所示，具有漏电极21(第三GaN主电极)、源电极22(第四GaN主电极)以及栅电极23(第二GaN栅电极)。同样的，GaN-HEMT10具有漏电极11(第一GaN主电极)、源电极(第二GaN主电极，未图示)以及栅电极13(第一GaN栅电极)。GaN-HEMT30具有漏电极31(第五GaN主电极)、源电极(第六GaN主电极，未图示)以及栅电极33(第三GaN栅电极)。GaN-HEMT40具有漏电极41(第七GaN主电极)、源电极(第八GaN主电极，未图示)以及栅电极43(第四GaN栅电极)。
另外，GaN-HEMT10、20、30、40也可以为纵向结构。此情况下，以GaN-HEMT10为例，配置在GaN-HEMT10的背面上的漏电极经由焊锡与导电图形部51相连接，并且导电图形部51与导电图形部53相连，从而构成一体化的导电图形部。GaN-HEMT20的情况也同样如此，配置在GaN-HEMT20的背面上的漏电极经由焊锡与导电图形部52相连接，并且导电图形部52与导电图形部55相连。
MOS-FET15、25、35、45为具有纵向结构的N型半导体部件，它们各自的上端面上配置有源电极以及栅电极，下端面上配置有漏电极。例如，MOS-FET25如图4以及图5所示，具有漏电极26(第三MOS主电极)、源电极27(第四MOS主电极)以及栅电极28(第二MOS栅电极)。同样的，MOS-FET15具有漏电极(第一MOS主电极，未图示)、源电极17(第二MOS主电极)以及栅电极18(第一MOS栅电极)。MOS-FET35具有漏电极(第五MOS主电极，未图示)、源电极37(第六MOS主电极)以及栅电极38(第三MOS栅电极)。MOS-FET45具有漏电极(第七MOS主电极，未图示)、源电极47(第八MOS主电极)以及栅电极48(第四MOS栅电极)。
如图5所示，MOS-FET25配置在GaN-HEMT20上，从而使MOS-FET25的漏电极26与GaN-HEMT20的源电极22电气连接。与MOS-FET25一样，MOS-FET15、35、45各自被配置在GaN-HEMT10、30、40上。即，MOS-FET15的漏极经由焊锡与GaN-HEMT10的源电极电气连接，MOS-FET35的漏极经由焊锡与GaN-HEMT30的源电极电气连接，MOS-FET45的漏极经由焊锡与GaN-HEMT40的源电极电气连接。
GaN-HEMT10的漏电极11经由金属线3与导电图形部53电气连接。并且漏电极11经由导电图形部53与高电压侧端子(端子T1)电气连接。GaN-HEMT10的源电极(未图示)经由焊锡与MOS-FET15的漏电极连接。GaN-HEMT10的栅电极13经由金属线5与导电图形部54电气连接。并且栅电极13经由导电图形部54与MOS-FET15的源电极17电气连接。
GaN-HEMT20的漏电极21经由金属线3与导电图形部54电气连接。GaN-HEMT20的源电极经由焊锡与MOS-FET25的漏电极连接。GaN-HEMT20的栅电极23经由金属线6与导电图形部55电气连接。并且，该栅电极23经由导电图形部55与MOS-FET25的源电极27电气连接。
GaN-HEMT30的漏电极31经由金属线3与导电图形部58电气连接。GaN-HEMT30的源电极经由焊锡与MOS-FET35的漏电极连接。GaN-HEMT30的栅电极33经由金属线7与导电图形部59电气连接。并且，该栅电极33经由导电图形部59与MOS-FET35的源电极37电气连接。
GaN-HEMT40的漏电极41经由金属线3与导电图形部59电气连接。GaN-HEMT40的源电极经由焊锡与MOS-FET45的漏电极连接。GaN-HEMT40的栅电极43经由金属线8与导电图形部55电气连接。并且，该栅电极43经由导电图形部55与MOS-FET45的源电极47电气连接。
MOS-FET15的源电极17经由金属线3与导电图形部54电气连接。MOS-FET15的栅电极18经由金属线3与导电图形部61电气连接。
MOS-FET25的源电极27经由金属线3与导电图形部55电气连接。该源电极27经由导电图形部55与低电压侧端子(端子T7)电气连接。MOS-FET25的栅电极28经由金属线3与导电图形部62电气连接。
MOS-FET35的源电极37经由金属线3与导电图形部59电气连接。MOS-FET35的栅电极38经由金属线3与导电图形部63电气连接。
MOS-FET45的源电极47经由金属线3与导电图形部55电气连接。MOS-FET45的栅电极48经由金属线3与导电图形部64电气连接。
另外，金属线3虽然为铝线(Al线)，但其也可以由其他的金属材料来构成。同样的，金属线5、6、7、8虽然在本实施方式中为铝线(Al线)，但也可以由其他的金属材料来构成。金属线5、6、7、8的材料也可以与栅电极13、23、33、43的材料相吻合。
另外，为了将半导体开关部与导电图形部电气连接，也可以采用由导电性的板材所构成的连接件来代替金属线。
接下来，将参照图1对半导体装置1的各导电图形部进行详细说明。
导电图形部51、52、53、54、55、61、62是用于构成第一半桥电路的导电图形部。导电图形部55、56、57、58、59、63、64是用于构成第二半桥电路的导电图形部。导电图形部55被第一半桥电路和第二半桥电路所共用。另外，如图1所示，导电图形部55被形成为左右对称的形状。
导电图形部51是用于安装GaN-HEMT10的导电图形部。同样的，导电图形部52是用于安装GaN-HEMT20的导电图形部。导电图形部56是用于安装GaN-HEMT30的导电图形部。导电图形部57是用于安装GaN-HEMT40的导电图形部。
在本实施方式中，导电图形部51、52、56、57如图1所示，按照GaN-HEMT10、20、30、40的形状从平面看大体上被形成为四角形。GaN-HEMT10被配置在导电图形部51上，GaN-HEMT20被配置在导电图形部52上，GaN-HEMT30被配置在导电图形部56上，GaN-HEMT40被配置在导电图形部57上。
导电图形部53在经由金属线3与GaN-HEMT10的漏电极11电气连接的同时，经由焊锡与端子T1以及旁路电容80的电极81相连接。同样的，导电图形部58在经由金属线3与GaN-HEMT30的漏电极31电气连接的同时，经由焊锡与端子T11以及旁路电容90的电极91相连接。
导电图形部54将第一半桥电路的高端开关(GaN-HEMT10与MOS-FET15)与低端开关(GaN-HEMT20与MOS-FET25)电气连接。另外，端子T3以及T4经由焊锡与导电图形部54电气连接。导电图形部54上还连接有一端与GaN-HEMT10的栅电极13相连接的金属线5的另一端。
同样的，导电图形部59将第二半桥电路的高端开关(GaN-HEMT30与MOS-FET35)与低端开关(GaN-HEMT40与MOS-FET45)电气连接。另外，端子T13以及T14经由焊锡与导电图形部59电气连接。导电图形部59上还连接有一端与GaN-HEMT30的栅电极33相连接的金属线7的另一端。
导电图形部55经由焊锡与旁路电容80的电极82电气连接，并且还经由金属线3与MOS-FET25的源电极27电气连接。而且，导电图形部55还经由焊锡与旁路电容90的电极92电气连接，并且还经由金属线3与MOS-FET45的源电极47电气连接。端子T6、T7以及T16经由焊锡与导电图形部55电气连接。
如图1所示，GaN-HEMT20的栅电极23经由金属线6与导电图形部55电气连接，并且GaN-HEMT40的栅电极43经由金属线8与导电图形部55电气连接。
导电图形部61是用于将MOS-FET15的栅电极18与端子T2电气连接的导电图形。该导电图形部61在经由金属线3与栅电极18电气连接的同时，经由焊锡与端子T2电气连接。同样的，导电图形部63是用于将MOS-FET35的栅电极38与端子T12电气连接的导电图形。该导电图形部63在经由金属线3与栅电极38电气连接的同时，经由焊锡与端子T12电气连接。
导电图形部62是用于将MOS-FET25的栅电极28与端子T5电气连接的导电图形。该导电图形部62在经由金属线3与栅电极28电气连接的同时，经由焊锡与端子T5电气连接。同样的，导电图形部64是用于将MOS-FET45的栅电极48与端子T15电气连接的导电图形。该导电图形部64在经由金属线3与栅电极48电气连接的同时，经由焊锡与端子T15电气连接。
接下来，对GaN-HEMT10与GaN-HEMT20的配置关系进行说明。
如图4所示，GaN-HEMT10以及20从平面看大体上呈四角形。GaN-HEMT10具有边S1(第一边)、以及与该边S1相对的边S2(第二边)。在本实施方式中，边S1与边S2大体上平行。同样的，GaN-HEMT20具有边S3(第三边)、以及与该边S3相对的边S4(第四边)。在本实施方式中，边S3与边S4大体上平行。
GaN-HEMT10的漏电极11沿边S1设置。MOS-FET15的源电极17沿边S2设置。GaN-HEMT20的漏电极21沿边S3设置，MOS-FET25的源电极27沿边S4设置。
在半导体装置1中，如图4所示，沿边S1延伸的假想线L1与沿边S3(延伸的假想线L2相交。换言之，假想线L1与假想线L2非平行。通过这样，相比GaN-HEMT10与GaN-HEMT20平行配置的情况(即，假想线L1与假想线L2相平行的情况)，就能够缩短旁路电容路径P1，从而就能够降低旁路电容路径P1上的寄生电感。
另外，假想线L1与假想线L2相交的角度θ越大旁路电容路径P1的长度就会越短，从而寄生电感就越会被得以抑制。但是，从另一方面来说，由于这样会使MOS-FET15的源电极17与GaN-HEMT20的漏电极21之间的路径变得更长，因此该寄生电感也会变大，从而成为电源电路失灵的原因。考虑到这一点，将假想线L1与假想线L2相交的角度θ设置为大于等于30°小于等于135°的范围内比较理想，而当角度θ在大于等30°小于等于60°的范围内则更加理想。在本实施方式中，角度θ大体为45°。
另外，在本实施方式中，如图1所示，作为高端开关的GaN-HEMT10被配置为假想线L1相对于绝缘基板2的基板边2a大体平行，而作为低端开关的GaN-HEMT20被配置为假想线L2相对于绝缘基板2的基板边2a倾斜。通过这样，就容易确保绝缘基板2上侧中央区域处的空间。即，在导电图形部55中，就能够拓宽与MOS-FET25的源电极27相连接的金属线3与导电图形部55相连接的的区域的宽度，其结果就是，就能够进一步降低旁路电容路径P1上的寄生电感。
再有，在本实施方式中，如图1所示，半导体装置1具有左右对称的结构。即，GaN-HEMT10与GaN-HEMT30将导电图形部55夹住并被对称配置，GaN-HEMT20与GaN-HEMT40将导电图形部55夹住并被对称配置。旁路电容80与旁路电容90也同样将导电图形部55夹住并被对称配置。并且，导电图形部55被两个半桥电路所共用。通过半导体装置1被设置为左右对称的结构，就能够拓宽将导电图形部55的宽度，从而就能够进一步降低旁路电容路径P1、P2上的寄生电感。
如图4所示，GaN-HEMT20具有连接边S3与边S4的边S5(第五边)。导电图形部55具有与边S5相对的导电图形边55S。
如图4所示，GaN-HEMT20的栅电极23经由金属线6与导电图形部55电气连接。金属线6与GaN-HEMT20的边S5以及导电图形部55的导电图形边55S垂直相交。通过这样，栅电极23就会以最短距离与导电图形部55相连接，从而就能够缩短金属线6的长度。另外，在申请中，“垂直相交”不仅代表严格意义上的以90°相交，还包含了在制造上的公差或误差所允许的范围内的，实际意义上的垂直相交。
在本实施方式中，将GaN-HEMT40的栅电极43与导电图形部55电气连接的金属线8同样与金属线6一样，是以最短长度构成的。
另外，在使用连接件来代替金属线5、6、7、8时也同样如此。例如，在使用连接件来代替金属线6时，GaN-HEMT20的栅电极23经由连接件与导电图形部55电气连接，并且该连接件与GaN-HEMT20的边S5以及导电图形部55的导电图形边55S垂直相交。因此，一般来说，金属线或连接件等连接构件会被设置为与GaN-HEMT20的边S5以及导电图形部55的导电图形边55S垂直相交。
如上述说明般，在本实施方式的半导体装置1中，GaN-HEMT10与GaN-HEMT20被配置在绝缘基板2上使假想线L1与假想线L2相交。通过这样，就能够缩短旁路电容路径P1，从而降低旁路电容路径P1上的寄生电感。进一步地，在半导体装置1中，将GaN-HEMT20的栅电极23与导电图形部55电气连接的金属线6与GaN-HEMT20的边S5以及导电图形部55的导电图形边55S大体上垂直相交。通过这样，GaN-HEMT20的边S5与导电图形部55就能够通过金属线6以最短距离连接。通过像这样缩短金属线6的长度，就能够抑制金属线6处的寄生电感。在本实施方式中，通过谋求同时缩短旁路电容路径P1以及金属线6两方面的长度，就能够抑制GaN-HEMT20的失灵。因此，根据本实施方式，就能够抑制具有GaN-HEMT的电源电路的失灵。
以上，对本实施方式涉及的半导体装置进行了说明。本发明涉及的半导体装置不仅限于上述的半桥电路，只要具有级联后的半导体开关元件，同样能够适用于全桥电路或推挽电路(Push-pull circuit)等其他结构的电源电路。
另外，关于GaN-HEMT10，也可以设置为使栅电极13经由金属线5与导电图形部54电气连接，从而将该金属线5的长度为最短长度。即，如图4所示，可以设置为金属线5与连接边S1以及边S2的边S6、以及与边S6相对的导电图形边54S垂直相交。通过这样，就能够进一步抑制电源电路的失灵。
最后，基于上述记载，虽然本领域业者或许可以联想到本发明的追加效果或各种变形，但本发明的形态并不仅限于上述的各个实施方式。也可是将各种不同的实施方式间的构成要素进行适宜的组合。并且能够在专利请求的范围所规定的内容内，以及不脱离由其对等物指引出的本发明概念性的思想和主旨的范围内进行各种追添加、变更以及部分删除。
符号说明
1 半导体装置
2 绝缘基板
2a、2b 基板边
3、5、6、7、8 金属线
10、20、30、40 GaN-HEMT
11、21、31、41 漏电极
22 源电极
13、23、33、43 栅电极
15、25、35、45 MOS-FET
26 漏电极
17、27、37、47 源电极
18、28、38、48 栅电极
51、52、53、54、55、56、57、58、59、61、62、63、64、65 导电图形部
54S、55S 导电图形边
80、90 旁路电容
81、82、91、92 电极
95 树脂封装部
H1、H2 贯穿孔
L1、L2 假想线
N1、N2、N3、N4 节点
S1、S2、S3、S4、S5、S6 边
T1、T2、T3、T4、T5、T6、T7、T11、T12、T13、T14、T15、T16 端子。

Claims (11)

1.一种半导体装置，其特征在于，包括：
绝缘基板；
第一导电图形部，形成在所述绝缘基板上；
第二导电图形部，形成在所述绝缘基板上；
第三导电图形部，形成在所述绝缘基板上；
第四导电图形部，形成在所述绝缘基板上；
第五导电图形部，形成在所述绝缘基板上；
第一GaN-HEMT，具有第一GaN主电极、第二GaN主电极以及第一GaN栅电极，并且被配置在所述第一导电图形部上；
第一MOS-FET，具有第一MOS主电极、第二MOS主电极以及第一MOS栅电极，并且所述第一MOS主电极与所述第二GaN主电极电气连接，所述第一MOS-FET配置在所述第一GaN-HEMT上；
第二GaN-HEMT，具有第三GaN主电极、第四GaN主电极以及第二GaN栅电极，并且被配置在所述第二导电图形部上；
第二MOS-FET，具有第三MOS主电极、第四MOS主电极以及第二MOS栅电极，并且所述第三MOS主电极与所述第四GaN主电极电气连接，所述第二MOS-FET配置在所述第二GaN-HEMT上；以及
旁路电容，具有第一电极以及第二电极，
其中，所述第一GaN-HEMT的所述第一GaN主电极与所述第三导电图形部电气连接，所述第一MOS-FET的所述第二MOS主电极与所述第四导电图形部电气连接，所述第二GaN-HEMT的所述第三GaN主电极与所述第四导电图形部电气连接，所述第二MOS-FET的所述第四MOS主电极与所述第五导电图形部电气连接，所述旁路电容的所述第一电极与所述第三导电图形部电气连接，所述第二电极与所述第五导电图形部电气连接，
所述第一GaN-HEMT具有第一边、以及与所述第一边相对的第二边，所述第二GaN-HEMT具有第三边、以及与所述第三边相对的第四边，
所述第一GaN-HEMT的所述第一GaN主电极沿所述第一边配置，所述第二GaN-HEMT的所述第三GaN主电极沿所述第三边配置，沿所述第一边延伸的第一假想线与沿所述第三边延伸的第二假想线相交，
所述第二GaN-HEMT的具有连接所述第三边与所述第四边的第五边，所述第五导电图形部具有与所述第五边相对的第一导电图形边，
所述第二GaN-HEMT的所述第二GaN栅电极经由第一连接构件与所述第五导电图形部电气连接，所述第一连接构件与所述第五边以及所述第一导电图形边垂直相交。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一GaN-HEMT以及所述第二GaN-HEMT为常开型的晶体管，所述第一MOS-FET以及所述第二MOS-FET为常关型的晶体管。
3.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一连接构件为金属线或连接件。
4.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一GaN-HEMT的所述第一GaN主电极经由所述第三导电图形部与高电压侧端子电气连接，所述第二MOS-FET的所述第四MOS主电极经由所述第五导电图形部与低电压侧端子电气连接。
5.根据权利要求4所述的半导体装置，其特征在于：
其中，所述绝缘基板具有从平面看所述高电压侧端子与所述低电压侧端子突出的第一基板边、以及与所述第一基板边相对的第二基板边，
所述第一GaN-HEMT被配置为所述第一假想线与所述第一基板边相平行，所述第二GaN-HEMT被配置为所述第二假想线相对于所述第一基板边倾斜。
6.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一假想线与所述第二假想线相交的角度大于等于30°，小于等于60°。
7.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一假想线与所述第二假想线相交的角度为45°。
8.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第一GaN-HEMT的具有连接所述第一边与所述第二边的第六边，所述第四导电图形部具有与所述第六边相对的第二导电图形边，
所述第一GaN-HEMT的所述第一GaN栅电极经由第二连接构件与所述第四导电图形部电气连接，所述第二连接构件与所述第六边以及所述第二导电图形边垂直相交。
9.根据权利要求1所述的半导体装置，其特征在于：
其中，所述旁路电容与所述第一GaN-HEMT、所述第二GaN-HEMT、所述第一MOS-FET以及所述第二MOS-FET一同被树脂封装。
10.根据权利要求1所述的半导体装置，其特征在于：
其中，进一步包括：
第六导电图形部，形成在所述绝缘基板上；
第七导电图形部，形成在所述绝缘基板上；
第八导电图形部，形成在所述绝缘基板上；
第九导电图形部，形成在所述绝缘基板上；
第三GaN-HEMT，具有第五GaN主电极、第六GaN主电极以及第三GaN栅电极，并且配置在所述第六导电图形部上；
第三MOS-FET，具有第五MOS主电极、第六MOS主电极以及第三MOS栅电极，并且所述第五MOS主电极与所述第六GaN主电极电气连接；
第四GaN-HEMT，具有第七GaN主电极、第八GaN主电极以及第四GaN栅电极，并且配置在所述第七导电图形部上；以及
第四MOS-FET，具有第七MOS主电极、第八MOS主电极以及第四MOS栅电极，并且所述第七MOS主电极与所述第八GaN主电极电气连接,
所述第三GaN-HEMT的所述第五GaN主电极与所述第八导电图形部电气连接，所述第三MOS-FET的所述第六MOS主电极与所述第九导电图形部电气连接，所述第四GaN-HEMT的所述第七GaN主电极与所述第九导电图形部电气连接，所述第四MOS-FET的所述第八MOS主电极与所述第五导电图形部电气连接，
所述第一GaN-HEMT与所述第三GaN-HEMT将所述第五导电图形部夹住并被对称地配置，所述第二GaN-HEMT与所述第四GaN-HEMT将所述第五导电图形部夹住并被对称地配置。
11.根据权利要求10所述的半导体装置，其特征在于：
其中，进一步包括具有第三电极以及第四电极的另一个旁路电容，
所述第三电极与所述第八导电图形部电气连接，所述第四电极与所述第五导电图形部电气连接，
所述旁路电容与所述另一个旁路电容将所述第五导电图形部夹住并被对称地配置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150871A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
JP4009056B2 (ja) 2000-05-25 2007-11-14 三菱電機株式会社 パワーモジュール
JP4066644B2 (ja) * 2001-11-26 2008-03-26 株式会社豊田自動織機 半導体装置、半導体装置の配線方法
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
JP5333814B2 (ja) 2007-09-12 2013-11-06 アイシン精機株式会社 パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
JP5353815B2 (ja) 2010-05-19 2013-11-27 三菱電機株式会社 半導体モジュール
DE202012013627U1 (de) 2011-09-30 2018-09-14 Rohm Co., Ltd. Halbleiterbauteil
WO2013046439A1 (ja) * 2011-09-30 2013-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2013153027A (ja) * 2012-01-24 2013-08-08 Fujitsu Ltd 半導体装置及び電源装置
DE102012202765B3 (de) * 2012-02-23 2013-04-18 Semikron Elektronik Gmbh & Co. Kg Halbleitermodul
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
JP2015029040A (ja) 2013-07-05 2015-02-12 サンケン電気株式会社 半導体モジュール、ｌｅｄ駆動装置及びｌｅｄ照明装置
WO2015040727A1 (ja) 2013-09-20 2015-03-26 株式会社日立製作所 半導体集積回路装置
JP6333693B2 (ja) * 2014-09-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US20160293597A1 (en) * 2015-04-06 2016-10-06 Infineon Technologies Austria Ag Integrated Semiconductor Device
US9793793B2 (en) * 2015-06-26 2017-10-17 Sharp Kabushiki Kaisha Power factor correction circuit and power supply device
WO2017002390A1 (ja) * 2015-06-30 2017-01-05 シャープ株式会社 回路モジュール
CN105932016A (zh) * 2016-06-12 2016-09-07 重庆大学 动静态均流的多芯片并联的功率模块
CN105914185B (zh) * 2016-06-21 2018-07-31 华中科技大学 一种碳化硅功率器件的封装结构及封装方法

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