JP6202094B2 - 半導体装置 - Google Patents

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Description

本発明は、パワーデバイス、高周波用途のスイッチングＩＣなどの半導体装置に関し、特にパワー半導体素子を搭載した半導体装置に関する。
インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して半導体装置（パワー半導体モジュール）が使用されている。
従来の半導体装置としては、例えば図１７に示すものが提案されている。
この従来の半導体装置は、例えば２ｉｎ１のパワー半導体モジュール１００の例として挙げている。
このパワー半導体モジュール１００は、放熱用のベース板１０１上に絶縁基板１０２がハンダ１０３で接合されている。絶縁基板１０２は、絶縁板１０２ａと、絶縁板１０２ａのおもて面に固定された回路板１０２ｂと、絶縁板１０２ａの裏面に固定された金属板１０２ｃとで構成されている。
絶縁基板１０２の回路板１０２ｂ上には半導体チップ（パワー半導体素子）１０４がハンダ１０５により固定されている。
そして、ベース板１０１、絶縁基板１０２および半導体チップ１０４が下端を開放した箱状の樹脂ケース１０６内に配置されている。この樹脂ケース１０６内には封止樹脂が注入されている。なお、１０７は回路板１０２ｂにハンダ付けされた外部端子、１０８は半導体チップ１０４同士や、半導体チップ１０４と回路板１０２ｂとの間を接続するボンディングワイヤである。
他の従来例としては、金属層を有するプリント基板に複数の導電ポストを固定し、その導電ポストを絶縁基板上の半導体チップや回路板に固定した半導体装置が提案されている（特許文献１および２）。
また、スイッチング素子のゲート・エミッタ間にキャパシタを追加することにより、スイッチング素子が意図せずターンオンしないようにした半導体装置が提案されている（特許文献３）。
特開２００９−６４８５２号公報 特開２００４−２２８４０３号公報 特開２０００−２４３９０５号公報
ところで、図１７に記載された半導体装置１００は、ボンディングワイヤ１０８を用いていることから、半導体装置の内部配線のインダクタンスを低減させることが困難である。このため、半導体装置１００内部の半導体チップ１０４の高速スイッチングが困難である。また、ボンディングワイヤとつなぐ配線を引き回す回路板１０２ｂを絶縁基板１０２上に配置しなければならないので、半導体装置の小型化が困難である。
また、特許文献１および２に記載された半導体装置では、ボンディングワイヤより短く、かつ断面積の大きい導電ポストを使用しているので、内部配線のインダクタンスの低減が可能である。さらに、絶縁基板とプリント基板の多層回路とすることができるので、半導体装置の小型化も可能である。しかし、ＳｉＣなどに代表される高速スイッチング素子の能力を十分に発揮させるには不十分である。
さらに、特許文献３に記載された半導体装置では、その内部におけるスイッチング素子と回路板の間がボンディングワイヤで接続されている。このため、半導体装置の内部配線のインダクタンスが大きくなり、キャパシタによる電流バイパス効果が小さくなることから、意図しないターンオンの抑制を効果的に行うことができない。
本発明は、上記課題に着目してなされたものであり、回路インピーダンス低減素子による電流バイパス効果を良好に発揮することができる半導体装置を提供することを目的としている。
上記目的を達成するために、本発明に係る半導体装置の第１の態様は、絶縁板および回路板を有する絶縁基板と、おもて面にゲート電極およびソース電極を有し、裏面が回路板に固定された半導体チップと、第１金属層および第２金属層を有し、絶縁基板と対向したプリント基板と、ゲート電極に両端の一方が電気的かつ機械的に接続され、第１金属層に両端の間が電気的かつ機械的に接続された第１導電ポストと、ソース電極に両端の一方が電気的かつ機械的に接続され、第２金属層に両端の間が電気的かつ機械的に接続された第２導電ポストと、第１導電ポストおよび第２導電ポストを経由してゲート電極およびソース電極の間に電気的に接続された回路インピーダンス低減素子とを備えている。そして、第１導電ポストおよび第２導電ポストの間に回路インピーダンス低減素子が電気的にかつ機械的に接続されている。そして、半導体チップ、回路板およびプリント基板が絶縁樹脂で覆われ、第１導電ポストおよび第２導電ポストが絶縁樹脂から突出し、当該突出した第１導電ポストおよび第２導電ポストの間に回路インピーダンス低減素子が電気的かつ機械的に接続されている。
また、本発明に係る半導体装置の第２の態様は、絶縁板および回路板を有する絶縁基板と、おもて面にゲート電極およびソース電極を有し、裏面が回路板に固定された半導体チップと、第１金属層および第２金属層を有し、絶縁基板と対向したプリント基板と、ゲート電極および第１金属層に、両端が電気的かつ機械的に接続された第１導電ポストと、ソース電極および第２金属層に、両端が電気的かつ機械的に接続された第２導電ポストと、第１導電ポストおよび第２導電ポストを経由してゲート電極およびソース電極の間に電気的に接続された回路インピーダンス低減素子とを備えている。そして、第１金属層および第２金属層を経由して回路インピーダンス低減素子が電気的に接続されている。そして、第１金属層に電気的かつ機械的に接続された第３導電ポストと、第２金属層に電気的かつ機械的に接続された第４導電ポストとを備え、第３導電ポストおよび第４導電ポストの間に回路インピーダンス低減素子が電気的かつ機械的に接続されている。そして、半導体チップ、回路板およびプリント基板が絶縁樹脂で覆われ、第３導電ポストおよび第４導電ポストが絶縁樹脂から突出し、当該突出した第３導電ポストおよび第４導電ポストの間に回路インピーダンス低減素子が電気的かつ機械的に接続されている。
また、本発明に係る半導体装置の第３の態様は、絶縁板および回路板を有する絶縁基板と、おもて面にゲート電極およびソース電極を有し、裏面が回路板に固定された半導体チップと、第１金属層および第２金属層を有し、絶縁基板と対向したプリント基板と、ゲート電極および第１金属層に、両端が電気的かつ機械的に接続された第１導電ポストと、ソース電極および第２金属層に、両端が電気的かつ機械的に接続された第２導電ポストと、第１導電ポストおよび第２導電ポストを経由してゲート電極およびソース電極の間に電気的に接続された回路インピーダンス低減素子とを備えている。そして、第１金属層および第２金属層を経由して回路インピーダンス低減素子が電気的に接続されている。そして、第１金属層および第２金属層の表面に回路インピーダンス低減素子が電気的かつ機械的に接続されている。そして、半導体チップ、回路板および第１金属層の一部と第２金属層の一部を除いたプリント基板が絶縁樹脂で覆われ、絶縁樹脂でおおわれていない第１金属層および第２金属層に、回路インピーダンス低減素子が電気的かつ機械的に接続されている。
本発明によれば、半導体チップへのゲート配線およびソース配線を導電ポストおよびプリント基板で配線することにより、寸法を拡大することなく内部配線のインダクタンスを低減することができる。さらに、導電ポストを経由して、半導体チップのゲート電極およびソース電極の間に回路インピーダンス低減素子を電気的に接続するので、回路インピーダンス低減素子の電流バイパス効果を効果的に発揮させることができる。このため半導体チップのゲート電極電圧の振動を抑制し、半導体チップの意図しないターンオンを確実に抑制することができる。
本発明に係る半導体装置の第１の実施形態を示す要部の断面図である。 第１の実施形態の等価回路を示す回路図である。 第２の実施形態の等価回路を示す回路図である。 本発明に係る半導体装置の第３の実施形態を示す斜視図である。 図４の半導体装置の縦断面図である。 図５の絶縁基板を示す図であって、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。 図５のプリント基板を示す図であって、（ａ）はおもて面図、（ｂ）は裏面図である。 図５の半導体装置の等価回路を示す回路図である。 絶縁基板上にプリント基板を装着した状態を示す斜視図である。 第３の実施形態における動作時の電圧・電流波形図である。 絶縁基板の変形例を示す図であって、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。 第４の実施形態におけるプリント基板を示す図であって、（ａ）はおもて面図、（ｂ）は裏面図である。 第４の実施形態におけるキャパシタ容量と逆回復損失の関係を示した図である。 本発明に係る半導体装置の第５の実施形態を示す要部の断面図である。 本発明に係る半導体装置の第６の実施形態を示す要部の断面図である。 本発明に係る半導体装置の第７の実施形態を示す要部の断面図である。 従来例を示す断面図である。
以下、図面を参照してこの発明の実施の形態について説明する。
なお、本出願の記載に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、ハンダや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。
図１は本発明に係る半導体装置の第１の実施形態の概略構成を示す断面図である。
図１は本発明に係る半導体装置としてのパワー半導体モジュール２を示している。パワー半導体モジュール２は、絶縁基板３と、半導体チップ４と、プリント基板５と、第１導電ポスト８と、第２導電ポスト９と、回路インピーダンス低減素子１０を備える。
絶縁基板３は、絶縁板３ａと、絶縁板３ａの主面に固定された回路板３ｂと、絶縁板３ａの主面と反対側に固定された金属板３ｃを有する。絶縁板３ａはセラミックスなどで構成され、回路板３ｂおよび金属板３ｃは、銅やアルミニウムなどで構成されている。また、回路板３ｂは、ゲート電極用の第１回路板３ｇ、ソース電極用の第２回路板３ｓ、およびドレイン電極用の第３回路板３ｄで構成され、互いに絶縁されている。
回路板３ｂの表面に、ハンダ等の接合材７を用いて半導体チップ４が固定されている。半導体チップ４は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などのスイッチング用のパワー半導体素子で構成されている。本明細書の実施の形態の説明においては、半導体チップ４がパワーＭＯＳＦＥＴである場合について説明する。
絶縁基板３の回路板３ｂが固定されている側の面に対向して、プリント基板５が配置されている。プリント基板５は、銅などで構成された第１金属層５ｇ１、５ｇ２と、第２金属層５ｓ１、５ｓ２を有する。第１金属層５ｇ１、５ｇ２はゲート配線用であり、第２金属層５ｓ１、５ｓ２はソース配線用である。第１金属層５ｇ１と５ｇ２との間は、スルーホールに埋め込まれた導電ポストなどにより電気的に接続されている。第２金属層５ｓ１と５ｓ２との間も、同様の方法で電気的に接続されている。
そして、絶縁樹脂６により、回路板３ｂ、半導体チップ４およびプリント基板５が封止されている。また、絶縁基板３の金属板３ｃは絶縁樹脂６から露出している。絶縁樹脂６は、例えば熱硬化性樹脂であるエポキシ樹脂で構成されている。
半導体チップ４は、おもて面にゲート電極４ｇおよびソース電極４ｓを有し、裏面にドレイン電極４ｄを有する。ドレイン電極４ｄは第３回路板３ｄに接合材７を用いて、電気的かつ機械的に接続されている。
また、絶縁基板３とプリント基板５の間に、柱形状の第１導電ポスト８および第２導電ポスト９が配置されている。そして、第１導電ポスト８の両端が、それぞれゲート電極４ｇおよび第１金属層５ｇ１に、電気的かつ機械的に接続されている。また、第２導電ポスト９の両端が、それぞれソース電極４ｓおよび第２金属層５ｓ１に、電気的かつ機械的に接続されている。
第１金属層５ｇ１および５ｇ２は、導電ポスト１１ｇを経由して、第１回路板３ｇに電気的に接続されている。さらに第１回路板３ｇには、ゲート電極用の外部端子１２ｇが電気的かつ機械的に接続されている。
第２金属層５ｓ１および５ｓ２は、導電ポスト１１ｓを経由して、第２回路板３ｓに電気的に接続されている。さらに第２回路板３ｓには、ソース電極用の外部端子１２ｓが電気的かつ機械的に接続されている。
第３回路板３ｄには、ドレイン電極用の外部端子１２ｄが電気的かつ機械的に接続されている。また外部端子１２ｇ、１２ｓ、１２ｄの、回路板３ｂと接続された端と反対の端は、絶縁樹脂６から突出している。
そして、回路インピーダンス低減素子としてのキャパシタ１０が、第１金属層５ｇ２および第２金属層５ｓ２の間に、電気的かつ機械的に接続されている。
この第１の実施形態のパワー半導体モジュール２の等価回路を、図２に示す。
ＭＯＳＦＥＴＱ０のゲート電極Ｇ０は、ゲート抵抗Ｒおよびゲート配線インダクタンスＬｉ、Ｌｏを通じて、バイアス電源Ｂの負極側に接続されている。そして、ソース電極Ｓ０は、バイアス電源Ｂの正極側および接地に接続されている。ここで、ＭＯＳＦＥＴＱ０のドレイン電極Ｄ０とソース電極Ｓ０の間には、寄生ダイオードＤｉ０が逆並列に接続されている。また、ＭＯＳＦＥＴＱ０のゲート電極Ｇ０とソース電極Ｓ０の間には、回路インピーダンス低減素子であるキャパシタ１０が接続されている。
さらに、ＭＯＳＦＥＴＱ０には、ゲート電極とドレイン電極の間に入力容量Ｃｉｓｓが寄生し、ゲート電極とソース電極の間に帰還容量（逆伝達容量）Ｃｒｓｓが寄生し、ドレイン電極とソース電極の間に出力容量Ｃｏｓｓが寄生している。
ＭＯＳＦＥＴＱ０を備えた半導体チップ４がターンオフした際、ゲートＧ０に流れる電流Ｉｇとゲート配線のインダクタンスＬｇ（Ｌｏ＋Ｌｉ）、ゲート抵抗Ｒとの共振による電流の振動が発生する。そして、その電流の振動で、ゲート電圧がしきい値以上に持ち上がり、本来オフ状態であるＭＯＳＦＥＴＱ０が意図せずターンオンする場合がある。
この意図しないターンオンを抑制するには、ＭＯＳＦＥＴＱ０のゲートとソースとの間に、電流バイパス効果を有する回路インピーダンス低減素子（ここではキャパシタ１０）を接続することが有効である。さらに、回路インピーダンス低減素子での電流バイパス効果を大きく発揮させるには、ゲート配線のインダクタンスを小さくすると効果的であることが明らかとなった。このゲート配線のインダクタンスは、パワー半導体モジュール２内部の配線インダクタンスＬｉとゲート駆動回路の配線インダクタンスＬｏとの和で表される。そして、パワー半導体モジュール２内部の配線インダクタンスＬｉをできるだけ低減することが効果的である。
しかしながら、ゲート配線としてボンディングワイヤを使用する場合には、パワー半導体モジュール内部の配線インダクタンスＬｉは、例えば２０〜４０ｎＨまでしか低減することができない。
これに対して、本実施形態のように、ゲート配線として第１導電ポスト８、導電ポスト１１ｇおよび第１金属層５ｇ１、５ｇ２を使用すれば、Ｌｉを例えば５〜１０ｎＨに抑制することができる。すなわち、ゲート配線としてボンディングワイヤを使用する場合の４分の１〜８分の１にＬｉを低減することができる。
したがって、本実施形態により、回路インピーダンス低減素子（キャパシタ１０）による電流バイパス効果を効果的に発揮することができる。これにより、ＭＯＳＦＥＴＱ０の意図しないターンオンを防止し、ＭＯＳＦＥＴＱ０の使用することができるｄｉ／ｄｔやｄＶ／ｄｔの範囲を広げることができる。
次に、本発明の第２の実施形態について、図１および図３を参照して説明する。
第２の実施形態は、図１に示した第１の実施形態のパワー半導体モジュール２を２組直列に接続してブリッジ回路を構成したものである。等価回路を図３に示す。
すなわち、第２の実施形態では、図３に示すように、上アームを構成するパワー半導体モジュール２のＭＯＳＦＥＴＱ１のドレイン電極Ｄ１が図示しない直流電源に接続されている。また、ＭＯＳＦＥＴＱ１のソース電極Ｓ１が下アームを構成するパワー半導体モジュール２のＭＯＳＦＥＴＱ２のドレイン電極Ｄ２に接続されている。さらに、ＭＯＳＦＥＴＱ２のソース電極Ｓ２は接地されている。
そして、下アームのＭＯＳＦＥＴＱ２がオフ状態である時に、上アームのＭＯＳＦＥＴＱ１がターンオンすると、下アームのＭＯＳＦＥＴＱ２の寄生ダイオードＤｉ２が逆回復し、下アームのドレイン電圧が急激に上昇する。この電圧上昇の傾き（ｄＶ／ｄｔ）と、下アームのＭＯＳＦＥＴＱ２の帰還容量Ｃｒｓｓを乗算した値である電流が、ＭＯＳＦＥＴＱ２のゲート電位を上昇させる。そして、ＭＯＳＦＥＴＱ２のゲート電位がしきい値電圧を超えると、ＭＯＳＦＥＴＱ２は意図せずターンオンする。すなわち、ＭＯＳＦＥＴＱ１、Ｑ２いずれもオン状態となることから、ブリッジ回路は短絡状態となってしまう。さらに具体的には、以下の通りである。
ＭＯＳＦＥＴＱ２には、ゲート電極とドレイン電極との間に入力容量Ｃｉｓｓが寄生し、ゲート電極とソース電極との間に帰還容量（逆伝達容量）Ｃｒｓｓが寄生し、ドレイン電極とソース電極との間に出力容量Ｃｏｓｓが寄生している。このため、ゲート電極にはゲート抵抗Ｒ、ゲート配線のインダクタンスＬｉおよびＬｏ、寄生容量としての入力容量Ｃｉｓｓおよび帰還容量Ｃｒｓｓが接続されることになり、これらによって直列ＲＬＣ回路が構成される。このため、直列ＲＬＣ回路の発振による電位変動ΔＶｇが発生する。
そして、ゲート電位Ｖｇに電位変動ΔＶｇを加えた値（Ｖｇ＋ΔＶｇ）がしきい値電圧Ｖｔｈを超えるとＭＯＳＦＥＴＱ２が意図せずターンオンし、上下アームが短絡状態となる。
この下アームのＭＯＳＦＥＴＱ２の意図しないターンオンを抑制するためには、ＭＯＳＦＥＴＱ２のゲートとソースとの間に回路インピーダンス低減素子（ここではキャパシタ１０）を接続することが有効であることが明らかとなった。なぜなら、回路インピーダンス低減素子は、電流バイパス効果を有するからである。またさらに、この電流バイパス効果をより効果的にするには、ゲート配線のインダクタンス（特にモジュール内部の配線インダクタンスＬ１）を小さくすると良いことも明らかとなった。
このことから、図１に示すように、ゲート配線として第１導電ポスト８、導電ポスト１１ｇおよび第１金属層５ｇ１、５ｇ２を使用すれば、Ｌｉを例えば５〜１０ｎＨに抑制することができ、ボンディングワイヤを使用する場合の４分の１〜８分の１に低減することができる。
したがって、本実施形態により、回路インピーダンス低減素子（キャパシタ１０）による大きな電流バイパス効果を発揮することができる。これにより、ＭＯＳＦＥＴＱ２の意図しないターンオンを防止し、ＭＯＳＦＥＴＱ２の使用することができるｄｉ／ｄｔやｄＶ／ｄｔの範囲を広げることができる。
また、上アームのＭＯＳＦＥＴＱ１がオフ状態である時に、下アームのＭＯＳＦＥＴＱ２がターンオンすると、上アームのＭＯＳＦＥＴＱ１が上記と同様に意図せずターンオンする場合がある。このため、図３に示すように、ＭＯＳＦＥＴＱ１のゲート電極Ｇ１およびソース電極Ｓ１の間にも、回路インピーダンス低減素子（ここではキャパシタ１０）を接続することが有効である。
また、上記第１および第２の実施形態においては、プリント基板５のおもて面の第１金属層５ｇ２と第２金属層５ｓ２の間にキャパシタ１０を接続した場合について説明したが、これに限定されるものではない。
次に、第３の実施形態におけるパワー半導体モジュールについて図４〜図１０を参照して説明する。これら図４〜図１０において、前述した図１との対応部分には同一符号を付する。
この第３の実施形態では、上記第２の実施形態をより具体的にしたものである。
すなわち、第３の実施形態では、ＰＭは前述したパワー半導体モジュール２を２組内蔵した半導体装置としてのパワー半導体モジュールである。このパワー半導体モジュールＰＭは、絶縁基板３Ａと、それに固定された第１半導体チップ４Ａおよび第２半導体チップ４Ｂを有する下アーム部１３Ａを備える。また、絶縁基板３Ｂと、それに固定された第１半導体チップ４Ａおよび第２半導体チップ４Ｂを有する上アーム部１３Ｂを備える。さらに、絶縁基板３Ａおよび３Ｂに対向して、配線用の金属層を有するプリント基板５を備える。
第１半導体チップ４Ａは、第１および第２の実施形態と同様のパワーＭＯＳＦＥＴなどのスイッチング用のパワー半導体素子で構成されている。第２半導体チップ４Ｂは、第１半導体チップ４Ａに逆並列に接続される還流ダイオード（ＦＷＤ）で構成されている。
そして、図６（ａ）に示すように、絶縁基板３Ａ、３Ｂ上のそれぞれ長手方向の中心線上に２個の第２半導体チップ４Ｂが所定の間隔を保って配置されている。また、これら第２半導体チップ４Ｂの両外側に、４個の第１半導体チップ４Ａが所定の間隔を保って配置されている。
ここで、第１半導体チップ４Ａは、裏面側にドレイン電極４ｄを有し、おもて面側にソース電極４ｓおよびゲート電極４ｇを有する、そして、ゲート電極４ｇが、第２半導体チップ４Ｂとは反対側の端部側となるように配置されている。また、第２半導体チップ４Ｂは、裏面側にカソード電極を有し、おもて面側にアノード電極を有する。
これらの第１半導体チップ４Ａ、第２半導体チップ４Ｂは、上記のような各種パワー半導体素子であるが、シリコン基板に形成したものでもよいし、ＳｉＣやその他の基板に形成したものでもよい。
絶縁基板３Ａは、方形状の絶縁板３ａと、絶縁板３ａの主面に固定された回路板３ｂと、絶縁板３ａの主面と反対側の面に固定された金属板３ｃを有する。
絶縁基板３Ａの回路板３ｂは、図６（ａ）に示すように、幅広部１４ａと幅狭部１４ｂとからなり、平面形状がＴ字形状であるドレイン電極用の第３回路板１４ｃを有する。
また、絶縁基板３Ａの回路板３ｂは、幅狭部１４ｂの外側に所定間隔を保って配置されたソース電極用の第２回路板１４ｄおよび１４ｅを有する。
ここで、第３回路板１４ｃには、第１半導体チップ４Ａおよび第２半導体チップ４Ｂが電気的かつ機械的に接続されている。そして、第３回路板１４ｃには、Ｓ１／Ｄ２端子となる外部端子１９が圧入される孔１４ｆが設けられている。また、第２回路板１４ｄおよび１４ｅには、Ｓ２端子となる外部端子２０が圧入される孔１４ｇが設けられている。
また、絶縁基板３Ｂも、絶縁基板３Ａと同様に絶縁板３ａ、回路板３ｂおよび金属板３ｃを有する。絶縁基板３Ｂの回路板３ｂは、幅広部１４ｈおよび幅狭部１４ｉとからなるドレイン電極用の第３回路板１４ｊを有する。さらに、絶縁基板３Ｂの回路板３ｂは、この第３回路板１４ｊの幅狭部１４ｉの外側に所定間隔を保って配置された回路板１４ｋ、１４ｌ、１４ｍおよび１４ｎを有する。このうち、１４ｋおよび１４ｌは補助ソース電極用の第４回路板であり、１４ｍおよび１４ｎはゲート電極用の第１回路板である。
第３回路板１４ｊには、第１半導体チップ４Ａおよび第２半導体チップ４Ｂが電気的かつ機械的に接続されている。そして、第３回路板１４ｊにはＤ１端子となる外部端子１８が圧入される孔１４ｏが設けられている。また、第４回路板１４ｋおよび１４ｌには、ＳＳ１、ＳＳ２端子となる外部端子２１ａ、２１ｂが圧入される孔１４ｐが設けられている。さらに、第１回路板１４ｍおよび１４ｎには、Ｇ１、Ｇ２端子となる外部端子２２ａ、２２ｂが圧入される孔１４ｑが設けられている。
ここで、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、導電性に優れた銅、あるいはアルミニウム系のものであることが望ましい。さらに、各外部端子を回路板３ｂにハンダで接合する場合、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂにはニッケルあるいは錫系の表面処理を施すことが有効である。
図８に示す等価回路図から分かるように、絶縁基板３Ｂには、上アームを構成する第１半導体チップ４Ａ（ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ）と、第２半導体チップ４Ｂ（ダイオードＤｉ１ａ、Ｄｉ１ｂ）が逆並列に接続されている。また絶縁基板３Ａには、下アームを構成する第１半導体チップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）と、第２半導体チップ４Ｂ（ダイオードＤｉ２ａ、Ｄｉ２ｂ）が逆並列に接続されている。
そして、絶縁基板３Ｂと、絶縁基板３Ａに構成された２組の逆並列回路は、プリント基板５と、導電ポスト１７ｂを経由して直列に接続される。
そして、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのドレイン電極４ｄは、第３回路板１４ｊを経由して、パワー半導体モジュールＰＭのドレイン端子Ｄ１を構成する外部端子１８に接続されている。ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのドレイン電極４ｄは、第３回路板１４ｃを経由して、パワー半導体モジュールＰＭのＳ１／Ｄ２を構成する外部端子１９に接続されている。
外部端子１８〜２０は、図４に示すようにパワー半導体モジュールＰＭの幅方向の中心線に対して対称の位置に２本ずつ形成されている。また、パワー半導体モジュールＰＭは外部端子１８の長手方向外側に片側２本ずつ計４本の外部端子２１ａ、２１ｂ、２２ａおよび２２ｂをさらに有している。これらの外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂはパワー半導体モジュールＰＭの両側縁に沿って略直線状に二列に配置されている。
外部端子２１ａ、２１ｂは補助ソース端子であって、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ、Ｑ２ａ〜Ｑ２ｄのドレイン―ソース間に流れる電流をセンシングする電流検出端子ＳＳ１、ＳＳ２を構成している。また、外部端子２２ａ、２２ｂは、ハーフブリッジ回路のＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇにゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。
絶縁基板３Ａ、３Ｂの裏面側の金属板３ｃは、その下面が絶縁樹脂２４の底面と同一平面か、もしくは絶縁樹脂２４の底面より僅かに突出している。
プリント基板５のおもて面図を図７（ａ）に、裏面図を（ｂ）に示す。プリント基板５には、下アーム部１３Ａおよび上アーム部１３Ｂの電流路となる、Ｔ字形状の第２金属層１６ａおよび１６ｂが形成されている。第２金属層１６ａおよび１６ｂと、下アーム部１３Ａおよび上アーム部１３Ｂの第１半導体チップ４Ａのソース電極４ｓは、それぞれ第２導電ポスト１７ｓの両端と電気的かつ機械的に接続されている。なお、プリント基板５のおもて面および裏面の第２金属層１６ａは同電位であり、同様におもて面および裏面の第２金属層１６ｂも同電位である。
また、プリント基板５のおもて面には、下アーム部１３Ａおよび上アーム部１３Ｂの制御回路となる、第１金属層１６ｃおよび１６ｄが形成されている。第１金属層１６ｃおよび１６ｄと、下アーム部１３Ａおよび上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極４ｇは、それぞれ第１導電ポスト１７ｇの両端と電気的かつ機械的に接続されている。
第１金属層１６ｃは、第１金属層１６ｅ１、１６ｅ２、１６ｅ３および１６ｈで構成されている。また第１金属層１６ｄは、第１金属層１６ｊ１、１６ｊ２、１６ｊ３、および１６ｍで構成されている。図７で示される通り、第１金属層１６ｃは、第１金属層１６ｅ１、１６ｅ２によって、各ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。同様に第１金属層１６ｄは、第１金属層１６ｊ１、１６ｊ２によって、各ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。
プリント基板５には、外部端子１８、１９および２０が非接触で挿し通されるスルーホール１６ｏ、１６ｐおよび１６ｑを有する。
さらに、プリント基板５の裏面には、下アーム部１３Ａおよび上アーム部１３Ｂの電流路となる、第２金属層１６ｒおよび１６ｓが配置されている。これら第２金属層１６ｒおよび１６ｓは、おもて面側の第１金属層の１６ｈおよび１６ｍと平面から見て重なるように配置されている。そして、第２金属層１６ｖおよび１６ｗに電気的に接続されている。
このように、ゲート配線である第１金属層１６ｈおよび１６ｍと、ソース配線である第２金属層１６ｒおよび１６ｓを対向する位置に配置することにより、両金属層の間の相互インダクタンスを低減することができる。この相互インダクタンスを低減することにより、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＱ２ａ〜Ｑ２ｄの制御を安定させることができる。
また、プリント基板５の第２金属層１６ｂが複数の導電ポスト１７ｂによって絶縁基板３Ａの第３回路板１４ｃに電気的に接続され、下アーム部１３Ａと上アーム部１３Ｂとの間の電流路を構成している。
さらに、プリント基板５のおもて面側には、下アーム部１３Ａの第１半導体チップ４Ａのゲート電極４ｇに電気的に接続される第１金属層１６ｅ３と１６ｈとの接続領域と、そこに隣接する第２金属層１６ａとの間に、回路インピーダンス低減素子としてのキャパシタ１０Ａが電気的かつ機械的に接続されている。
同様にプリント基板５のおもて面側には、上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極４ｇに電気的に接続される第１金属層１６ｊ３と１６ｍとの接続領域と、そこに隣接する第２金属層１６ｂとの間に、回路インピーダンス低減素子としてのキャパシタ１０Ｂが電気的かつ機械的に接続されている。
続いて、パワー半導体モジュールＰＭの製造工程について説明する。
あらかじめ用意したプリント基板５の所定の位置に、導電ポスト１７ａ、１７ｂ、１７ｇ、１７ｓの端部を電気的かつ機械的に接続する。
そして、図９に示すように、絶縁基板３Ａおよび３Ｂに外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂを挿入して垂直に保持された状態で、絶縁基板３Ａおよび３Ｂの上にプリント基板５を配置する。
この際、導電ポスト１７ａ、１７ｂ、１７ｇ、１７ｓのもう片方の端部を、第１半導体チップ４Ａ、第２半導体チップ４Ｂおよび第３回路板１４ｃ、１４ｊにハンダや金属粒子ペーストなどを介して当接させる。また、第１金属層１６ｅ３および１６ｈの接続領域と、そこに隣接する第２金属層１６ａとの間に、キャパシタ１０Ａを、ハンダを介して載置する。さらに、第１金属層１６ｊ３および１６ｍの接続領域と、そこに隣接する第２金属層１６ｂとの間に、キャパシタ１０Ｂを、ハンダを介して載置する。
この状態でリフロー処理することにより、導電ポスト１７ａ、１７ｂ、１７ｇ、１７ｓの端部と、第１半導体チップ４Ａ、第２半導体チップ４Ｂおよび第３回路板１４ｃ、１４ｊが電気的かつ機械的に接続される。また、第１金属層１６ｃおよび１６ｄと、第２金属層１６ａおよび１６ｂとの間で、キャパシタ１０Ａおよび１０Ｂが電気的に接続される。
なお、上記の工程の際、絶縁基板３Ａの第２回路板１４ｄおよび１４ｅと、プリント基板５の第２金属層１６ａの間を、図示しない導電ポストにより電気的に接続する。また、絶縁基板３Ｂの第４回路板１４ｋおよび１４ｌはそれぞれ、プリント基板５の第２金属層１６ｗおよび１６ｖと、図示しない導電ポストにより電気的に接続する。さらに、絶縁基板３Ｂの第１回路板１４ｍおよび１４ｎはそれぞれ、プリント基板５の第１金属層１６ｌおよび１６ｇと、図示しない導電ポストにより電気的に接続する。
このように絶縁基板３Ａおよび３Ｂと、プリント基板５とを電気的かつ機械的に接続した後に、図示しない金型内に配置して、金型内に例えば熱硬化性樹脂のエポキシ樹脂材料を注入する。これにより、パワー半導体モジュールＰＭの外形が、図４に示すように直方体状の絶縁樹脂２４として成型される。これらの工程によりパワー半導体モジュールＰＭが製造される。
なお、絶縁樹脂２４には、その長手方向の両端部側に、図４に示すように、絶縁壁２５Ａ、２５Ｂが形成されている。また絶縁壁２５Ａ、２５Ｂを構成する凹部２６の底部に、取付孔２７が絶縁樹脂２４の底面に貫通して配置されている。
上記構成を有するパワー半導体モジュールＰＭの、外部端子２１ａ、２１ｂ、２２ａ、２２ｂを駆動回路に接続することにより、インバータ回路の１相を構成できる。さらにこれらを３個組み合わせることにより、Ｕ相、Ｖ相およびＷ相の３相のインバータ装置を構成できる。
このようにしてインバータ装置を構成した場合、パワー半導体モジュールＰＭの下アーム部１３ＡのＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄと、上アーム部１３ＢのＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄは、一方がオン状態であるときに他方がオフ状態となるように、交互にスイッチング制御される。そして、パワー半導体モジュールＰＭでは、図５において実線矢印で示すように、外部端子１８から入力される電流Ｉａが上アーム部１３Ｂの回路板３ｂを経由して、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのドレイン電極に供給される。そしてＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄがオン状態であるときには、電流Ｉａは第２導電ポスト１７ｓ、プリント基板５の第２金属層１６ｂ、および導電ポスト１７ｂを経由して絶縁基板３Ａの回路板３ｂに供給される。
この絶縁基板３Ａの回路板３ｂに供給された電流Ｉａは、外部端子１９を経由して例えばＵ相出力として負荷に出力される。
このとき、下アーム部１３ＡのＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄはオフ状態であるので、ソース電極には電流が出力されず、外部端子２０は電流遮断状態である。
その後、上アーム部１３ＢのＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄがオフ状態となると、上記電流Ｉａが徐々に減少する。同時に、下アーム部１３ＡのＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄがオン状態となる。この状態となると、図５において破線図示の矢印で示すように、負荷からの電流が外部端子１９、および絶縁基板３Ａの回路板３ｂを経由してＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのドレイン電極に入力される。このとき、ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄはオン状態であるので、ドレイン電極に入力された電流はソース電極から第２導電ポスト１７ｓ、およびプリント基板５の第２金属層１６ａを経由して外部端子２０に出力される。この電流は、外部端子２０から例えば負極側電源に戻される。
このため、絶縁基板３Ａの回路板３ｂでは実線図示の電流が減少して電流変化率ｄｉ／ｄｔが負となり、その後、プリント基板５へ向かう破線図示の電流が増加して電流変化率ｄｉ／ｄｔが正となる。このため、回路板３ｂの自己インダクタンスＬ１とプリント基板５の第２金属層１６ａの自己インダクタンスＬ２が直列に接続されることになる。両者の相互インダクタンスをＭとすると、端子間電圧ｖは次式で表すことができる。
ｖ＝｛L1(di/dt)+M(di/dt)}+{L2(di/dt)+M(di/dt)}
したがって、絶縁基板３Ａの回路板３ｂの電流変化率ｄｉ／ｄｔが負であり、プリント基板５の第２金属層１６ａの電流変化率ｄｉ／ｄｔが正であるので、相互インダクタンスＭを相殺することができる。
また、前述したように、下アーム部１３Ａと上アーム部１３Ｂとの間の電流路が、第２導電ポスト１７ｓ、プリント基板５の第２金属層１６ｂ、および複数の導電ポスト１７ｂにより構成されている。これにより、配線距離を短くするとともに、電流路の断面積を大きくすることができることから、内部配線のインダクタンスＬｉを例えば５〜１０ｎＨに低減することができる。
しかも、プリント基板５の第１金属層１６ｃと第２金属層１６ａとの間に、回路インピーダンス低減素子としてのキャパシタ１０Ａを電気的に接続したので、その電流バイパス効果により、ＭＯＳＦＥＴＱ２のゲート電圧の変動を抑制することができる。また、プリント基板５の第１金属層１６ｄと第２金属層１６ｂとの間に、回路インピーダンス低減素子としてのキャパシタ１０Ａを電気的に接続したので、その電流バイパス効果により、ＭＯＳＦＥＴＱ１のゲート電圧の変動を抑制することができる。このことから、ＭＯＳＦＥＴＱ１およびＱ２の使用することができるｄｉ／ｄｔやｄＶ／ｄｔの範囲を広げることができる。
図１０は、上述したパワー半導体モジュールＰＭの構成を使用して、キャパシタ１０Ａおよび１０Ｂを接続した場合の実施例１、２と、接続しない場合の比較例とを比較した結果である。
ここで実施例１は、キャパシタ１０Ａおよび１０Ｂの静電容量を０．１５ｎＦにした場合、実施例２はキャパシタ１０Ａおよび１０Ｂの静電容量を１．５ｎＦにした場合である。図１０は、左側が上アーム（ＭＯＳＦＥＴＱ１）のスイッチング時の電圧波形および電流波形であり、右側が下アーム（ＭＯＳＦＥＴＱ２）のゲート・ソース間電圧Ｖｇｓおよびゲート電流波形を示している。ここでＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄはオン状態にせず、Ｖｇｓ＝−９Ｖでオフ状態を保たせている。
この結果から、ＭＯＳＦＥＴＱ１のスイッチング時に、比較例ではＭＯＳＦＥＴＱ２のＶｇｓの最大変化量ΔＶｇｓ（ｍａｘ）が１１．４Ｖに達していることが分かった。すなわちＭＯＳＦＥＴＱ２にはしきい値電圧Ｖｔｈ（＝−９Ｖ）を超えて正の電圧が印加されることになるため、ＭＯＳＦＥＴＱ２は意図せずターンオンしてしまう。
これに対して、実施例１では、ΔＶｇｓ（ｍａｘ）を７．３Ｖに抑制することができ、ＭＯＳＦＥＴＱ２の意図しないターンオンを防止することができる。さらに、実施例２では、ΔＶｇｓ（ｍａｘ）を４．５Ｖに抑制することができ、ＭＯＳＦＥＴＱ２の意図しないターンオンをより確実に防止することができる。
上記実施形態においては、回路インピーダンス低減素子としてキャパシタを用いているが、これに限定されるものではなく、ダイオードやＭＯＳＦＥＴを適用することもできる。要はＭＯＳＦＥＴのゲート配線とソース配線の間を必要に応じて電気的に接続し、ゲート電圧の変動を抑制する電流バイパス効果を備えた素子であればよい。
上記実施形態では、絶縁基板３Ａおよび３Ｂを個別に設けているので、第１半導体チップ４Ａの発熱により発生する絶縁基板の内部応力を抑制することができる。このことから、パワー半導体モジュールＰＭの信頼性をより向上させることができる。
また、第１半導体チップ４Ａのゲート電極を、第２半導体チップ４Ｂ側とは反対側に配置しているので、第１金属層（１６ｃおよび１６ｄ）の経路を、第２金属層（１６ａおよび１６ｂ）を横切ることなく配置することが可能となる。このことから、プリント基板５の配線のレイアウトを容易に行うことができる。
なお、上記各実施形態においては、下アーム部１３Ａおよび上アーム部１３Ｂ毎に絶縁基板３Ａおよび３Ｂを設けた場合について説明したが、これに限定されるものではない。例えば、絶縁基板と封止材の線膨張係数差が問題にならない場合などでは、一枚の絶縁板３ａに下アーム部１３Ａ用と上アーム部１３Ｂ用の回路板３ｂを固定すると共に、共通の金属板３ｃを固定してもよい。
また、上記各実施形態においては絶縁基板３、３Ａおよび３Ｂは、上記構成に限定されるものではない。例えば、セラミックスと銅をロウ付けし、エッチングによって銅をパターニングした所謂ＡＭＢ（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｉｎｇ）基板や、セラミックス基板と銅とを直接接合したＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板を適用することができる。また、絶縁板３ａとしては、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等を適用することができる。さらに、絶縁板３ａとしては樹脂基板を適用することもできる。要は絶縁性を確保できる基板であればよい。
また、上記実施形態においては、導電ポスト１７ａ、１７ｂ、１７ｇ、１７ｓを円柱形状にする場合について説明したが、これに限定されるものではない。例えば、四角柱、三角柱、多角柱、楕円柱等の任意の形状の導電ポストを適用することができ、要はインダクタンスの減少に寄与する導電ポストであれば良い。
また、上記実施形態においては、全ての外部端子を絶縁基板上に取り付けたが、これに限定されるものではなく、ゲート端子やソース補助端子など大電流が流れない外部端子は、プリント基板に直接取り付けても良い。この場合、絶縁基板３については図１１（ａ）〜（ｃ）に示すように、２つの回路板４１および４２を配置し、外側に回路板４３ａおよび４３ｂを独立して配置すればよい。この場合、上記実施形態に比べて、回路板の面積が増加し、冷却性能が向上するという効果がある。
また、上記実施形態では、第１半導体チップ４ＡにパワーＭＯＳＦＥＴを用いる場合について説明したが、これに限定されるものではなく、第１半導体チップ４ＡをＩＧＢＴにしてもよい。この場合、上記実施形態におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。また、その他の電圧制御型半導体素子を用いてもよい。
また、上記実施形態においては、絶縁基板３Ａおよび３Ｂに第１半導体チップ４Ａ（ＭＯＳＦＥＴ）および第２半導体チップ４Ｂ（ダイオード）を共に配置する場合について説明したが、これに限定されるものではない。例えば、ＭＯＳＦＥＴ内蔵ダイオードを使用できる場合や、同期整流方式を採用する場合などは、第２半導体チップ４Ｂを省略して第１半導体チップ４Ａのみで構成することもできる。また、第１半導体チップ４Ａを、ＩＧＢＴとＦＷＤとをワンチップにしたＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ）のみで構成することもできる。
また、外部端子としては、棒形状に代えてリードフレームや他の形状の端子を適用することができる。また、外部端子の突出方向としてはパワー半導体モジュールＰＭの上面に限定されるものではなく、側面から突出させて上方に折り曲げるようにしてもよい。
次に、本発明の第４の実施形態について図１２、図１３を参照して説明する。
図１２は前述の第３の実施形態の図７に対応した、回路インピーダンス低減素子としてのキャパシタの異なる配置例を示した図である。
プリント基板５のおもて面側には、下アーム部１３Ａの第１半導体チップ４Ａのゲート電極に電気的に接続される第１金属層１６ｅ１と１６ｅ３との接続領域と、そこに隣接する第２金属層１６ａとの間に、キャパシタ１０Ｃが電気的かつ機械的に接続されている。そして第１金属層１６ｅ２と１６ｅ３との接続領域と、そこに隣接する第２金属層１６ａとの間に、キャパシタ１０Ｄが電気的かつ機械的に接続されている。
同様にプリント基板５のおもて面側には、上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極に電気的に接続される第１金属層１６ｊ１と１６ｊ３との接続領域と、そこに隣接する第２金属層１６ｂとの間に、キャパシタ１０Ｅが電気的かつ機械的に接続されている。そして第１金属層１６ｊ２と１６ｊ３との接続領域と、そこに隣接する第２金属層１６ｂとの間に、キャパシタ１０Ｆが電気的かつ機械的に接続されている。
このように第１半導体チップ４Ａのゲート電極に近く、配線のインダクタンスが小さい位置に回路インピーダンス低減素子を配置することにより、回路インピーダンス低減素子の電流バイパス効果をより高めることができる。例えば、回路インピーダンス低減素子としてキャパシタを適用した場合、より小さい容量で優れた電流バイパス効果が得られる。それを示した結果を図１３に示す。
図１３は、第１半導体チップ４Ａのゲート電極からの配線インダクタンスＬｇが５．１ｎＨおよび２．６ｎＨの位置にキャパシタを配置とした場合の、キャパシタの容量と第１半導体チップ４Ａの逆回復損失の関係を示した図である。第１半導体チップ４Ａに意図しないターンオンが発生すると、逆回復損失が増加する。図１３より、Ｌｇがより小さい位置にキャパシタを配置した場合に、より小さいキャパシタ容量で逆回復損失が低減している。すなわち、Ｌｇがより小さい位置にキャパシタを配置した場合には、意図しないターンオンが抑制され、高い電流バイパス効果が得られていることがわかる。
図１７に示した従来の半導体装置１００においては、回路インピーダンス低減素子を絶縁基板上の半導体チップとは異なる回路板に配置する必要がある。さらにゲート配線はボンディングワイヤで構成されているため、本実施形態のようにＬｇの小さい位置に回路インピーダンス低減素子を配置することは困難である。
一方、本実施形態ではゲート配線に導電ポストとプリント基板を用いているため、半導体チップのゲート電極に近いプリント基板上に回路インピーダンス低減素子を配置することが可能である。さらに、その間を導電ポストで接続しているため、Ｌｇをより小さく、例えば５ｎＨ以下にすることが可能となる。言い換えれば、半導体チップのゲート電極からの配線インダクタンスが５ｎＨ以下の位置に、回路インピーダンス低減素子（キャパシタ１０Ｃ〜１０Ｆ）を配置することができる。このことから、図１３に示したような、優れた電流バイパス効果を得ることができる。
次に、本発明の第５の実施形態について図１４を参照して説明する。
この第５の実施形態では、前述した第１の実施形態におけるプリント基板５にキャパシタを接続する場合に代えて、パワー半導体モジュール２の絶縁樹脂から突出する導電ポストに、キャパシタを電気的かつ機械的に接続するようにしたものである。
すなわち、第５の実施形態では、図１４に示すように、前述した図１の構成において、第１導電ポスト８を、プリント基板５を貫通させ、さらに絶縁樹脂６から突出するように延長させる。また、第２導電ポスト９を、プリント基板５を貫通させ、さらに絶縁樹脂６から突出するように延長させる。そして、第１導電ポスト８および第２導電ポスト９の絶縁樹脂６から突出した箇所の間に、キャパシタ１０が電気的かつ機械的に接続されている。
この第５の実施形態でも、半導体チップ４のゲート電極４ｇとソース電極４ｓの間に、第１導電ポスト８および第２導電ポスト９を経由してキャパシタ１０を電気的に接続したことになる。このため、等価回路としては図２に示した第１の実施形態と全く同じ構成となる。また前述した第１の実施形態と同様に、ゲート配線に幅広の金属層と太い導電ポストを使用している。
したがって、第５の実施形態でも、パワー半導体モジュールは大きな電流バイパス効果を有し、半導体チップ４のゲート電圧の変動を抑制することができる。
しかも、絶縁樹脂６から突出する第１導電ポスト８および第２導電ポスト９の間にキャパシタを接続するので、ユーザから要求される様々な仕様に合わせて任意の容量のキャパシタを接続することが可能となる。そのため、パワー半導体モジュール２の系列拡充において、キャパシタを除いたパワー半導体モジュール本体の系列数を少なくすることができ、製造コストの低減が可能となる。
また、第１の実施形態のようにプリント基板５上にキャパシタ１０を接続した場合であっても、絶縁樹脂６から突出させた第１導電ポスト８および第２導電ポスト９の間に追加のキャパシタを接続することにより、トータルの静電容量を調整することも可能である。
次に、本発明の第６の実施形態について図１５を参照して説明する。
この第６の実施形態では、図１５に示すように、前述した第１の実施形態における図１の構成において、プリント基板の第１金属層５ｇ１もしくは５ｇ２に、電気的かつ機械的に接続された第３導電ポスト５１を配置する。また、プリント基板の第２金属層５ｓ１もしくは５ｓ２に、電気的かつ機械的に接続された第４導電ポスト５２を配置する。なお、第３導電ポスト５１と第４導電ポスト５２は、お互いが隣接した位置に配置する。そして第３導電ポスト５１および第４導電ポスト５２を絶縁樹脂６から突出させ、突出した箇所の間にキャパシタ１０が電気的かつ機械的に接続されている。なお図１５においては、ドレイン用外部端子は図示を省略している。
この実施形態でも、等価回路的には上述の実施形態と全く同様の構成を有し、上述の実施形態と全く同様の作用効果を得ることができる。
さらにこの第６の実施形態においては、キャパシタ１０を搭載する位置を、第１金属層と第２金属層が隣接する任意の位置に調整することができる。このため、第５の実施形態と比較して、パワー半導体モジュール２の設計自由度を高くすることができる。
次に、本発明の第７の実施形態について図１６を参照して説明する。
この第７の実施形態では、前述した第１の実施形態における図１の構成において、ゲート用である第１金属層５ｇ２およびソース用である第２金属層５ｓ２が隣接する任意の位置を、絶縁樹脂６から露出させる。そして露出した第１金属層５ｇ２および第２金属層５ｓ２の間に、キャパシタ１０が電気的かつ機械的に接続されている。
この実施形態でも、等価回路的には上述の実施形態と全く同様の構成を有し、上述の実施形態と全く同様の作用効果を得ることができる。
さらに、この第７の実施形態においては、キャパシタ１０を絶縁樹脂から突出させることなく配置することができるため、第６の実施形態と比較して、パワー半導体モジュール２の小型化が可能となる。
上述の第５ないし第７の実施形態においては、あらかじめキャパシタなどの回路インピーダンス低減素子が接続された状態で、メーカーからユーザに出荷されている。しかしながら、ユーザが自身の使用状況に応じて回路インピーダンス低減素子をカスタマイズしたいという要求も存在する。そこでメーカーにおいては半導体モジュールに回路インピーダンス低減素子を接続せず、第１導電ポストおよび第２導電ポストを経由して、ゲート電極とソース電極の間に回路インピーダンス低減素子を接続するための素子接続端子を備えた状態でユーザに出荷しても良い。
この素子接続端子は、第５の実施形態においては第１導電ポスト８および第２導電ポスト９が該当し、第６の実施形態においては第３導電ポスト５１および第４導電ポスト５２が該当し、第７の実施形態においては絶縁樹脂６から露出させた第１金属層５ｇ２および第２金属層５ｓ２が該当する。
パワー半導体モジュール２を使用するユーザは、素子接続端子に自身の使用状況に応じた仕様の回路インピーダンス低減素子を電気的に接続することにより、上述の実施形態と全く同様の作用効果を得ることができる。
なお、本発明は、パワー半導体モジュールの端子接続の組み合わせだけで所望する回路構成が得られることから、本発明は上述した電力変換用インバータ装置に限定されるものではない。例えば、パワー半導体モジュールを使用する他の電力変換装置や高周波用途のスイッチングＩＣ等の他の半導体装置に本発明を適用することができる。
２、ＰＭ…パワー半導体モジュール
３、３Ａ、３Ｂ…絶縁基板
３ａ…絶縁板
３ｂ、１４…回路板
３ｃ…金属板
４…半導体チップ
４ｄ…ドレイン電極
４ｓ…ソース電極
４ｇ…ゲート電極
４Ａ…第１半導体チップ
４Ｂ…第２半導体チップ
５…プリント基板
５ｇ１、５ｇ２…第１金属層
５ｓ１、５ｓ２…第２金属層
６…絶縁樹脂
７…接合材
８…第１導電ポスト
９…第２導電ポスト
１０、１０Ａ、１０Ｂ…キャパシタ
１１ｓ、１１ｇ…導電ポスト
１２ｄ、１２ｓ、１２ｇ…外部端子
１３Ａ…下アーム部
１３Ｂ…上アーム部
１６ａ、１６ｂ…第２金属層
１６ｃ、１６ｄ…第１金属層
１７ａ、１７ｂ…導電ポスト
１７ｇ…第１導電ポスト
１７ｓ…第２導電ポスト
１８、１９、２０、２１ａ、２１ｂ、２２ａ、２２ｂ…外部端子
２４…絶縁樹脂
５１…第３導電ポスト
５２…第４導電ポスト

Claims (8)

  1. 絶縁板および回路板を有する絶縁基板と、
    おもて面にゲート電極およびソース電極を有し、裏面が前記回路板に固定された半導体チップと、
    第１金属層および第２金属層を有し、前記絶縁基板と対向したプリント基板と、
    前記ゲート電極に両端の一方が電気的かつ機械的に接続され、前記第１金属層に前記両端の間が電気的かつ機械的に接続された第１導電ポストと、
    前記ソース電極に両端の一方が電気的かつ機械的に接続され、前記第２金属層に前記両端の間が電気的かつ機械的に接続された第２導電ポストと、
    前記第１導電ポストおよび前記第２導電ポストを経由して前記ゲート電極および前記ソース電極の間に電気的に接続された回路インピーダンス低減素子と、
    を備え、
    前記第１導電ポストおよび前記第２導電ポストの間に前記回路インピーダンス低減素子が電気的にかつ機械的に接続され、
    前記半導体チップ、前記回路板および前記プリント基板が絶縁樹脂で覆われ、
    前記第１導電ポストおよび前記第２導電ポストが前記絶縁樹脂から突出し、
    当該突出した前記第１導電ポストおよび前記第２導電ポストの間に前記回路インピーダンス低減素子が電気的かつ機械的に接続されている半導体装置。
  2. 絶縁板および回路板を有する絶縁基板と、
    おもて面にゲート電極およびソース電極を有し、裏面が前記回路板に固定された半導体チップと、
    第１金属層および第２金属層を有し、前記絶縁基板と対向したプリント基板と、
    前記ゲート電極および前記第１金属層に、両端が電気的かつ機械的に接続された第１導電ポストと、
    前記ソース電極および前記第２金属層に、両端が電気的かつ機械的に接続された第２導電ポストと、
    前記第１導電ポストおよび前記第２導電ポストを経由して前記ゲート電極および前記ソース電極の間に電気的に接続された回路インピーダンス低減素子と、
    を備え、
    前記第１金属層および前記第２金属層を経由して前記回路インピーダンス低減素子が電気的に接続され、
    前記第１金属層に電気的かつ機械的に接続された第３導電ポストと、
    前記第２金属層に電気的かつ機械的に接続された第４導電ポストと、
    を備え、
    前記第３導電ポストおよび前記第４導電ポストの間に前記回路インピーダンス低減素子が電気的かつ機械的に接続され、
    前記半導体チップ、前記回路板および前記プリント基板が絶縁樹脂で覆われ、
    前記第３導電ポストおよび前記第４導電ポストが前記絶縁樹脂から突出し、
    当該突出した前記第３導電ポストおよび前記第４導電ポストの間に前記回路インピーダンス低減素子が電気的かつ機械的に接続されている半導体装置。
  3. 絶縁板および回路板を有する絶縁基板と、
    おもて面にゲート電極およびソース電極を有し、裏面が前記回路板に固定された半導体チップと、
    第１金属層および第２金属層を有し、前記絶縁基板と対向したプリント基板と、
    前記ゲート電極および前記第１金属層に、両端が電気的かつ機械的に接続された第１導電ポストと、
    前記ソース電極および前記第２金属層に、両端が電気的かつ機械的に接続された第２導電ポストと、
    前記第１導電ポストおよび前記第２導電ポストを経由して前記ゲート電極および前記ソース電極の間に電気的に接続された回路インピーダンス低減素子と、
    を備え、
    前記第１金属層および前記第２金属層を経由して前記回路インピーダンス低減素子が電気的に接続され、
    前記第１金属層および前記第２金属層の表面に前記回路インピーダンス低減素子が電気的かつ機械的に接続され、
    前記半導体チップ、前記回路板および前記第１金属層の一部と前記第２金属層の一部を除いた前記プリント基板が絶縁樹脂で覆われ、
    前記絶縁樹脂でおおわれていない前記第１金属層および前記第２金属層に、前記回路インピーダンス低減素子が電気的かつ機械的に接続されている半導体装置。
  4. 前記半導体チップのゲート電極からの配線インダクタンスが５ｎＨ以下の位置に、前記回路インピーダンス低減素子が電気的かつ機械的に接続されている請求項１乃至請求項３の何れか１項に記載の半導体装置。
  5. 前記回路インピーダンス低減素子は、キャパシタ、ダイオードおよびＭＯＳＦＥＴからなる群より選ばれた一つの素子である請求項１乃至請求項３の何れか１項に記載の半導体装置。
  6. 複数個の前記半導体チップと、
    複数個の前記回路インピーダンス低減素子と、
    を備えた請求項１乃至請求項３の何れか１項に記載の半導体装置。
  7. 上アームを構成する前記半導体チップと、
    下アームを構成する前記半導体チップと、
    を備え、
    前記上アームを構成する前記半導体チップ、または前記下アームを構成する前記半導体チップのいずれかに前記回路インピーダンス低減素子が電気的に接続されている請求項１乃至請求項３の何れか１項に記載の半導体装置。
  8. 前記半導体チップが前記裏面にドレイン電極を有するパワー半導体素子であり、前記ドレイン電極と前記回路板が電気的に接続されている請求項１乃至請求項３の何れか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020162354A (ja) * 2019-03-27 2020-10-01 富士電機株式会社 半導体モジュールの製造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000156T5 (de) * 2014-04-14 2016-06-16 Fuji Electric Co., Ltd. Halbleitervorrichtung
EP3166144B1 (en) 2014-07-03 2019-08-07 Nissan Motor Co., Ltd Half-bridge power semiconductor module and manufacturing method therefor
US10211158B2 (en) 2014-10-31 2019-02-19 Infineon Technologies Ag Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module
JP6288301B2 (ja) * 2014-11-28 2018-03-14 日産自動車株式会社 ハーフブリッジパワー半導体モジュール及びその製造方法
JP6464787B2 (ja) * 2015-02-09 2019-02-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6485235B2 (ja) 2015-06-10 2019-03-20 富士電機株式会社 半導体装置
JP6682824B2 (ja) * 2015-11-25 2020-04-15 富士電機株式会社 半導体装置
JP6604183B2 (ja) 2015-12-16 2019-11-13 富士電機株式会社 半導体モジュール
CN105450056A (zh) * 2016-01-08 2016-03-30 詹济铭 同步整流模块、整流装置以及整流电路
JP6672908B2 (ja) * 2016-03-10 2020-03-25 富士電機株式会社 半導体装置及び半導体装置の製造方法
CN109005670B (zh) * 2016-04-04 2022-08-26 罗姆股份有限公司 功率模块及其制造方法
JP6173528B1 (ja) * 2016-06-02 2017-08-02 三菱電機株式会社 電力変換器
JPWO2018043535A1 (ja) * 2016-09-02 2019-06-24 ローム株式会社 パワーモジュール、駆動回路付パワーモジュール、および産業機器、電気自動車またはハイブリッドカー
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
US11145634B2 (en) * 2017-07-21 2021-10-12 Mitsubishi Electric Corporation Power converter
JP7006024B2 (ja) * 2017-08-30 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
JP6958274B2 (ja) * 2017-11-16 2021-11-02 富士電機株式会社 電力用半導体装置
JP7214966B2 (ja) * 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
KR102048478B1 (ko) 2018-03-20 2019-11-25 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
JP7067255B2 (ja) * 2018-05-16 2022-05-16 富士電機株式会社 半導体装置及び半導体装置の製造方法
DE112019003082T5 (de) * 2018-06-21 2021-03-04 Mitsubishi Electric Corporation Leistungsmodulvorrichtung
JP7183591B2 (ja) * 2018-07-02 2022-12-06 富士電機株式会社 半導体装置
JP7279324B2 (ja) * 2018-09-14 2023-05-23 富士電機株式会社 半導体モジュール
JP7215265B2 (ja) * 2019-03-19 2023-01-31 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置
CN110010597B (zh) * 2019-03-29 2021-06-18 上海中航光电子有限公司 芯片封装结构及其封装方法
JP7211268B2 (ja) * 2019-05-30 2023-01-24 株式会社デンソー 半導体モジュール
JP7392308B2 (ja) 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
JP7180570B2 (ja) * 2019-09-03 2022-11-30 三菱電機株式会社 半導体モジュール
JP6741135B1 (ja) * 2019-10-02 2020-08-19 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP7413720B2 (ja) * 2019-10-28 2024-01-16 富士電機株式会社 半導体モジュール
JP7427927B2 (ja) * 2019-11-19 2024-02-06 富士電機株式会社 半導体装置
JP7347153B2 (ja) * 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
WO2021100747A1 (ja) * 2019-11-20 2021-05-27 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびに電力変換装置
DE102020214734A1 (de) 2020-01-23 2021-07-29 Fuji Electric Co., Ltd. Halbleitervorrichtung
US20230116118A1 (en) 2020-01-30 2023-04-13 Hitachi Energy Switzerland Ag Free Configurable Power Semiconductor Module
JP7286582B2 (ja) * 2020-03-24 2023-06-05 株式会社東芝 半導体装置
JP6899976B1 (ja) * 2020-07-08 2021-07-07 三菱電機株式会社 パワー半導体モジュール及び電力変換装置
JP2022046369A (ja) * 2020-09-10 2022-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102022210146A1 (de) 2022-06-22 2023-12-28 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul und Verfahren zur Herstellung eines Leistungsmoduls
DE102022210147A1 (de) 2022-06-22 2023-12-28 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul und Verfahren zur Herstellung eines Leistungsmoduls
KR102645308B1 (ko) * 2022-09-14 2024-03-08 주식회사 아모센스 파워 모듈
CN115714138B (zh) * 2022-11-10 2023-08-15 上海功成半导体科技有限公司 Igbt器件及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629240A (en) * 1994-12-09 1997-05-13 Sun Microsystems, Inc. Method for direct attachment of an on-chip bypass capacitor in an integrated circuit
JPH08204065A (ja) 1995-01-24 1996-08-09 Hitachi Ltd 半導体装置
JP2765621B2 (ja) 1995-07-31 1998-06-18 日本電気株式会社 半導体装置用パッケージ
JP3787037B2 (ja) 1999-02-22 2006-06-21 株式会社東芝 半導体モジュール
EP1289014B1 (en) * 2001-04-02 2013-06-19 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
JP2004014547A (ja) * 2002-06-03 2004-01-15 Toshiba Corp 半導体装置及び容量調節回路
JP3960230B2 (ja) 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 半導体モジュールおよびその製造方法並びにスイッチング電源装置
JP4346504B2 (ja) * 2004-06-03 2009-10-21 株式会社東芝 パワー半導体モジュールを備えた電力変換装置
JP2006121861A (ja) * 2004-10-25 2006-05-11 Fuji Electric Fa Components & Systems Co Ltd 電力変換装置
JP2007234696A (ja) * 2006-02-28 2007-09-13 Toyota Industries Corp 半導体モジュール
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
JP5339800B2 (ja) * 2008-07-10 2013-11-13 三菱電機株式会社 半導体装置の製造方法
WO2011083737A1 (ja) * 2010-01-05 2011-07-14 富士電機システムズ株式会社 半導体装置用ユニットおよび半導体装置
JP5644440B2 (ja) * 2010-12-03 2014-12-24 富士電機株式会社 パワー半導体モジュール
WO2013118415A1 (ja) * 2012-02-09 2013-08-15 富士電機株式会社 半導体装置
WO2014061211A1 (ja) * 2012-10-15 2014-04-24 富士電機株式会社 半導体装置
WO2014192298A1 (ja) * 2013-05-30 2014-12-04 富士電機株式会社 半導体装置
US10242969B2 (en) * 2013-11-12 2019-03-26 Infineon Technologies Ag Semiconductor package comprising a transistor chip module and a driver chip module and a method for fabricating the same
DE112015000156T5 (de) * 2014-04-14 2016-06-16 Fuji Electric Co., Ltd. Halbleitervorrichtung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020162354A (ja) * 2019-03-27 2020-10-01 富士電機株式会社 半導体モジュールの製造方法

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