JP6604183B2 - 半導体モジュール - Google Patents

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Description

本発明は、半導体モジュールに関する。
半導体モジュールは、複数のパワー半導体素子を含み、電力変換装置、または、スイッチング装置として利用されている。例えば、半導体モジュールは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等を含む半導体チップが並列接続されて、スイッチング装置として機能することができる。
例えば、半導体モジュールは、絶縁板と当該絶縁板のおもて面及び裏面にそれぞれ形成された銅箔とを備える絶縁基板と、絶縁基板のおもて面の銅箔上に配置された複数の半導体チップとを有する。半導体モジュールは、さらに、パターン化された金属層（配線層）がおもて面及び裏面にそれぞれ形成されて、絶縁基板に対向配置されたプリント基板を有する。このようなプリント基板は、当該配線層に電気的に接続されて、当該配線層を経由して各半導体チップのゲート電極とソース電極とにそれぞれ導通する導電ポストが形成されている（例えば、特許文献１参照）。
このような半導体モジュールでは、導電ポストが電気的に接続された配線層は、分岐して各半導体チップのゲート電極に電気的に接続されている。このため、導電ポストに外部から印加された制御信号は、当該配線層を経由して、各半導体チップのゲート電極にそれぞれ入力される。
国際公開第２０１４／１８５０５０号
しかしながら、上記半導体モジュールの制御信号を導通する配線層は、制御信号が入力される導電ポストから、各半導体チップのゲート電極までの配線幅が同一である。このため、制御信号が入力される導電ポスト近傍の配線層における電荷密度は、半導体チップ近傍の分岐された配線層における電荷密度よりも多く、配線層の位置に応じて電荷密度にばらつきが生じている。このため、特に、高周波でスイッチング動作を行う場合には、電荷の移動が著しくなり、配線層の位置に応じてジュール熱の不均一が生じ、熱劣化により信頼性が低下してしまう。
本発明は、このような点を鑑みてなされたものであり、配線層の位置に応じたジュール熱の不均一の発生が抑制された半導体モジュールを提供することを目的とする。
本発明の一観点によれば、おもて面にゲート電極及びソース電極を、裏面にドレイン電極をそれぞれ備える複数の半導体チップと、外部からの制御信号を入力するゲート端子と、絶縁板と回路板とが積層して構成された積層基板と、導体で構成され、前記積層基板と前記複数の半導体チップの前記ドレイン電極側とがおもて面に配置されて、前記ドレイン電極と電気的に接続され、裏面に外部からの電流が入力されるドレイン板と、前記回路板を経由して前記ゲート端子と電気的に接続され、前記ゲート端子に入力された前記制御信号を分岐して、前記複数の半導体チップのそれぞれの前記ゲート電極に導通させるゲート配線層を備え、前記ゲート配線層の断面積は、前記ゲート電極から前記ゲート端子に近づくに伴い広がっている、プリント基板と、を有する半導体モジュールが提供される。
開示の技術によれば、半導体モジュールは、ジュール熱を均一に発生させて、信頼性の低下を抑制することができる。
第１の実施の形態の半導体モジュールの上面図である。 第１の実施の形態の半導体モジュールの断面図である。 第１の実施の形態の半導体モジュールの構成を示す図（その１）である。 第１の実施の形態の半導体モジュールの構成を示す図（その２）である。 第１の実施の形態の半導体モジュールの構成を示す図（その３）である。 第１の実施の形態の半導体モジュールの構成を示す図（その４）である。 第１の実施の形態の半導体モジュールの構成を示す図（その５）である。 第１の実施の形態の半導体モジュールの構成を示す図（その６）である。 第２の実施の形態の半導体モジュールの構成を示す図である。 第２の実施の形態の半導体モジュールのプリント基板の上面図（おもて面）である。 第２の実施の形態の半導体モジュールのプリント基板の上面図（裏面）である。 第２の実施の形態の半導体モジュールのプリント基板の断面図である。 第３の実施の形態の半導体モジュールのプリント基板を説明するための図である。
以下、実施の形態について図面を用いて説明する。
［第１の実施の形態］
第１の実施の形態の半導体モジュールについて、図１及び図２を用いて説明する。
図１は、第１の実施の形態の半導体モジュールの上面図である。
図２は、第１の実施の形態の半導体モジュールの断面図である。
但し、図２（Ａ）は、図１の一点鎖線Ｙ１−Ｙ１による断面図であり、図２（Ｂ）は、図１の一点鎖線Ｘ１−Ｘ１による断面図をそれぞれ示している。
非絶縁型の半導体モジュール１００は、図１及び図２に示されるように、ドレイン板２００と、ドレイン板２００のおもて面に配置された積層基板３１０と、ＭＯＳＦＥＴが含まれている半導体チップ４００とを有する。
なお、ドレイン板２００の裏面には、ドレイン板２００を横切る溝部２０１，２０２が形成されている。この際、半導体チップ４００は、溝部２０１，２０２の外側に対応するドレイン板２００のおもて面に配置されている。
また、積層基板３１０は、絶縁板３１１と、金属板３１２と、ゲート回路板３１３ａ及び回路板３１３ｂとが積層されている。
また、半導体モジュール１００は、半導体チップ４００と、積層基板３１０とを電気的に接続する接続部材であるプリント基板５００及び導電ポスト５０１〜５０４を有する。さらに、ゲート回路板３１３ａにはゲート端子３３０が、回路板３１３ｂには一対のソース端子３２０がそれぞれ配置されている。なお、ゲート端子３３０には、ゲート支柱部６２０を介してゲート接触子６１０が接続されている。また、ゲート接触子６１０は、導電性を備える弾性部材により構成されている。
このような半導体モジュール１００の構造の各側部がケース７００に収納されており、上部が開口６０１及び孔６０２を備える蓋６００で覆われている。この際、開口６０１からは、ゲート接触子６１０とソース端子３２０とが露出され、孔６０２がソース端子３２０のねじ孔３２２に位置合わせされている。
さらに、半導体モジュール１００のドレイン板２００の裏面には、冷却装置８００が配置されている。冷却装置８００は、熱伝導に優れた、例えば、アルミニウム、金、銀、銅等の金属により構成されている。このような冷却装置８００には、冷却管８１３，８２３が内蔵されている。冷却管８１３，８２３には、注入口から冷却水が注入され、排出口から冷却水が排出されている。冷却管８１３，８２３は、半導体チップ４００の下部に位置し、半導体チップ４００の冷却に寄与する。
このような半導体モジュール１００では、外部電源（図示を省略）の正極が冷却装置８００の裏面に接続され、外部電源の負極がソース端子３２０の接触面３２３に接続される。また、半導体モジュール１００において、外部制御端子（図示を省略）がゲート接触子６１０に接続されて、外部制御端子からゲート接触子６１０に制御信号が入力される。
以下、このような半導体モジュール１００の各構成について図３〜図８を用いて詳細に説明する。
図３〜図８は、第１の実施の形態の半導体モジュールの構成を示す図である。
但し、図３（Ｂ）は、図３（Ａ）における一点鎖線Ｙ３−Ｙ３における断面図である。図５（Ａ）は、図４の矢視Ａから見た図であり、図５（Ｂ）は、図４の矢視Ｂから見た図である。
また、図７は、プリント基板５００のおもて面に形成されているゲート配線層５１０を示しており、図８は、プリント基板５００の裏面に形成されているソース配線層５４０を示している。
ドレイン板２００は、図３に示されるように、電気的導電性を備える、例えば、銅等により構成されている。ドレイン板２００は、裏面に、ドレイン板２００を横切るような溝部２０１，２０２が形成されている。
また、積層基板３１０が、溝部２０１，２０２との間に対応するドレイン板２００のおもて面の中央部の領域にはんだ（図示を省略）を介して配置されている。積層基板３１０は、絶縁板３１１と、金属板３１２と、絶縁板３１１のおもて面の中心部に配置されたゲート回路板３１３ａと、ゲート回路板３１３ａを取り囲む回路板３１３ｂとを有する。
半導体チップ４００は、例えば、ワイドバンドギャップ半導体である炭化シリコンで構成されたパワーＭＯＳＦＥＴを含んでいる。半導体チップ４００の裏面（ドレイン板２００側）がドレイン電極、おもて面がソース電極／ゲート電極である。このような半導体チップ４００は、ドレイン板２００のおもて面の周縁部に、例えば、直線状に１列、１０個ずつ配列されている。そして、半導体チップ４００は、ドレイン板２００にはんだ（図示を省略）で固定され、ドレイン板２００とドレイン電極が電気的に接続されている。
また、半導体チップ４００は、ドレイン板２００の各溝部２０１，２０２から外側に対応する位置に配置されている。そして、各溝部２０１，２０２から外側のドレイン板２００の裏側に、コンパウンド（図示を省略）が塗布され、冷却効率を向上させている。
次いで、一対のソース端子３２０が、図４及び図５に示されるように、積層基板３１０の回路板３１３ｂ上にそれぞれ配置され、電気的に接続されている。ソース端子３２０は、直方体状を成しており、ねじ孔３２２を備える段差面３２１と、外部接続端子が接続される接触面３２３とを有する。
また、ゲート端子３３０が、積層基板３１０のゲート回路板３１３ａにはんだ（図示を省略）を介して配置され、電気的に接続されている。ゲート端子３３０には、既述のゲート支柱部６２０が嵌合される嵌合孔３３１が形成されている。
また、このような一対のソース端子３２０とゲート端子３３０とは、積層基板３１０に対して一直線状に配置されている。
次いで、図６〜図８に示されるように、半導体チップ４００と、積層基板３１０（ゲート回路板３１３ａ及び回路板３１３ｂ（図３参照））との間が接続部材（プリント基板５００及び導電ポスト５０１〜５０４）で電気的に接続される。
プリント基板５００のゲート配線層５１０は、図７に示されるように、絶縁板５３０のおもて面に形成されている。このようなゲート配線層５１０は、導電ポスト５０２と、導電ポスト５０４との間を電気的に接続している。また、導電ポスト５０４とゲート回路板３１３ａとが電気的に接続され、導電ポスト５０２と半導体チップ４００（ＭＯＳＦＥＴ）のゲート電極とが電気的に接続されている。すなわち、ゲート端子３３０と、半導体チップ４００のゲート電極が、ゲート配線層５１０を経由して電気的に接続されている。また、このようなゲート配線層５１０は、配線部５１１ａ，５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅと、配線部５１２ａ，５１２ｂ，５１２ｃ，５１２ｄ，５１２ｅと、配線部５１３ａ，５１３ｂと、配線部５１４とにより構成されている。
また、プリント基板５００のソース配線層５２１，５２２は、図７に示されるように、絶縁板５３０のおもて面に形成されている。さらに、ソース配線層５４０は、図８に示されるように、絶縁板５３０の裏面に形成されている。このようなソース配線層５２１，５２２，５４０は、導電ポスト５０１と、導電ポスト５０３との間を電気的に接続している。また、導電ポスト５０３と回路板３１３ｂが電気的に接続され、導電ポスト５０１と半導体チップ４００（ＭＯＳＦＥＴ）のソース電極とが電気的に接続されている。すなわち、ソース端子３２０と、半導体チップ４００のソース電極が、ソース配線層５２１，５２２を経由して電気的に接続されている。
このような半導体モジュール１００の内部構造に対して、図１及び図２に示したように、ケース７００でその周囲を囲む。そして、蓋６００を上部から取り付けて、蓋６００の開口６０１から、ソース端子３２０及びゲート端子３３０を露出させ、蓋６００の孔６０２とソース端子３２０のねじ孔３２２とを位置合わせする。また、ゲート端子３３０の嵌合孔３３１に、ゲート接触子６１０が取り付けられたゲート支柱部６２０を嵌合する。これにより、半導体モジュール１００が得られる。さらに、ドレイン板２００の裏面に冷却装置８００を取り付ける。
以上により、半導体モジュール１００が得られる。
次に、半導体モジュール１００のプリント基板５００に形成されているゲート配線層５１０について、再び、図７を用いて説明する。
ゲート配線層５１０は、図７に示したように、導電ポスト５０４で接続されたゲート回路板３１３ａと、導電ポスト５０２で接続された各半導体チップ４００のゲート電極との間を電気的に接続させるものである。ゲート回路板３１３ａに接続されたゲート配線層５１０は、各半導体チップ４００のゲート電極に向けて分岐を繰り返して、各ゲート電極とそれぞれ電気的に接続されている。
また、このようなゲート配線層５１０は、各半導体チップ４００のゲート電極から、ゲート回路板３１３ａまで均一の厚さをなしている。
一方、ゲート配線層５１０の配線部５１１ａ，５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅは、隣接する一対の半導体チップ４００のゲート電極間にそれぞれ電気的に接続されている。このような配線部５１１ａ，５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅの幅は、幅ｗ１である。
また、ゲート配線層５１０の配線部５１２ａは，配線部５１１ａで半導体チップ４００のゲート電極に分岐しており、その幅は、配線部５１１ａの幅ｗ１よりも広く、分岐した配線部５１１ａの幅ｗ１を合わせた広さの幅ｗ２（＝ｗ１＊２）となっている。配線部５１２ｂ，５１２ｃ，５１２ｄ，５１２ｅも同様に、配線部５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅで半導体チップ４００のゲート電極にそれぞれ分岐しており、これらの幅は、配線部５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅの幅ｗ１よりも広く、分岐した配線部５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅの幅ｗ１を合わせた幅ｗ２（＝ｗ１＊２）となっている。
また、ゲート配線層５１０の配線部５１３ａは、配線部５１２ａ，５１２ｂに分岐している。このような配線部５１３ａの幅は、配線部５１２ａ，５１２ｂの幅ｗ２よりも広く、分岐された配線部５１２ａ，５１２ｂの幅ｗ２を合わせた幅ｗ３（＝ｗ２＊２＝ｗ１＊４）となっている。配線部５１３ｂも同様に、配線部５１２ｄ，５１２ｅに分岐しており、この幅は、配線部５１２ｄ，５１２ｅの幅ｗ２よりも広く、分岐された配線部５１２ｄ，５１２ｅの幅ｗ２を合わせた幅ｗ３（＝ｗ２＊２＝ｗ１＊４）になっている。
また、ゲート配線層５１０の配線部５１４は、配線部５１３ａ，５１２ｃ，５１３ｂにそれぞれ分岐している。このような配線部５１４の幅は、配線部５１３ａ，５１２ｃ，５１３ｂに分岐されるごとに狭くなっている。すなわち、配線部５１４の図７中右側は、配線部５１３ｂと同じ幅ｗ３となっている。また、配線部５１４の図７中左側は、配線部５１２ｃが分岐するまでの幅は、配線部５１３ａ，５１２ｃの幅を合わせた幅（ｗ３＋ｗ２＝ｗ１＊６）となっている。さらに、配線部５１４は、配線部５１２ｃの分岐後の幅は、配線部５１３ａと同じ幅ｗ３となっている。
なお、配線部５１２ｃは、配線部５１４から分岐したものであり、さらに、配線部５１１ｃで半導体チップ４００のゲート電極に分岐して、半導体チップ４００のゲート電極にそれぞれ電気的に接続されている。このような配線部５１２ｃは、配線部５１２ａ，５１２ｂ，５１２ｄ，５１２ｅと同様に、配線部５１１ｃと配線部５１４との間を傾斜して延伸し、接続している。これにより、配線部５１２ｃは、配線部５１２ａ，５１２ｂ，５１２ｄ，５１２ｅと等長配線に構成されるようになる。したがって、配線部５１２ｃは、導電ポスト５０４から印加される制御信号を、配線部５１２ａ，５１２ｂ，５１２ｄ，５１２ｅと同じタイミングで半導体チップ４００のゲート電極に導通させることを可能とする。
したがって、ゲート配線層５１０では、導電ポスト５０４からそれぞれ入力された制御信号は、配線部５１４を経由して、配線部５１３ａ（幅ｗ３＝ｗ１＊４）と配線部５１２ｃ（幅ｗ２＝ｗ１＊２）と配線部５１３ｂ（幅ｗ３＝ｗ１＊４）に分岐される。
配線部５１３ａを導通する制御信号は、配線部５１２ａ，５１２ｂ（幅ｗ２＝ｗ１＊２）に分岐して、さらに、配線部５１１ａ，５１１ｂ（幅ｗ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
一方、配線部５１２ｃを導通する制御信号も、配線部５１１ｃ（幅ｗ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
配線部５１３ｂを導通する制御信号は、配線部５１２ｄ，５１２ｅ（幅ｗ２＝ｗ１＊２）に分岐して、さらに、配線部５１１ｄ，５１１ｅ（幅ｗ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
このように、プリント基板５００の絶縁板５３０のおもて面に形成されたゲート配線層５１０は、ゲート回路板３１３ａと電気的に接続し、複数の半導体チップ４００のゲート電極に対して分岐を繰り返して電気的に接続している。また、ゲート配線層５１０では、例えば、配線部５１１ａをその幅ｗ１とする場合、配線部５１２ａの幅ｗ２は、配線部５１２ａから半導体チップ４００のゲート電極の二手に分岐した配線部５１１ａの幅ｗ１を合わせた幅（ｗ１＊２）である。すなわち、配線部が２つに分岐すると、分岐した配線部の幅が元の配線部の幅の半分になっている。このように、ゲート配線層５１０は、その配線部の幅は各半導体チップ４００のゲート電極からゲート回路板１３１ａに近づくに伴い配線部が合流するごとに、制御信号が導通する配線部の断面積が大きくなっている。すなわち、第１の実施の形態では、配線部の幅が広くなっている。これにより、ゲート配線層５１０を導通する電荷密度がゲート配線層５１０の位置に依らず均一になる。このため、ゲート配線層５１０に生じるジュール熱も均一になり、ゲート配線層５１０においてジュール熱が異常に高くなるようなことが抑制される。したがって、半導体モジュール１００の信頼性の低下が抑制されて、長寿命化を図ることができるようになる。
また、上記のように、ゲート配線層５１０の各配線部の幅の最適化が図られることから、ソース配線層５２１，５２２（図７）を最大にまで広げることができるようになる。このため、ソース配線層５２１，５２２からの出力も最大まで増加させることができる。なお、配線部５１１ａの幅は、０．１ｍｍ以上であって、１．６５ｍｍ以下が望ましい。
［第２の実施の形態］
第２の実施の形態では、プリント基板のゲート配線層の幅を一定にして、厚さを異ならせた場合を例に挙げて説明する。
まず、第２の実施の形態の半導体モジュールの半導体チップについて図９を用いて説明する。
図９は、第２の実施の形態の半導体モジュールの構成を示す図である。
第２の実施の形態の半導体モジュールは、第１の実施の形態の半導体モジュール１００のプリント基板５００以外は同様の構成をなしている。但し、第２の実施の形態の半導体モジュールは、図９に示されるように、半導体チップ４００の配置の向きが、第１の実施の形態の半導体モジュール１００における半導体チップ４００の配置の向き（図３参照）と異なっている。
次に、第２の実施の形態の半導体モジュールが備えるプリント基板について、図１０及び図１１を用いて説明する。
図１０は、第２の実施の形態の半導体モジュールのプリント基板の上面図（おもて面）である。
図１１は、第２の実施の形態の半導体モジュールのプリント基板の上面図（裏面）である。
第２の実施の形態の半導体モジュールで利用されるプリント基板９００（及び導電ポスト９０１〜９０４）は、第１の実施の形態と同様に、半導体チップ４００と、積層基板３１０（ゲート回路板３１３ａ及び回路板３１３ｂ）との間を電気的に接続するものである。
プリント基板９００のゲート配線層９１０は、図１０に示されるように、絶縁板９３０のおもて面に形成されている。このようなゲート配線層９１０は、導電ポスト９０２と、導電ポスト９０４との間を電気的に接続している。また、導電ポスト９０４とゲート回路板３１３ａが電気的に接続され、導電ポスト９０２と半導体チップ４００（ＭＯＳＦＥＴ）のゲート電極が電気的に接続されている。すなわち、ゲート端子３３０と、半導体チップ４００のゲート電極が、ゲート配線層９１０を経由して電気的に接続されている。また、このようなゲート配線層９１０は、配線部９１１ａ，９１１ｂ，９１１ｃ，９１１ｄ，９１１ｅと、配線部９１２ａ，９１２ｂ，９１２ｃ，９１２ｄ，９１２ｅと、配線部９１３ａ，９１３ｃと、配線部９１４ｂと、配線部９１５とにより構成されている。
また、ソース配線層９２１，９２２，９２３は、図１０に示されるように、プリント基板９００の絶縁板９３０のおもて面に形成されており、ソース配線層９４１，９４２，９４３は、図１１に示されるように、プリント基板９００の絶縁板９３０の裏面に形成されている。
このようなソース配線層９２１，９２２，９２３，９４１，９４２，９４３は、導電ポスト９０３と、導電ポスト９０１との間を電気的に接続している。また、導電ポスト９０３と回路板３１３ｂが電気的に接続され、導電ポスト９０１と半導体チップ４００（ＭＯＳＦＥＴ）のソース電極が電気的に接続されている。すなわち、ソース配線層９２１，９２２，９２３，９４１，９４２，９４３と、半導体チップ４００のソース電極が、ソース配線層９２１，９２２，９２３，９４１，９４２，９４３を経由して電気的に接続されている。
このような第２の実施の形態の半導体モジュールでも、第１の実施の形態と同様に、図１及び図２に示したように、ケース７００でその周囲を囲む。そして、蓋６００を上部から取り付けて、蓋６００の開口６０１から、ソース端子３２０及びゲート端子３３０を露出させ、蓋６００の孔６０２とソース端子３２０のねじ孔３２２とを位置合わせする。また、ゲート端子３３０の嵌合孔３３１に、ゲート接触子６１０が取り付けられたゲート支柱部６２０を嵌合する。これにより、第２の実施の形態の半導体モジュールが得られる。さらに、図２に示したように、ドレイン板２００の裏面に冷却装置８００を取り付ける。
次に、第２実施の形態の半導体モジュールのプリント基板９００に形成されているゲート配線層９１０について、図１０及び図１２を用いて説明する。
図１２は、第２の実施の形態の半導体モジュールのプリント基板の断面図である。
なお、図１２（Ａ）は、図１０の一点鎖線Ｘ２−Ｘ２における断面図を、図１２（Ｂ）は、図１０の一点鎖線Ｘ３−Ｘ３における断面図を、図１２（Ｃ）は、図１０の一点鎖線Ｘ４−Ｘ４における断面図を、図１２（Ｄ）は、図１０の一点鎖線Ｘ５−Ｘ５における断面図をそれぞれ表している。
プリント基板９００のゲート配線層９１０は、図１０に示したように、導電ポスト９０４で接続されたゲート回路板３１３ａと、導電ポスト９０２で接続された各半導体チップ４００のゲート電極との間を電気的に接続させるものである。ゲート回路板３１３ａに接続されたゲート配線層９１０は、各半導体チップ４００のゲート電極に向けて分岐を繰り返して、各ゲート電極とそれぞれ電気的に接続されている。
また、このようなゲート配線層９１０は、各半導体チップ４００のゲート電極から、ゲート回路板３１３ａまで均一の幅をなしている。
一方、ゲート配線層９１０の配線部９１１ａ，９１１ｂ，９１１ｃ，９１１ｄ，９１１ｅは、隣接する一対の半導体チップ４００のゲート電極間にそれぞれ電気的に接続されている。このような配線部９１１ａ，９１１ｂ，９１１ｃ，９１１ｄ，９１１ｅの厚さは、図１２（Ａ）に示されるように、厚さｔ１である。
また、配線部９１２ａは，配線部９１１ａで半導体チップ４００のゲート電極に分岐しており、その厚さｔ２は、図１２（Ｂ）に示されるように、配線部９１１ａの厚さｔ１よりも厚く、分岐した配線部９１１ａの厚さｔ１を合わせた厚さｔ２（＝ｔ１＊２）となっている。配線部９１２ｂ，９１２ｃ，９１２ｄ，９１２ｅも同様に、配線部９１１ｂ，９１１ｃ，９１１ｄ，９１１ｅで半導体チップ４００のゲート電極にそれぞれ分岐しており、これらの厚さは、配線部９１１ｂ，９１１ｃ，９１１ｄ，９１１ｅの厚さｔ１よりも厚く、分岐した配線部９１１ｂ，９１１ｃ，９１１ｄ，９１１ｅの厚さｔ１を合わせた厚さｔ２（＝ｔ１＊２）となっている。
また、配線部９１３ａは、配線部９１２ａ，９１２ｂに分岐している。このような配線部９１３ａの厚さは、図１２（Ｃ）に示されるように、配線部９１２ａ，９１２ｂの厚さｔ２よりも厚く、分岐した配線部９１２ａ，９１２ｂの厚さｔ２を合わせた厚さｔ３（＝ｔ２＊２＝ｔ１＊４）となっている。配線部９１３ｃも同様に、配線部９１２ｄ，９１２ｅに分岐しており、この厚さは、配線部９１２ｄ，９１２ｅの厚さｔ２よりも厚く、分岐した配線部９１２ｄ，９１２ｅの厚さｔ２を合わせた厚さｔ３（＝ｔ２＊２＝ｔ１＊４）になっている。
なお、配線部９１２ｃは、一点鎖線Ｘ４−Ｘ４の付近では分岐しておらず、配線部９１１ｃから、分岐することなく延伸しており、その厚さｔ２（＝ｔ１＊２）のままである。
さらに、配線部９１４ｂは、配線部９１２ｃ，９１３ｃに分岐している。このような配線部９１４ｂの厚さは、図１２（Ｄ）に示されるように、配線部９１２ｃ，９１３ｃの厚さよりも厚く、分岐した配線部９１２ｃの厚さｔ２と、配線部９１３ｃの厚さｔ３とを合わせた厚さｔ４（＝ｔ２＋ｔ３＝ｔ１＊６）になっている。
なお、配線部９１５は、導電ポスト９０４によりゲート回路板３１３ａに電気的に接続している。このような配線部９１５は、図１０中の上部側と下部側とで、厚さの異なる配線部９１３ａ，９１４ｂにそれぞれ続いている。このため、配線部９１５は、図１０中上部側は配線部９１３ａと同じ厚さｔ３であって、図１０中下部側は配線部９１４ｂと同じ厚さｔ４である。
したがって、ゲート配線層９１０では、導電ポスト９０４からそれぞれ入力された制御信号は、配線部９１５を経由して、配線部９１３ａ（厚さｔ３＝ｔ１＊４）と配線部９１４ｂ（厚さｔ４＝ｔ１＊６）に分岐する。
配線部９１３ａを導通する制御信号は、配線部９１２ａ，９１２ｂ（厚さｔ２＝ｔ１＊２）に分岐して、さらに、配線部９１１ａ，９１１ｂ（厚さｔ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
一方、配線部９１４ｂを導通する制御信号も、配線部９１２ｃ（厚さｔ２＝ｔ１＊２）と配線部９１３ｃ（厚さｔ３＝ｔ１＊４）に分岐する。
配線部９１２ｃを導通する制御信号は、配線部９１１ｃ（厚さｔ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
配線部９１３ｃを導通する制御信号は、配線部９１２ｄ，９１２ｅ（厚さｔ２＝ｔ１＊２）に分岐して、さらに、配線部９１１ｄ，９１１ｅ（厚さｔ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
このように、プリント基板９００のおもて面に形成されたゲート配線層９１０は、ゲート回路板３１３ａと電気的に接続し、複数の半導体チップ４００のゲート電極に対して分岐を繰り返して電気的に接続している。また、ゲート配線層９１０では、例えば、配線部９１１ａをその厚さｔ１とする場合、配線部９１２ａの厚さｔ２は、配線部９１２ａから分岐した配線部９１１ａの厚さｔ１を合わせた厚さ（ｔ１＊２）である。すなわち、配線部が２つに分岐すると、分岐した配線部の厚さが元の配線部の厚さの半分になっている。このように、ゲート配線層９１０は、その配線部の厚さは各半導体チップ４００のゲート電極からゲート回路板１３１ａに近づくに伴い配線部が合流するごとに、制御信号が導通する配線部の断面積が大きくなっている。すなわち、第２の実施の形態では、配線部の厚さが厚くなっている。これにより、ゲート配線層９１０を導通する電荷密度がゲート配線層９１０の位置に依らず均一になる。このため、ゲート配線層９１０に生じるジュール熱も均一になることで、ゲート配線層９１０においてジュール熱が異常に高くなるようなことが抑制される。したがって、第２の実施の形態の半導体モジュールの信頼性の低下を抑制されて、長寿命化を図ることができるようになる。なお、配線部９１１ａの厚さｔ１は、０．１ｍｍ以上であって、１．６５ｍｍ以下が望ましい。
［第３の実施の形態］
第３の実施の形態では、制御信号が複数箇所から印加され、ゲート配線層の厚さを一定にして、幅を変化させる場合を例に挙げて説明する。
第３の実施の形態のプリント基板について、図１３を用いて説明する。
図１３は、第３の実施の形態の半導体モジュールのプリント基板を説明するための図である。
なお、図１３（Ａ）は、プリント基板１０００のおもて面に形成されているゲート配線層１０１０を示しており、図１３（Ｂ）は、プリント基板１０００の裏面に形成されているソース配線層１０４０を示している。
また、第３の実施の形態の半導体モジュールも、第１の実施の形態の半導体モジュール１００のプリント基板５００とゲート回路板３１３ａ以外は同様の構成をなしている。第３の実施の形態の半導体モジュールでは、後述するようにプリント基板１０００の導電ポスト１００４ａ，１００４ｂに対応して、２箇所にゲート回路板（図示を省略）が設けられており、このゲート回路板を取り囲むように回路板３１３ｂが設けられている。また、第３の実施の形態の半導体モジュールでは、半導体チップ４００が４つ配置されている。
このような第３の実施の形態の半導体モジュールで利用されるプリント基板１０００（及び導電ポスト１００１〜１００３，１００４ａ，１００４ｂ）は、第１の実施の形態と同様に、半導体チップ４００と、積層基板３１０（ゲート回路板及び回路板３１３ｂ）との間を電気的に接続するものである。
ゲート配線層１０１０は、図１３（Ａ）に示されるように、プリント基板１０００の絶縁板１０３０のおもて面に形成されている。このようなゲート配線層１０１０は、導電ポスト１００４ａ，１００４ｂと、導電ポスト１００２との間を電気的に接続している。また、導電ポスト１００４ａ，１００４ｂと２箇所のゲート回路板とが電気的にそれぞれ接続され、導電ポスト１００２と半導体チップ４００（ＭＯＳＦＥＴ）のゲート電極が電気的に接続されている。
また、ソース配線層１０２１，１０２２は、図１３（Ａ）に示されるように、プリント基板１０００のおもて面に形成されている。ソース配線層１０４０は、図１３（Ｂ）に示されるように、プリント基板１０００の裏面に形成されている。このようなソース配線層１０２１，１０２２，１０４０は、導電ポスト１００１と、導電ポスト１００３との間を電気的に接続している。また、導電ポスト１００３と回路板３１３ｂが電気的に接続され、導電ポスト１００１と半導体チップ４００（ＭＯＳＦＥＴ）のソース電極が電気的に接続されている。
次に、第３実施の形態の半導体モジュールのプリント基板１０００に形成されているゲート配線層１０１０について、図１３（Ａ）を用いて説明する。
ゲート配線層１０１０は、図１３（Ａ）に示したように、導電ポスト１００４ａ，１００４ｂでそれぞれ接続された２箇所のゲート回路板と、導電ポスト１００２で接続された各半導体チップ４００のゲート電極との間を電気的に接続させるものである。ゲート回路板にそれぞれ接続されたゲート配線層１０１０は、各半導体チップ４００のゲート電極に向けて分岐を繰り返して、各ゲート電極とそれぞれ電気的に接続されている。
また、このようなゲート配線層１０１０は、各半導体チップ４００のゲート電極（導電ポスト１００２）から、ゲート回路板（導電ポスト１００４ａ，１００４ｂ）まで均一の厚さをなしている。
一方、ゲート配線層１０１０の配線部１０１１ａ，１０１１ｂは、隣接する一対の半導体チップ４００のゲート電極に電気的にそれぞれ接続する。また、配線部１０１１ａ，１０１１ｂの幅は全て幅ｗ１である。
また、配線部１０１２ａは、配線部１０１１ａで隣接する一対の半導体チップ４００のゲート電極に分岐して、半導体チップ４００のゲート電極に電気的にそれぞれ接続している。このような配線部１０１２ａの幅ｗ２は、配線部１０１１ａの幅ｗ１より広く、配線部１０１１ａの幅ｗ１を合わせた幅（ｗ２＝ｗ１＊２）となっている。配線部１０１２ｂも同様に、配線部１０１１ｂで隣接する一対の半導体チップ４００のゲート電極に分岐して、半導体チップ４００のゲート電極に電気的にそれぞれ接続している。また、これらの配線部１０１２ｂの幅ｗ２は、配線部１０１１ｂの幅ｗ１を合わせた幅（ｗ２＝ｗ１＊２）となっている。
また、配線部１０１３は、配線部１０１２ａ，１０１２ｂにそれぞれ分岐している。このような配線部１０１３の幅ｗ３は、配線部１０１２ａ，１０１２ｂより広く、配線部１０１２ａ，１０１２ｂの幅ｗ２を合わせた幅（ｗ３＝ｗ２＊２＝ｗ１＊４）となっている。
また、配線部１０１４ａ，１０１４ｂは、配線部１０１３から分岐して、それぞれ、導電ポスト１００４ａ，１００４ｂに電気的に接続されている。このような配線部１０１４ａ，１０１４ｂの幅ｗ４は、配線部１０１３よりも狭く、配線部１０１３の幅ｗ３の半分の幅（ｗ４＝ｗ３＊１／２＝ｗ１＊２）となっている。
このように、ゲート配線層１０１０では、導電ポスト１００４ａ，１００４ｂからそれぞれ入力された制御信号は、配線部１０１４ａ，１０１４ｂを導通して、配線部１０１３で合流する。このため、配線部１０１３の幅ｗ３（＝ｗ１＊４）は、配線部１０１４ａ，１０１４ｂの各幅ｗ４（＝ｗ１＊２）を合わせた幅となっている。さらに、配線部１０１３を導通する制御信号は、配線部１０１２ａ，１０１２ｂにそれぞれ分岐する。このため、配線部１０１２ａ，１０１２ｂの幅ｗ２（＝ｗ１＊２）は、配線部１０１３の幅ｗ３（＝ｗ１＊４）の半分の幅となっている。そして、配線部１０１２ａ，１０１２ｂをそれぞれ導通する制御信号は、配線部１０１１ａ，１０１１ｂで２方向にそれぞれ分岐して、半導体チップ４００のゲート電極に入力する。このため、配線部１０１１ａ，１０１１ｂの幅ｗ１は、配線部１０１２ａ，１０１２ｂの幅ｗ２（ｗ１＊２）の半分となっている。
このように、プリント基板１０００のおもて面に形成されたゲート配線層１０１０は、２箇所のゲート回路板（導電ポスト１００４ａ，１００４ｂ）と電気的に接続し、複数の半導体チップ４００のゲート電極（導電ポスト１００２）に対して分岐を繰り返して電気的に接続している。すなわち、ゲート配線層１０１０は、二箇所のゲート回路板（導電ポスト１００４ａ，１００４ｂ）と、複数の半導体チップ４００のゲート電極（導電ポスト１００２）との間を電気的にそれぞれ接続する。また、ゲート配線層１０１０は、例えば、配線部１０１１ａをその幅ｗ１とする場合、配線部１０１２ａの幅ｗ２は、配線部１０１２ａから分岐した配線部１０１１ａの幅ｗ１を合わせた幅（ｗ１＊２）である。すなわち、配線部が２つに分岐すると、分岐した配線部の幅が元の配線部の幅の半分になっている。また、配線部１０１３（その幅ｗ３（＝ｗ１＊４））は、導電ポスト１００４ａ，１００４ｂにそれぞれ電気的に接続されている配線部１０１４ａ，１０１４ｂに分岐する際に、配線部１０１４ａ，１０１４ｂの幅ｗ４（＝ｗ１＊２）は、配線部１０１３の幅ｗ３の半分の幅になっている。
したがって、ゲート配線層１０１０では、導電ポスト１００４ａ，１００４ｂからそれぞれ入力された制御信号は、配線部１０１４ａ，１０１４ｂ（幅ｗ４＝ｗ１＊２）を導通する。
配線部１０１４ａ，１０１４ｂをそれぞれ導通する制御信号は、配線部１０１３（幅ｗ３＝ｗ１＊４）で合流する。
配線部１０１３を導通する制御信号は、配線部１０１２ａ，１０１２ｂ（幅ｗ２＝ｔ１＊２）に分岐して、さらに、配線部１０１１ａ，１０１１ｂ（幅ｗ１）で二手に分かれて半導体チップ４００のゲート電極にそれぞれ入力する。
このように、ゲート配線層１０１０は、その配線部の幅は各半導体チップ４００のゲート電極からゲート回路板に近づくに伴い配線部が合流するごとに、制御信号が導通する配線部の断面積が大きくなり、複数のゲート回路板にそれぞれ分岐する場合には、配線部の断面積を小さくしている。すなわち、第３の実施の形態では、配線部の幅が広くし、また、狭くしている。これにより、ゲート配線層１０１０を導通する電荷密度がゲート配線層１０１０の位置に依らず均一になる。このため、ゲート配線層１０１０に生じるジュール熱も均一になることで、ゲート配線層１０１０においてジュール熱が異常に高くなるようなことが抑制される。したがって、第３の実施の形態の半導体モジュールの信頼性の低下が抑制されて、長寿命化を図ることができるようになる。なお、配線部１０１１ａの幅は、０．１ｍｍ以上であって、１．６５ｍｍ以下が望ましい。
第３の実施の形態では、第１の実施の形態のようにゲート配線層１０１０の幅を異ならせた場合を例に挙げて説明したが、この場合に限らず、第２の実施の形態のようにゲート配線層１０１０の厚さを異ならせるようにしても構わない。
１００ 半導体モジュール
２００ ドレイン板
２０１，２０２ 溝部
３１０ 積層基板
３１１ 絶縁板
３１２ 金属板
３１３ａ ゲート回路板
３１３ｂ 回路板
３２０ ソース端子
３２１ 段差面
３２２ ねじ孔
３２３ 接触面
３３０ ゲート端子
３３１ 嵌合孔
４００ 半導体チップ
５００ プリント基板
５０１，５０２，５０３，５０４ 導電ポスト
５１０ ゲート配線層
５１１ａ，５１１ｂ，５１１ｃ，５１１ｄ，５１１ｅ，５１２ａ，５１２ｂ，５１２ｃ，５１２ｄ，５１２ｅ，５１３ａ，５１３ｂ，５１４ 配線部
５２１，５２２，５４０ ソース配線層
６００ 蓋
６０１ 開口
６０２ 孔
７００ ケース
８００ 冷却装置
８１３，８２３ 冷却管

Claims (7)

  1. おもて面にゲート電極及びソース電極を、裏面にドレイン電極をそれぞれ備える複数の半導体チップと、
    外部からの制御信号を入力するゲート端子と、
    絶縁板と回路板とが積層して構成された積層基板と、
    導体で構成され、前記積層基板と前記複数の半導体チップの前記ドレイン電極側とがおもて面に配置されて、前記ドレイン電極と電気的に接続され、裏面に外部からの電流が入力されるドレイン板と、
    前記回路板を経由して前記ゲート端子と電気的に接続され、前記ゲート端子に入力された前記制御信号を分岐して、前記複数の半導体チップのそれぞれの前記ゲート電極に導通させるゲート配線層を備え、前記ゲート配線層の断面積は、前記ゲート電極から前記ゲート端子に近づくに伴い広がっている、プリント基板と、
    を有する半導体モジュール。
  2. 前記回路板上に前記ゲート端子が配置されている、
    請求項１に記載の半導体モジュール。
  3. 前記ゲート配線層は、前記ゲート電極から前記ゲート端子に近づくに伴い、分岐ごとに、前記断面積が広がる、
    請求項１または２に記載の半導体モジュール。
  4. 前記ゲート配線層は、前記制御信号が導通する経路の厚さが、前記ゲート電極から前記ゲート端子に近づくに伴い厚くなっている、
    請求項１乃至３のいずれかに記載の半導体モジュール。
  5. 前記ゲート配線層は、前記制御信号が導通する経路の幅が、前記ゲート電極から前記ゲート端子に近づくに伴い広くなっている、
    請求項１乃至３のいずれかに記載の半導体モジュール。
  6. 前記ゲート配線層は、前記ゲート電極近くでの前記制御信号が導通する経路の厚さが、０．１ｍｍ以上であって、１．６５ｍｍ以下である、
    請求項４に記載の半導体モジュール。
  7. 前記ゲート配線層は、前記ゲート電極近くでの前記制御信号が導通する経路の幅が、０．１ｍｍ以上であって、１．６５ｍｍ以下である、
    請求項５に記載の半導体モジュール
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