JP2007027404A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007027404A JP2007027404A JP2005207226A JP2005207226A JP2007027404A JP 2007027404 A JP2007027404 A JP 2007027404A JP 2005207226 A JP2005207226 A JP 2005207226A JP 2005207226 A JP2005207226 A JP 2005207226A JP 2007027404 A JP2007027404 A JP 2007027404A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- die pad
- main surface
- semiconductor chip
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
【課題】 従来の半導体装置では、パッケージから導出するリードのレイアウトが限定的となり、種々の設計変更に対応し難いという問題があった。
【解決手段】 本発明の半導体装置1では、ダイパッド4上にMOSFETチップ2が固着され、MOSFETチップ2上に絶縁性樹脂20を介してダイパッド17が固着されている。ダイパッド17上に異方性導電膜21を介してSBDチップ3が固着されている。そして、MOSFETチップ2またはSBDチップ3の各電極とリード10〜12とは、金属細線14〜16介して電気的に接続している。この構造により、パッケージ8に対し所望の方向からリード9〜13導出させることが可能となり、リードの設計自由度を増大させることができる。
【選択図】 図1
【解決手段】 本発明の半導体装置1では、ダイパッド4上にMOSFETチップ2が固着され、MOSFETチップ2上に絶縁性樹脂20を介してダイパッド17が固着されている。ダイパッド17上に異方性導電膜21を介してSBDチップ3が固着されている。そして、MOSFETチップ2またはSBDチップ3の各電極とリード10〜12とは、金属細線14〜16介して電気的に接続している。この構造により、パッケージ8に対し所望の方向からリード9〜13導出させることが可能となり、リードの設計自由度を増大させることができる。
【選択図】 図1
Description
本発明は、1パッケージ内に複数の半導体チップを積層して固着し、小型化した半導体装置に関する。
従来の半導体装置では、表裏面側に電極を有する半導体チップ、例えば、Nチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transister)チップとSBD(Schottky Barrier Diode)チップとが積層され、1パッケージ内に固着されている構造がある。(例えば、特許文献1参照。)。
図5(A)及び(B)は、特許文献1に開示された半導体装置を示す。図5(A)は、半導体装置の平面図を示す。図5(B)は、図5(A)のG−G線に沿って切断し、矢印方向に眺めた断面図である。
図5(A)に示す如く、半導体装置71では、ニッケルまたは半田メッキされた銅製の第1のリードフレーム72、73、第2のリードフレーム74及び第3のリードフレーム75により積層構造が構成されている。そして、点線76がパッケージ外周を示すが、パッケージからは第1〜第3のリードフレーム72〜75から延在したリードが導出している。
図5(B)に示す如く、第1のリードフレーム72には、MOSFETチップ77の表面電極側のソース電極78が半田ボール79により固着されている。一方、第1のリードフレーム73には、MOSFETチップ77の表面電極側のゲート電極80が半田ボール81により固着されている。
第2のリードフレーム74の裏面74a側には、MOSFETチップ77の裏面電極側のドレイン電極82が導電性接着剤(図示せず)により固着されている。一方、第2のリードフレーム74の表面74b側には、SBDチップ83の表面電極側のアノード電極84が半田ボール85により固着されている。この構造により、MOSFETチップ77のドレイン電極82とSBDチップ83のアノード電極84とが、第2のリードフレーム74を介して電気的に接続している。
第3のリードフレーム75には、SBDチップ83の裏面電極側のカソード電極86が導電性接着剤(図示せず)により固着されている。そして、半導体装置71は、点線76で示すように、樹脂モールドされている。
次に、従来の半導体装置では、例えば、Nチャネル型のMOSFETとSBDとを内蔵した半導体チップが、リードフレーム型パッケージに搭載されている構造がある(例えば、特許文献2参照。)。
図6(A)及び(B)は、特許文献2に開示された半導体装置を示す。図6(A)は、半導体装置の平面図を示す。図6(B)は、図6(A)のH−H線方向の断面図である。
図6(A)に示す如く、半導体装置91では、MOSFETとSBDとを内蔵した半導体チップ92の裏面電極側のドレイン電極101(図6(B)参照)が、ダイパッド93上に固着している。半導体チップ92の表面電極側のソース電極94が、金属ストラップ95によりリード96と固着している。また、半導体チップ92の表面電極側のゲート電極97が、ボンディングワイヤ98によりリード99と電気的に接続している。尚、点線で示す領域がSBDのアノード領域100であり、MOSFETのソース電極94がアノード電極として用いられる。
図6(B)に示す如く、金属ストラップ95の一端部側がSBDのアノード領域100を完全に覆うようにソース電極94と固着し、金属ストラップ95の他端部側がリード96と固着している。尚、MOSFETのドレイン電極101がSBDのカソード電極として用いられる。
特開2004−342880号公報(第10−13頁、第4−6図)
特開2004−103664号公報(第4−5頁、第1−3図)
上述したように、特許文献1に開示された従来の半導体装置では、第1〜第3のリードフレーム72〜75を用い、MOSFETチップ77及びSBDチップ83を積層したパッケージ構造としている。MOSFETチップ77及びSBDチップ83の電極は、第1〜第3のリードフレーム72〜75と選択的に接合し、ワイヤレス構造(ボンディングワイヤを用いない構造)となっている。そして、第1〜第3のリードフレーム72〜75から延在したリードがパッケージから導出している。この構造により、各リードフレーム72〜75はMOSFETチップ77及びSBDチップ83の電極との固着面積が必要となり、そのフレーム幅が広くなる。そのため、第1〜第3のリードフレーム72〜75がショートすることを防止するため、第1〜第3のリードフレーム72〜75の形状が限定されている。その結果、パッケージから導出するリードのレイアウトが限定的となり、実装基板上の配線パターンの設計変更に対応し難いという問題がある。
また、特許文献2に開示された従来の半導体装置では、例えば、MOSFETとSBDとを内蔵した1つの半導体チップ92におけるパッケージ構造である。そのため、1つの半導体チップ92であるが、使用される電気的特性に応じてチップサイズが増大し、パッケージサイズ(実装面積)も増大する。その結果、MOSFETチップとSBDチップとを実装基板上にそれぞれ固着した場合と比較しても、パッケージサイズ(実装面積)を低減できず、設計時の自由度が得難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第1の半導体チップと、第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極が形成された第2の半導体チップと、前記第1の半導体チップの第1の電極と導電性接着剤を介して固着される第1のダイパッドと、前記第1のダイパッドから導出する第1のリードと、前記第1の半導体チップの第2の主面上に絶縁性接着剤を介して固着される第2のダイパッドと、前記第1の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第2のリードと、前記第1の半導体チップの第3の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第3のリードと、前記第2の半導体チップの第1の電極と前記第2のダイパッドとは導電性接着剤を介して固着され、前記第2のダイパッドから導出する第4のリードと、前記第2の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第5のリードとを有することを特徴とする。従って、本発明では、導電プレート及び金属細線を用いて半導体チップの積層構造を形成する。そして、金属細線を用いることで、パッケージから導出するリードのレイアウトの自由度が増大し、種々の配線パターンに対応し易い積層構造が実現できる。
また、本発明の半導体装置では、前記第2の半導体チップの第1の電極と前記第2のダイパッドとを固着する前記導電性接着剤は異方性導電膜であることを特徴とする。従って、本発明では、第1の半導体チップと第2の半導体チップとが、ショートし難い構造となり、信頼性を維持しつつ、パッケージサイズを縮小化することができる。
また、本発明の半導体装置では、第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第1の半導体チップと、第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第2の半導体チップと、前記第1の半導体チップの第1の電極と導電性接着剤を介して固着される第1のダイパッドと、前記第1のダイパッドから導出する第1のリードと、前記第1の半導体チップの第2の主面上に絶縁性接着剤を介して固着される第2のダイパッドと、前記第1の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第2のリードと、前記第1の半導体チップの第3の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第3のリードと、前記第2の半導体チップの第1の電極と前記第2のダイパッドとは導電性接着剤を介して固着され、前記第2のダイパッドから導出する第4のリードと、前記第2の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第5のリードと、前記第2の半導体チップの第3の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第6のリードとを有することを特徴とする。従って、本発明では、例えば、複数のMOSFETチップを積層する場合においても、金属細線を用いることで、パッケージから導出するリードのレイアウトの自由度が増大し、種々の配線パターンに対応し易い積層構造が実現できる。
本発明では、表裏面側に電極を有する半導体チップを積層し、パッケージ内に収納している。半導体チップの電極とパッケージから導出するリードとは、金属細線により電気的に接続している。この構造により、リードのレイアウトの自由度が増大し、配線パターンの設計変更に対応し易い積層構造が実現できる。
また、本発明では、表裏面側に電極を有する半導体チップ間にダイパッドを配置している。一方の半導体チップとダイパッドとの固着には、導電性接着剤として異方性導電膜を用いている。この構造により、半導体チップを固着する際に導電性接着剤が流れ出すことがなく、半導体チップの電極間のショートを防止できる。そして、半導体装置の信頼性を維持しつつ、パッケージサイズを縮小化することができる。
また、本発明では、表裏面側に電極を有する半導体チップ間にダイパッドを配置し、半導体チップを積層している。この構造により、ダイパッドが放熱板としても用いられ、放熱性を向上させることができる。
以下に、本発明の第1の実施の形態である半導体装置について、図1〜図2を参照し、詳細に説明する。図1(A)は、本実施の形態である半導体装置を説明するための平面図である。図1(B)は、図1(A)に示す半導体装置のA−A線に沿った断面図である。図1(C)は、図1(A)に示す半導体装置のB−B線に沿った断面図である。図2(A)は、本実施の形態である半導体装置を説明するための平面図である。図2(B)は、図2(A)に示す半導体装置のC−C線に沿った断面図である。
図1(A)に示す如く、本実施の形態の半導体装置1では、例えば、Nチャネル型のMOSFETチップ2とSBDチップ3とが、ダイパッド4上面に積層されている。MOSFETチップ2及びSBDチップ3は、その表裏面側に電極が形成されている。MOSFETチップ2では、例えば、表面側にゲート電極5とソース電極6とが形成され、裏面側にドレイン電極19(図1(B)参照)が形成されている。一方、SBDチップ3では、例えば、表面側にアノード電極7が形成され、裏面側にカソード電極22(図1(B)参照)が形成されている。そして、点線はパッケージの外形を示すが、パッケージ8からはリード9〜13が導出し、外部端子として用いられている。
ダイパッド4及びリード9〜13は、銅(Cu)のリードフレーム(以下、Cuフレームと呼ぶ。)を成形し、形成されている。リード9はダイパッド4と連続して形成されている。ダイパッド4はMOSFETチップ2のドレイン電極19(図1(B)参照)と固着し、リード9はドレイン端子として用いられる。MOSFETチップ2のゲート電極5は金属細線14を介してリード10と電気的に接続し、リード10はゲート端子として用いられる。MOSFETチップ2のソース電極6は金属細線15を介してリード11と電気的に接続し、リード11はソース端子として用いられる。
一方、SBDチップ3のアノード電極7は金属細線16を介してリード12と電気的に接続し、リード12はアノード端子として用いられる。また、詳細は後述するが、ダイパッド17はSBDチップ3のカソード電極22(図1(B)参照)と固着している。ダイパッド17にはリード13が連続して形成され、リード13はカソード端子として用いられる。
この構造により、パッケージ8からは、MOSFETチップ2及びSBDチップ3の個々の電極と接続するリード9〜13が導出している。つまり、MOSFETチップ2及びSBDチップ3の個々の電極に対し、それぞれ異なる電位を印加することが可能であり、任意の回路設計に対応することができる。
更に、ダイパッド4、17と連続するリード9、13以外のリード10〜12は、それぞれMOSFETチップ2及びSBDチップ3の電極と金属細線14〜16を介して接続している。この構造により、金属細線14〜16を用いることで、リード10〜12のレイアウトの自由度が増大し、パッケージ8に対し任意の箇所からリード9〜13を導出させることが可能となる。具体的には、図1(A)に示す如く、パッケージ8に対しX軸方向からリード9〜13を導出させる場合だけでなく、使用目的に応じて、パッケージ8に対しY軸方向からもリード9〜13を導出させることもできる。半導体装置1が実装される実装基板(図示せず)上の配線パターンに応じて、任意の設計変更に容易に対応することができる。
図1(B)に示す如く、ダイパッド4上面には、導電性接着剤、例えば、半田ペースト、Agペースト等の導電ペースト18や半田ワイヤを介してMOSFETチップ2のドレイン電極19が固着されている。MOSFETチップ2上面には、絶縁性接着剤、例えば、絶縁性樹脂20を介してダイパッド17が固着されている。ダイパッド17は、Cuフレーム等の導電性材料よりなるが、ダイパッド17は絶縁性樹脂20によりMOSFETチップ2のソース電極6とは絶縁処理されている。
ダイパッド17上面には、導電性接着剤、例えば、異方性導電膜(ACF(Anisotoropic Conductive Film))21を介してSBDチップ3のカソード電極22が固着されている。ここで、異方性導電膜21は、熱硬化性樹脂をベースとした絶縁性接着剤中に導電性粒子が分散されている。そして、異方性導電膜21上にSBDチップ3をボンディングする際の加熱と加圧により、固着領域下方の導電性粒子が互いに接触し、電気的導通が得られる。その結果、SBDチップ3のカソード電極22とダイパッド17間の導通性が得られる。つまり、本実施の形態では、ダイパッド17上面での接着手段として異方性導電膜21を用いることで、SBDチップ3のボンディング時に導電性接着剤が流れだすことがない。そして、MOSFETチップ2のゲート電極5またはソース電極6とSBDチップ3のカソード電極22とがショートすることを防止できる。特に、異方性導電膜21は、パッケージサイズの縮小化を実現する際に、導電性接着剤の流れだしによるショートを防止でき、積層構造における有効な接着手段となる。
図1(C)に示す如く、リード13は、MOSFETチップ2上面に固着されたダイパッド17と連続して形成されている。ダイパッド17から導出するリード13は、MOSFETチップ2近傍で下方に屈折し、実質、リード9と同一平面に位置している。そして、リード13は、リード9が導出するパッケージ8の側面と対向する側面(図に示すX軸方向)から導出している。そして、MOSFETチップ2とSBDチップ3とは、ダイパッド17を介して積層され、パッケージサイズ(実装面積)を小さくすることができる。
また、ダイパッド17は、絶縁性樹脂20を介してMOSFETチップ2のソース電極6と固着している。一方、ダイパッド17は、異方性導電膜21を介してSBDチップ3のカソード電極22と固着している。この構造により、MOSFETチップ2やSBDチップ3の動作時に発生する熱は、ダイパッド17を介して放熱される。つまり、ダイパッド17は放熱性を向上させ、MOSFETチップ2やSBDチップ3が、自己の発生熱や互いの発生熱により、特性変化を起こすことを防ぐことができる。
最後に、ダイパッド4上に積層されたMOSFETチップ2及びSBDチップ3等は、樹脂パッケージや金属パッケージ等に収納されている。
次に、図2(A)に示す半導体装置23では、図1(A)に示す半導体装置1と同様に、例えば、Nチャネル型のMOSFETチップとSBDチップとが積層されている。そして、半導体装置23と半導体装置1(図1(A)参照)とを比較すると、半導体装置23では、金属細線を用いない構造である。そのため、MOSFETチップ及びSBDチップを積層する構造は、上述した図1(A)から(C)の説明を参照し、ここではその説明を割愛する。また、図2(A)及び(B)に示す構成部材の符番は、図1(A)から(C)に示す構成部材と同じものには同じ符番を用いることとする。
図2(A)に示す如く、半導体装置23では、例えば、Nチャネル型のMOSFETチップ2とSBDチップ3とが、ダイパッド4上面に積層されている。点線で示すパッケージ8からはリード9〜13が導出し、外部端子として用いられている。図1(A)を用いて上述したように、リード9は、ダイパッド4と連続して形成され、リード13は、ダイパッド17と連続して形成されている。一方、リード10〜12は、ダイパッド4、17とは独立している導電プレート24〜26から形成されている。導電プレート24〜26の一端側が、それぞれMOSFETチップ2またはSBDチップ3の電極と導電性接着剤、例えば、異方性導電膜を介して固着されている。尚、導電プレート24〜26は、Cuフレーム等の導電性材料から形成されている。
図2(B)に示す如く、導電プレート25の一端側は、MOSFETチップ2のソース電極6と異方性導電膜27を介して固着されている。導電プレート25はダイパッド4端部上方で下方に屈折し、導電プレート25の他端側であるリード11は、実質、ダイパッド4と同一平面に位置している。また、導電プレート26の一端側は、SBDチップ3のアノード電極7と異方性導電膜28を介して固着されている。導電プレート26はSBDチップ3近傍で下方に屈折し、導電プレート26の他端側であるリード12は、実質、ダイパッド4と同一平面に位置している。
上述したように、本実施の形態では、MOSFETチップ2またはSBDチップ3の電極と導電プレート24〜26等との固着材料として、異方性導電膜を用いている。この構造により、半田ペースト等の導電性接着剤を用いた場合と比較して、導電性接着剤が固着時の熱等により流れ出すことがない。そして、導電性接着剤の流れだしによる電極間のショートを防止できる。
また、MOSFETチップ2やSBDチップ3の動作時に発生する熱は、ダイパッド4、17及び導電プレート24〜26を介して放熱される。この構造により、半導体装置23での放熱性が向上され、MOSFETチップ2やSBDチップ3が、自己の発生熱や互いの発生熱により、特性変化を起こすことを防ぐことができる。
また、パッケージ8に対しX軸方向からリード9〜13を導出させる場合だけでなく、使用目的に応じて、パッケージ8に対しY軸方向からもリード9〜13を導出させることもできる。半導体装置23が実装される実装基板(図示せず)上の配線パターンに応じて、任意の設計変更に容易に対応することができる。
尚、本実施の形態では、ダイパッド4、17及び導電プレート24〜26がCuフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Cuフレームに換えてFe−Niを主材料としたリードフレームを用いる場合でも良く、他の金属材料でも良い。また、本実施の形態では、MOSFETチップ2とSBDチップ3との2つの半導体チップを積層する構造について説明したが、この場合に限定するものではない。例えば、3つ以上の半導体チップを積層する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の第2の実施の形態である半導体装置について、図3〜図4を参照し、詳細に説明する。図3(A)は、本実施の形態である半導体装置を説明するための平面図である。図3(B)は、図3(A)に示す半導体装置のD−D線に沿った断面図である。図3(C)は、図3(A)に示す半導体装置のE−E線に沿った断面図である。図4(A)は、本実施の形態である半導体装置を説明するための平面図である。図4(B)は、図4(A)に示す半導体装置のF−F線に沿った断面図である。
本実施の形態の半導体装置31では、例えば、Nチャネル型のMOSFETチップ32、33が、ダイパッド34上面に積層されている。MOSFETチップ32、33は、その表裏面側に電極が形成されている。MOSFETチップ32、33では、例えば、表面側にゲート電極35、36とソース電極37、38とがそれぞれ形成され、裏面側にドレイン電極52、55(図3(B)参照)がそれぞれ形成されている。そして、点線はパッケージの外形を示すが、パッケージ39からはリード40〜45が導出し、外部端子として用いられている。
ダイパッド34及びリード40〜45は、銅(Cu)のリードフレーム(以下、Cuフレームと呼ぶ。)を成形し、形成されている。リード40はダイパッド34と連続して形成されている。ダイパッド34はMOSFETチップ32のドレイン電極52(図3(B)参照)と固着し、リード40はドレイン端子として用いられる。MOSFETチップ32のゲート電極35は金属細線46を介してリード41と電気的に接続し、リード41はゲート端子として用いられる。MOSFETチップ32のソース電極37は金属細線47を介してリード42と電気的に接続し、リード42はソース端子として用いられる。一方、MOSFETチップ33のゲート電極36は金属細線48を介してリード43と電気的に接続し、リード43はゲート端子として用いられる。MOSFETチップ33のソース電極38は金属細線49を介してリード44と電気的に接続し、リード44はソース端子として用いられる。また、詳細は後述するが、ダイパッド50はMOSFETチップ33のドレイン電極55(図3(B)参照)と固着している。ダイパッド50にはリード45が連続して形成され、リード45はドレイン端子として用いられる。
この構造により、パッケージ39からは、MOSFETチップ32、33の個々の電極と接続するリード40〜45が導出している。つまり、MOSFETチップ32、33の個々の電極に対し、それぞれ異なる電位を印加することが可能であり、任意の回路設計に対応することができる。
更に、ダイパッド34、50と連続するリード40、45以外のリード41〜44は、MOSFETチップ32、33の電極と金属細線46〜49を介して接続している。この構造により、金属細線46〜49を用いることで、リード41〜44のレイアウトの自由度が増大し、パッケージ39に対し任意の箇所からリード40〜45を導出させることが可能となる。具体的には、図3(A)に示す如く、パッケージ39に対しX軸方向からリード40〜45を導出させる場合だけでなく、使用目的に応じて、パッケージ39に対しY軸方向からもリード40〜45を導出させることもできる。半導体装置31が実装される実装基板(図示せず)上の配線パターンに応じて、任意の設計変更に容易に対応することができる。
図3(B)に示す如く、ダイパッド34上面には、導電性接着剤、例えば、半田ペースト、Agペースト等の導電ペースト51や半田ワイヤを介してMOSFETチップ32のドレイン電極52が固着されている。MOSFETチップ32上面には、絶縁性接着剤、例えば、絶縁性樹脂53を介してダイパッド50が固着されている。ダイパッド50は、Cuフレーム等の導電性材料よりなるが、ダイパッド50は絶縁性樹脂53によりMOSFETチップ32のソース電極37とは絶縁処理されている。
ダイパッド50上面には、導電性接着剤、例えば、異方性導電膜54を介してMOSFETチップ33のドレイン電極55が固着されている。上述したように、異方性導電膜54を用いることで、MOSFETチップ33のドレイン電極55とダイパッド50間の導通性が得られ、MOSFETチップ33のボンディング時に導電性接着剤が流れだすことがない。そして、MOSFETチップ32のゲート電極35またはソース電極37とMOSFETチップ33のドレイン電極55とがショートすることを防止できる。
図3(C)に示す如く、リード45は、MOSFETチップ32上面に固着されたダイパッド50と連続して形成されている。ダイパッド50から導出するリード45は、MOSFETチップ32近傍で下方に屈折し、実質、リード40と同一平面に位置している。そして、リード45は、リード40が導出するパッケージ39の側面と対向する側面(図に示すX軸方向)から導出している。そして、MOSFETチップ32、33は、ダイパッド50を介して積層され、パッケージサイズ(実装面積)を小さくすることができる。
また、ダイパッド50は、絶縁性樹脂53を介してMOSFETチップ32のソース電極37と固着している。一方、ダイパッド50は、異方性導電膜54を介してMOSFETチップ33のドレイン電極55(図3(B)参照)と固着している。この構造により、MOSFETチップ32、33の動作時に発生する熱は、ダイパッド50を介して放熱される。つまり、ダイパッド50は放熱性を向上させ、MOSFETチップ32、33が、自己の発生熱や互いの発生熱により、特性変化を起こすことを防ぐことができる。
最後に、ダイパッド34上に積層されたMOSFETチップ32、33等は、樹脂パッケージや金属パッケージ等に収納されている。
次に、図4(A)に示す半導体装置56では、図3(A)に示す半導体装置31と同様に、例えば、2つのNチャネル型のMOSFETチップが積層されている。そして、半導体装置56と半導体装置31とを比較すると、半導体装置56では、金属細線を用いない構造である。そのため、MOSFETチップを積層する構造は、上述した図3(A)から(C)の説明を参照し、ここではその説明を割愛する。また、図4(A)及び(B)に示す構成部材の符番は、図3(A)から(C)に示す構成部材と同じものには同じ符番を用いることとする。
図4(A)に示す如く、半導体装置56では、例えば、Nチャネル型のMOSFETチップ32、33が、ダイパッド34上面に積層されている。点線で示すパッケージ39からはリード40〜45が導出し、外部端子として用いられている。図3(A)を用いて上述したように、リード40は、ダイパッド34と連続して形成され、リード45は、ダイパッド50と連続して形成されている。一方、リード41〜44は、ダイパッド34、50とは独立している導電プレート57〜60から形成されている。導電プレート57〜60の一端側が、それぞれMOSFETチップ32、33の電極と導電性接着剤、例えば、異方性導電膜を介して固着されている。尚、導電プレート57〜60は、Cuフレーム等の導電性材料から形成されている。
図4(B)に示す如く、導電プレート58の一端側は、MOSFETチップ32のソース電極37と異方性導電膜61を介して固着されている。導電プレート58はダイパッド34端部上方で下方に屈折し、導電プレート58の他端側のリード42は、実質、ダイパッド34と同一平面に位置している。また、導電プレート60の一端側は、MOSFETチップ33のソース電極38と異方性導電膜62を介して固着されている。導電プレート60はMOSFETチップ33近傍で下方に屈折し、導電プレート60の他端側のリード44は、実質、ダイパッド34と同一平面に位置している。
上述したように、本実施の形態では、MOSFETチップ32、33の電極と導電プレート57〜60等との固着材料として、異方性導電膜を用いている。この構造により、半田ペースト等の導電性接着剤を用いた場合と比較して、導電性接着剤が固着時の熱等により流れ出すことがない。そして、導電性接着剤の流れだしによる電極間のショートを防止できる。
また、MOSFETチップ32、33の動作時に発生する熱は、ダイパッド34、50及び導電プレート57〜60を介して放熱される。この構造により、半導体装置56での放熱性が向上され、MOSFETチップ32、33が、自己の発生熱や互いの発生熱により、特性変化を起こすことを防ぐことができる。
また、パッケージ39に対しX軸方向からリード40〜45を導出させる場合だけでなく、使用目的に応じて、パッケージ39に対しY軸方向からもリード40〜45を導出させることもできる。半導体装置56が実装される実装基板(図示せず)上の配線パターンに応じて、任意の設計変更に容易に対応することができる。
尚、本実施の形態では、ダイパッド34、50及び導電プレート57〜60がCuフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Cuフレームに換えてFe−Niを主材料としたリードフレームを用いる場合でも良く、他の金属材料でも良い。また、本実施の形態では、2つのMOSFETチップ32、33を積層する構造について説明したが、この場合に限定するものではない。例えば、3つ以上のMOSFETチップ等の半導体チップを積層する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1 半導体装置
2 MOSFETチップ
3 SBDチップ
4 ダイパッド
17 ダイパッド
20 絶縁性樹脂
21 異方性導電膜
31 半導体装置
32 MOSFETチップ
33 MOSFETチップ
34 ダイパッド
50 ダイパッド
53 絶縁性樹脂
54 異方性導電膜
2 MOSFETチップ
3 SBDチップ
4 ダイパッド
17 ダイパッド
20 絶縁性樹脂
21 異方性導電膜
31 半導体装置
32 MOSFETチップ
33 MOSFETチップ
34 ダイパッド
50 ダイパッド
53 絶縁性樹脂
54 異方性導電膜
Claims (8)
- 第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第1の半導体チップと、
第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極が形成された第2の半導体チップと、
前記第1の半導体チップの第1の電極と導電性接着剤を介して固着される第1のダイパッドと、
前記第1のダイパッドから導出する第1のリードと、
前記第1の半導体チップの第2の主面上に絶縁性接着剤を介して固着される第2のダイパッドと、
前記第1の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第2のリードと、
前記第1の半導体チップの第3の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第3のリードと、
前記第2の半導体チップの第1の電極と前記第2のダイパッドとは導電性接着剤を介して固着され、前記第2のダイパッドから導出する第4のリードと、
前記第2の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第5のリードとを有することを特徴とする半導体装置。 - 前記第2の半導体チップの第1の電極と前記第2のダイパッドとを固着する前記導電性接着剤は異方性導電膜であることを特徴とする請求項1に記載の半導体装置。
- 第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第1の半導体チップと、
第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極が形成された第2の半導体チップと、
前記第1の半導体チップの第1の電極と導電性接着剤を介して固着される第1のダイパッドと、
前記第1のダイパッドから導出する第1のリードと、
前記第1の半導体チップの第2の主面上に絶縁性接着剤を介して固着される第2のダイパッドと、
一端側が前記第1の半導体チップの第2の電極と導電性接着剤を介して固着され、他端側が第2のリードとして前記第1のダイパッド周囲に配置される第1の導電プレートと、
一端側が前記第1の半導体チップの第3の電極と導電性接着剤を介して固着され、他端側が第3のリードとして前記第1のダイパッド周囲に配置される第2の導電プレートと、
前記第2の半導体チップの第1の電極と前記第2のダイパッドとは導電性接着剤を介して固着され、前記第2のダイパッドから導出する第4のリードと、
一端側が前記第2の半導体チップの第2の電極と導電性接着剤を介して固着され、他端側が第5のリードとして前記第1のダイパッド周囲に配置される第3の導電プレートとを有することを特徴とする半導体装置。 - 少なくとも前記第1の半導体チップの第2の電極と前記第1の導電プレートとを固着する前記導電性接着剤、前記第1の半導体チップの第3の電極と前記第2の導電プレートとを固着する前記導電性接着剤、前記第2の半導体チップの第1の電極と前記第2のダイパッドとを固着する前記導電性接着剤または前記第2の半導体チップの第2の電極と前記第3の導電プレートとを固着する前記導電性接着剤のいずれかは、異方性導電膜であることを特徴とする請求項3に記載の半導体装置。
- 第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第1の半導体チップと、
第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第2の半導体チップと、
前記第1の半導体チップの第1の電極と導電性接着剤を介して固着される第1のダイパッドと、
前記第1のダイパッドから導出する第1のリードと、
前記第1の半導体チップの第2の主面上に絶縁性接着剤を介して固着される第2のダイパッドと、
前記第1の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第2のリードと、
前記第1の半導体チップの第3の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第3のリードと、
前記第2の半導体チップの第1の電極と前記第2のダイパッドとは導電性接着剤を介して固着され、前記第2のダイパッドから導出する第4のリードと、
前記第2の半導体チップの第2の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第5のリードと、
前記第2の半導体チップの第3の電極と金属細線を介して電気的に接続され、前記第1のダイパッド周囲に配置された第6のリードとを有することを特徴とする半導体装置。 - 前記第2の半導体チップの第1の電極と前記第2のダイパッドとを固着する前記導電性接着剤は異方性導電膜であることを特徴とする請求項5に記載の半導体装置。
- 第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第1の半導体チップと、
第1の主面及び前記第1の主面と対向する第2の主面を有し、前記第1の主面に第1の電極が形成され、前記第2の主面に第2の電極及び第3の電極が形成された第2の半導体チップと、
前記第1の半導体チップの第1の電極と導電性接着剤を介して固着される第1のダイパッドと、
前記第1のダイパッドから導出する第1のリードと、
前記第1の半導体チップの第2の主面上に絶縁性接着剤を介して固着される第2のダイパッドと、
一端側が前記第1の半導体チップの第2の電極と導電性接着剤を介して固着され、他端側が第2のリードとして前記第1のダイパッド周囲に配置される第1の導電プレートと、
一端側が前記第1の半導体チップの第3の電極と導電性接着剤を介して固着され、他端側が第3のリードとして前記第1のダイパッド周囲に配置される第2の導電プレートと、
前記第2の半導体チップの第1の電極と前記第2のダイパッドとは導電性接着剤を介して固着され、前記第2のダイパッドから導出する第4のリードと、
一端側が前記第2の半導体チップの第2の電極と導電性接着剤を介して固着され、他端側が第5のリードとして前記第1のダイパッド周囲に配置される第3の導電プレートと、
一端側が前記第2の半導体チップの第3の電極と導電性接着剤を介して固着され、他端側が第6のリードとして前記第1のダイパッド周囲に配置される第4の導電プレートとを有することを特徴とする半導体装置。 - 少なくとも前記第1の半導体チップの第2の電極と前記第1の導電プレートとを固着する前記導電性接着剤、前記第1の半導体チップの第3の電極と前記第2の導電プレートとを固着する前記導電性接着剤、前記第2の半導体チップの第1の電極と前記第2のダイパッドとを固着する前記導電性接着剤、前記第2の半導体チップの第2の電極と前記第3の導電プレートとを固着する前記導電性接着剤または前記第2の半導体チップの第3の電極と前記第4の導電プレートとを固着する前記導電性接着剤のいずれかは、異方性導電膜であることを特徴とする請求項7に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005207226A JP2007027404A (ja) | 2005-07-15 | 2005-07-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005207226A JP2007027404A (ja) | 2005-07-15 | 2005-07-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007027404A true JP2007027404A (ja) | 2007-02-01 |
Family
ID=37787785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005207226A Withdrawn JP2007027404A (ja) | 2005-07-15 | 2005-07-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007027404A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010129746A (ja) * | 2008-11-27 | 2010-06-10 | Mitsubishi Electric Corp | 半導体モジュール |
JP2011181977A (ja) * | 2011-06-23 | 2011-09-15 | Mitsubishi Electric Corp | 半導体モジュール |
EP2521172A1 (en) * | 2011-05-04 | 2012-11-07 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package with etched leadframe |
US8546849B2 (en) | 2011-05-04 | 2013-10-01 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package utilizing clips on package surface |
US8853706B2 (en) | 2011-05-04 | 2014-10-07 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package with stamped leadframe |
DE102012106566B4 (de) * | 2011-07-27 | 2016-06-23 | Infineon Technologies Ag | Halbleiterchip, Vorrichtung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zum Herstellen der Vorrichtung |
CN113257797A (zh) * | 2021-06-25 | 2021-08-13 | 瑞能半导体科技股份有限公司 | 一种共阳极二极管器件及其制备方法 |
-
2005
- 2005-07-15 JP JP2005207226A patent/JP2007027404A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010129746A (ja) * | 2008-11-27 | 2010-06-10 | Mitsubishi Electric Corp | 半導体モジュール |
EP2521172A1 (en) * | 2011-05-04 | 2012-11-07 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package with etched leadframe |
US8546849B2 (en) | 2011-05-04 | 2013-10-01 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package utilizing clips on package surface |
US8853706B2 (en) | 2011-05-04 | 2014-10-07 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package with stamped leadframe |
US8853707B2 (en) | 2011-05-04 | 2014-10-07 | International Rectifier Corporation | High voltage cascoded III-nitride rectifier package with etched leadframe |
JP2011181977A (ja) * | 2011-06-23 | 2011-09-15 | Mitsubishi Electric Corp | 半導体モジュール |
DE102012106566B4 (de) * | 2011-07-27 | 2016-06-23 | Infineon Technologies Ag | Halbleiterchip, Vorrichtung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zum Herstellen der Vorrichtung |
CN113257797A (zh) * | 2021-06-25 | 2021-08-13 | 瑞能半导体科技股份有限公司 | 一种共阳极二极管器件及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7816784B2 (en) | Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same | |
KR101360163B1 (ko) | 다중 다이들 및 공통 노드 구조를 포함하는 반도체 다이 패키지 | |
JP2005302951A (ja) | 電力用半導体装置パッケージ | |
JP2009059923A (ja) | 半導体装置 | |
KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
US9433075B2 (en) | Electric power semiconductor device | |
TW201803063A (zh) | 半導體裝置 | |
JP2007027404A (ja) | 半導体装置 | |
JP2015005681A (ja) | 半導体装置及びその製造方法 | |
JP2009188376A (ja) | 半導体装置とその製造方法 | |
JP2005064479A (ja) | 回路モジュール | |
JP2015005623A (ja) | 半導体装置 | |
JP5172290B2 (ja) | 半導体装置 | |
JP2006310609A (ja) | 半導体装置 | |
JP2023021365A (ja) | 半導体装置および電力変換装置 | |
JP2007027403A (ja) | 半導体装置 | |
US10861766B1 (en) | Package structures | |
JP5682511B2 (ja) | 半導体モジュール | |
JP2007027402A (ja) | 半導体装置 | |
JP2006294729A (ja) | 半導体装置 | |
JP2019050297A (ja) | 半導体装置 | |
JP2007027405A (ja) | 半導体装置 | |
KR20190085587A (ko) | 고열전도성 반도체 패키지 | |
JP2006032871A (ja) | 半導体装置 | |
JP2013187266A (ja) | リードフレーム及び半導体モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080701 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090706 |