JP2007027405A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007027405A
JP2007027405A JP2005207227A JP2005207227A JP2007027405A JP 2007027405 A JP2007027405 A JP 2007027405A JP 2005207227 A JP2005207227 A JP 2005207227A JP 2005207227 A JP2005207227 A JP 2005207227A JP 2007027405 A JP2007027405 A JP 2007027405A
Authority
JP
Japan
Prior art keywords
electrode
chip
lead
main surface
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005207227A
Other languages
English (en)
Inventor
Munetomo Morioka
宗知 森岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2005207227A priority Critical patent/JP2007027405A/ja
Publication of JP2007027405A publication Critical patent/JP2007027405A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】半導体装置が実装される実装基板上の配線パターンに応じて、任意の設計変更に容易に対応することができる半導体装置を提供する。
【解決手段】半導体装置１では、ダイパッド４上にＭＯＳＦＥＴチップ２が固着され、ＭＯＳＦＥＴチップ２上に絶縁性樹脂２１を介して導電プレート１７が固着されている。導電プレート１７上に異方性導電膜２２を介してＳＢＤチップ３が固着されている。そして、ＭＯＳＦＥＴチップ２およびＳＢＤチップ３の各電極とリード１０〜１３とは、金属細線１４〜１６、１８を介して電気的に接続している。この構造により、パッケージ８に対し所望の方向からリード９〜１３を導出させることが可能となり、リードの設計自由度を増大させることができる。
【選択図】図１

Description

本発明は、１パッケージ内に複数の半導体チップを積層して固着し、小型化した半導体装置に関する。
従来の半導体装置では、表裏面に電極を有する半導体チップ、例えば、Ｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）チップとＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）チップとが積層して、１パッケージ内に固着されている構造がある。（例えば、特許文献１参照。）。
図５（Ａ）及び（Ｂ）は、特許文献１に開示された半導体装置を示す。図５（Ａ）は、半導体装置の平面図を示す。図５（Ｂ）は、図５（Ａ）のＣ−Ｃ線に沿って切断し、矢印方向に眺めた断面図である。
図５（Ａ）に示す如く、半導体装置６１では、ニッケルまたは半田メッキされた銅製の第１のリードフレーム６２、６３、第２のリードフレーム６４及び第３のリードフレーム６５により積層構造が構成されている。そして、点線６６がパッケージ外周を示すが、パッケージからは第１〜第３のリードフレーム６２〜６５から延在したリードが導出している。
図５（Ｂ）に示す如く、第１のリードフレーム６２には、ＭＯＳＦＥＴチップ６７の表面電極側のソース電極６８が半田ボール６９により固着されている。一方、第１のリードフレーム６３には、ＭＯＳＦＥＴチップ６７の表面電極側のゲート電極７０が半田ボール７１により固着されている。
第２のリードフレーム６４の裏面６４ａ側には、ＭＯＳＦＥＴチップ６７の裏面電極側のドレイン電極７２が導電性接着剤（図示せず）により固着されている。一方、第２のリードフレーム６４の表面６４ｂ側には、ＳＢＤチップ７３の表面電極側のアノード電極７４が半田ボール７５により固着されている。この構造により、ＭＯＳＦＥＴチップ６７のドレイン電極７２とＳＢＤチップ７３のアノード電極７４とが、第２のリードフレーム６４を介して電気的に接続している。
第３のリードフレーム６５には、ＳＢＤチップ７３の裏面電極側のカソード電極７６が導電性接着剤（図示せず）により固着されている。そして、半導体装置６１は、点線６６で示すように、樹脂モールドされている。
次に、従来の半導体装置では、例えば、Ｎチャネル型のＭＯＳＦＥＴとＳＢＤとを内蔵した半導体チップが、リードフレーム型パッケージに搭載されている構造がある（例えば、特許文献２参照。）。
図６（Ａ）及び（Ｂ）は、特許文献２に開示された半導体装置を示す。図６（Ａ）は、半導体装置の平面図を示す。図６（Ｂ）は、図６（Ａ）のＤ−Ｄ線方向の断面図である。
図６（Ａ）に示す如く、半導体装置８１では、ＭＯＳＦＥＴとＳＢＤとを内蔵した半導体チップ８２の裏面電極側のドレイン電極９１（図６（Ｂ）参照）が、ダイパッド８３上に固着している。半導体チップ８２の表面電極側のソース電極８４が、金属ストラップ８５によりリード８６と固着している。また、半導体チップ８２の表面電極側のゲート電極８７が、ボンディングワイヤ８８によりリード８９と電気的に接続している。尚、点線で示す領域がＳＢＤのアノード領域９０であり、ＭＯＳＦＥＴのソース電極８４がアノード電極として用いられる。
図６（Ｂ）に示す如く、金属ストラップ８５の一端部側がＳＢＤのアノード領域９０を完全に覆うようにソース電極８４と固着し、金属ストラップ８５の他端部側がリード８６と固着している。尚、ＭＯＳＦＥＴのドレイン電極９１がＳＢＤのカソード電極として用いられる。
特開２００４−３４２８８０号公報（第１０−１３頁、第４−６図） 特開２００４−１０３６６４号公報（第４−５頁、第１−３図）
上述したように、特許文献１に開示された従来の半導体装置では、第１〜第３のリードフレーム６２〜６５を用い、ＭＯＳＦＥＴチップ６７及びＳＢＤチップ７３を積層したパッケージ構造としている。ＭＯＳＦＥＴチップ６７及びＳＢＤチップ７３の電極は、第１〜第３のリードフレーム６２〜６５と選択的に接合し、ワイヤレス構造（ボンディングワイヤを用いない構造）となっている。そして、第１〜第３のリードフレーム６２〜６５から延在したリードがパッケージから導出している。この構造により、各リードフレーム６２〜６５はＭＯＳＦＥＴチップ６７及びＳＢＤチップ７３の電極との固着面積が必要となり、そのフレーム幅が広くなる。そのため、第１〜第３のリードフレーム６２〜６５がショートすることを防止するため、第１〜第３のリードフレーム６２〜６５の形状が限定されている。その結果、パッケージから導出するリードのレイアウトが限定的となり、実装基板上の配線パターンの設計変更に対応し難いという問題がある。
また、特許文献２に開示された従来の半導体装置では、例えば、ＭＯＳＦＥＴとＳＢＤとを内蔵した１つの半導体チップ８２におけるパッケージ構造である。そのため、１つの半導体チップ８２であるが、使用される電気的特性に応じてチップサイズが増大し、パッケージサイズ（実装面積）も増大する。その結果、ＭＯＳＦＥＴチップとＳＢＤチップとを実装基板上にそれぞれ固着した場合と比較しても、パッケージサイズ（実装面積）を低減できず、設計時の自由度が得難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極及び第３の電極が形成された第１の半導体チップと、第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極が形成された第２の半導体チップと、前記第１の半導体チップの第１の電極と導電性接着剤を介して固着されるダイパッドと、前記ダイパッドから導出する第１のリードと、前記第１の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第２のリードと、前記第１の半導体チップの第３の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第３のリードと、前記第１の半導体チップの第２の主面上に絶縁性接着剤を介して固着され、且つ前記第２の半導体チップの第１の電極と導電性接着剤を介して固着された導電プレートと、前記導電プレートと金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第４のリードと、前記第２の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第５のリードとを有することを特徴とする。従って、本発明では、導電プレート及び金属細線を用いて半導体チップの積層構造を形成する。そして、金属細線を用いることで、パッケージから導出するリードのレイアウトの自由度が増大し、種々の配線パターンに対応し易い積層構造が実現できる。
また、本発明の半導体装置では、前記第２の半導体チップの第１の電極と前記導電プレートとを固着する前記導電性接着剤は異方性導電膜であることを特徴とする。従って、本発明では、第１の半導体チップと第２の半導体チップとが、ショートし難い構造となり、信頼性を維持しつつ、パッケージサイズを縮小化することができる。
また、本発明の半導体装置では、前記第５のリードは、前記第１及び第２の半導体チップの積層方向において、前記ダイパッドよりも前記第２の半導体チップ側に位置していることを特徴とする。従って、本発明では、最上層に配置された半導体チップに接続する金属細線が、第２の半導体チップ端部または導電プレート端部等に接触し、切断することを防ぐことができる。
また、本発明の半導体装置では、第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極及び第３の電極が形成された第１の半導体チップと、第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極及び第３の電極が形成された第２の半導体チップと、前記第１の半導体チップの第１の電極と導電性接着剤を介して固着されるダイパッドと、前記ダイパッドから導出する第１のリードと、前記第１の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第２のリードと、前記第１の半導体チップの第３の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第３のリードと、前記第１の半導体チップの第２の主面上に絶縁性接着剤を介して固着され、且つ前記第２の半導体チップの第１の電極と導電性接着剤を介して固着された導電プレートと、前記導電プレートと金属細線を介して電気的に接続され、前記ダイパッド周囲に配置されたの第４のリードと、前記第２の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第５のリードと、前記第２の半導体チップの第３の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第６のリードとを有することを特徴とする。従って、本発明では、例えば、複数のＭＯＳＦＥＴチップを積層する場合においても、金属細線を用いることで、パッケージから導出するリードのレイアウトの自由度が増大し、種々の配線パターンに対応し易い積層構造が実現できる。
本発明では、表裏面側に電極を有する半導体チップを積層し、パッケージ内に収納している。半導体チップの電極とパッケージから導出するリードとは、金属細線により電気的に接続している。この構造により、リードのレイアウトの自由度が増大し、配線パターンの設計変更に対応し易い積層構造が実現できる。
また、本発明では、表裏面側に電極を有する半導体チップ間に導電プレートを配置している。一方の半導体チップと導電プレートとの固着には、導電性接着剤として異方性導電膜を用いている。この構造により、半導体チップを固着する際に導電性接着剤が流れ出すことがなく、半導体チップ間のショートを防止できる。そして、半導体装置の信頼性を維持しつつ、パッケージサイズを縮小化することができる。
また、本発明では、パッケージ内において、金属細線と接続するリードがダイパッドよりも高い位置に配置されている。この構造により、積層構造であるが、半導体チップの電極とリードとの離間距離が小さくなり、金属細線のループ形状を小さくできる。そして、パッケージサイズも縮小化することができる。
また、本発明では、表裏面側に電極を有する半導体チップ間に導電プレートを配置し、半導体チップを積層している。この構造により、導電プレートが放熱板としても用いられ、放熱性を向上させることができる。
以下に、本発明の第１の実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１（Ａ）は、本実施の形態である半導体装置を説明するための平面図である。図１（Ｂ）は、図１（Ａ）に示す半導体装置のＡ−Ａ線に沿った断面図である。図２は、本実施の形態である半導体装置を説明するための断面図である。
図１（Ａ）に示す如く、本実施の形態の半導体装置１では、例えば、Ｎチャネル型のＭＯＳＦＥＴチップ２とＳＢＤチップ３とが、ダイパッド４上面に積層されている構造である。ＭＯＳＦＥＴチップ２及びＳＢＤチップ３は、その表裏面側に電極が形成されている。ＭＯＳＦＥＴチップ２では、例えば、表面側にゲート電極５とソース電極６とが形成され、裏面側にドレイン電極２０（図１（Ｂ）参照）が形成されている。一方、ＳＢＤチップ３では、例えば、表面側にアノード電極７が形成され、裏面側にカソード電極２３（図１（Ｂ）参照）が形成されている。そして、点線はパッケージの外形を示すが、パッケージ８からはリード９〜１３が導出し、外部端子として用いられている。
ダイパッド４及びリード９〜１３は、銅（Ｃｕ）のリードフレーム（以下、Ｃｕフレームと呼ぶ。）を成形し、形成されている。リード９はダイパッド４と連続して形成されている。ダイパッド４はＭＯＳＦＥＴチップ２のドレイン電極２０（図１（Ｂ）参照）と固着し、リード９はドレイン端子として用いられる。ＭＯＳＦＥＴチップ２のゲート電極５は金属細線１４を介してリード１０と電気的に接続し、リード１０はゲート端子として用いられる。ＭＯＳＦＥＴチップ２のソース電極６は金属細線１５を介してリード１１と電気的に接続し、リード１１はソース端子として用いられる。
一方、ＳＢＤチップ３のアノード電極７は金属細線１６を介してリード１２と電気的に接続し、リード１２はアノード端子として用いられる。また、詳細は後述するが、導電プレート１７はＳＢＤチップ３のカソード電極２３（図１（Ｂ）参照）と固着している。導電プレート１７は金属細線１８を介してリード１３と電気的に接続し、リード１３はカソード端子として用いられる。
この構造により、パッケージ８からは、ＭＯＳＦＥＴチップ２及びＳＢＤチップ３の個々の電極と接続するリード９〜１３が導出している。つまり、ＭＯＳＦＥＴチップ２及びＳＢＤチップ３の個々の電極に対し、それぞれ異なる電位を印加することが可能であり、任意の回路設計に対応することができる。
更に、ダイパッド４と連続するリード９以外のリード１０〜１３は、ＭＯＳＦＥＴチップ２及びＳＢＤチップ３の電極と金属細線１４〜１６、１８を介して接続している。この構造により、金属細線１４〜１６、１８を用いることで、リード１０〜１３のレイアウトの自由度が増大し、パッケージ８に対し任意の箇所からリード９〜１３を導出させることが可能となる。具体的には、図１（Ａ）に示す如く、パッケージ８に対しＸ軸方向からリード９〜１３を導出させる場合だけでなく、使用目的に応じて、パッケージ８に対しＹ軸方向からもリード９〜１３を導出させることもできる。半導体装置１が実装される実装基板（図示せず）上の配線パターンに応じて、任意の設計変更に容易に対応することができる。
図１（Ｂ）に示す如く、ダイパッド４上面には、導電性接着剤、例えば、半田ペースト、Ａｇペースト等の導電ペースト１９や半田ワイヤを介してＭＯＳＦＥＴチップ２のドレイン電極２０が固着されている。ＭＯＳＦＥＴチップ２上面には、絶縁性接着剤、例えば、絶縁性樹脂２１を介して導電プレート１７が固着されている。導電プレート１７はＣｕフレーム等の導電性材料よりなるが、導電プレート１７は絶縁性樹脂２１によりＭＯＳＦＥＴチップ２のソース電極６とは絶縁処理されている。
導電プレート１７上面には、導電性接着剤、例えば、異方性導電膜（ＡＣＦ（Ａｎｉｓｏｔｏｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））２２を介してＳＢＤチップ３のカソード電極２３が固着されている。ここで、異方性導電膜２２は、熱硬化性樹脂をベースとした絶縁性接着剤中に導電性粒子が分散されている。そして、異方性導電膜２２上にＳＢＤチップ３をボンディングする際の加熱と加圧により、固着領域下方の導電性粒子が互いに接触し、電気的導通が得られる。その結果、ＳＢＤチップ３のカソード電極２３と導電プレート１７間の導通性が得られる。つまり、本実施の形態では、導電プレート１７上面での接着手段として異方性導電膜２２を用いることで、ＳＢＤチップ３のボンディング時に導電性接着剤が流れだすことがない。そして、ＭＯＳＦＥＴチップ２のゲート電極５またはソース電極６とＳＢＤチップ３のカソード電極２３とがショートすることを防止できる。特に、異方性導電膜２２は、パッケージサイズの縮小化を実現する際に、導電性接着剤の流れだしによるショートを防止でき、積層構造における有効な接着手段となる。
導電プレート１７は、金属細線１８を介してリード１３と電気的に接続している。金属細線１８は、導電プレート１７とボールボンディングし、リード１３とステッチボンディングしている。
また、導電プレート１７は、絶縁性樹脂２１を介してＭＯＳＦＥＴチップ２のソース電極６と接合している。一方、導電プレート１７は、異方性導電膜２２を介してＳＢＤチップ３のカソード電極２３と固着している。この構造により、ＭＯＳＦＥＴチップ２やＳＢＤチップ３の動作時に発生する熱は、導電プレート１７を介して放熱される。ＭＯＳＦＥＴチップ２やＳＢＤチップ３が、自己の発生熱や互いの発生熱により、特性変化を起こすことを防ぐように、導電プレート１７は放熱性を向上させることができる。
尚、図示していないが、ＳＢＤチップ３のアノード電極７上面に、導電性接着剤を介して導電プレートを固着しても良い。電流量に応じてＳＢＤチップ３のアノード電極７に複数の金属細線を接続する際には、導電プレートに対し金属細線を接続させ、ＳＢＤチップ３の放熱性を向上させることができる。
ダイパッド４上に積層されたＭＯＳＦＥＴチップ２及びＳＢＤチップ３等は、樹脂パッケージや金属パッケージ等に収納されている。そして、ＭＯＳＦＥＴチップ２とＳＢＤチップ３とは、導電プレート１７をその中間に配置し、積層して固着されることで、パッケージサイズ（実装面積）を小さくすることができる。
次に、図２に示す半導体装置は、図１に示す半導体装置と比較すると、点線で示すパッケージ８内でのリードの位置が異なる。そのため、ＭＯＳＦＥＴチップ２及びＳＢＤチップ３を積層する構造は、上述した図１（Ａ）及び（Ｂ）の説明を参照し、ここではその説明を割愛する。また、図２に用いる符番は、図１（Ａ）及び（Ｂ）の説明に用いた符番を用いることとする。尚、図２に示す半導体装置の断面図は、図１（Ａ）に示す半導体装置のＡ−Ａ線に沿った断面と同じ断面を示している。
図示の如く、本実施の形態では、リード１２、１３が、ダイパッド４よりもＳＢＤチップ３側に配置されている。ＳＢＤチップ３のアノード電極７は金属細線１６を介してリード１２と電気的に接続している。そして、半導体装置の積層方向（紙面ではＹ軸方向）において、ＳＢＤチップ３のアノード電極７とリード１２との離間距離Ｌ１は、図１（Ｂ）の構造よりも小さくなる。この構造により、導電プレート１７と金属細線１６との最低離間距離Ｌ２は必要であるが、金属細線１６はＳＢＤチップ３に近いリード１２上に接続される。その結果、図１（Ｂ）に示す構造よりも、更に、パッケージサイズ（実装面積）を小さくすることができる。
点線で示すパッケージ２４裏面からダイパッド４を露出させる構造とすることで、ダイパッド４を介してＭＯＳＦＥＴチップ２の放熱性を向上させることができる。
尚、本実施の形態では、ダイパッド４及びリード９〜１３がＣｕフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Ｃｕフレームに換えてＦｅ−Ｎｉを主材料としたリードフレームを用いる場合でも良く、他の金属材料でも良い。また、Ｃｕフレームに換えて、プリント基板、フレキシブルシート等の支持基板を用いた場合でも良い。また、本実施の形態では、ＭＯＳＦＥＴチップ２とＳＢＤチップ３との２つの半導体チップを積層する構造について説明したが、この場合に限定するものではない。例えば、半導体チップ間に導電プレートを配置し、３つ以上の半導体チップを積層する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の第２の実施の形態である半導体装置について、図３〜４を参照し、詳細に説明する。図３（Ａ）は、本実施の形態である半導体装置を説明するための平面図である。図３（Ｂ）は、図３（Ａ）に示す半導体装置のＢ−Ｂ線に沿った断面図である。図４は、本実施の形態である半導体装置を説明するための断面図である。
本実施の形態の半導体装置３１では、例えば、Ｎチャネル型のＭＯＳＦＥＴチップ３２、３３が、ダイパッド３４上面に積層されている構造である。ＭＯＳＦＥＴチップ３２、３３は、その表裏面側に電極が形成されている。ＭＯＳＦＥＴチップ３２、３３では、例えば、表面側にゲート電極３５、３６とソース電極３７、３８とがそれぞれ形成され、裏面側にドレイン電極５３、５６（図３（Ｂ）参照）がそれぞれ形成されている。そして、点線はパッケージの外形を示すが、パッケージ３９からはリード４０〜４５が導出し、外部端子として用いられている。
ダイパッド３４及びリード４０〜４５は、銅（Ｃｕ）のリードフレーム（以下、Ｃｕフレームと呼ぶ。）を成形し、形成されている。リード４０はダイパッド３４と連続して形成されている。ダイパッド３４はＭＯＳＦＥＴチップ３２のドレイン電極５３（図３（Ｂ）参照）と固着し、リード４０はドレイン端子として用いられる。ＭＯＳＦＥＴチップ３２のゲート電極３５は金属細線４６を介してリード４１と電気的に接続し、リード４１はゲート端子として用いられる。ＭＯＳＦＥＴチップ３２のソース電極３７は金属細線４７を介してリード４２と電気的に接続し、リード４２はソース端子として用いられる。一方、ＭＯＳＦＥＴチップ３３のゲート電極３６は金属細線４８を介してリード４３と電気的に接続し、リード４３はゲート端子として用いられる。ＭＯＳＦＥＴチップ３３のソース電極３８は金属細線４９を介してリード４４と電気的に接続し、リード４４はソース端子として用いられる。また、詳細は後述するが、導電プレート５０はＭＯＳＦＥＴチップ３３のドレイン電極５６（図３（Ｂ）参照）と固着している。導電プレート５０は金属細線５１を介してリード４５と電気的に接続し、リード４５はドレイン端子として用いられる。
この構造により、パッケージ３９からは、ＭＯＳＦＥＴチップ３２、３３の個々の電極と接続するリード４０〜４５が導出している。つまり、ＭＯＳＦＥＴチップ３２、３３の個々の電極に対し、それぞれ異なる電位を印加することが可能であり、任意の回路設計に対応することができる。
更に、ダイパッド３４と連続するリード４０以外のリード４１〜４５は、ＭＯＳＦＥＴチップ３２、３３の電極と金属細線４６〜４９、５１を介して接続している。この構造により、金属細線４６〜４９、５１を用いることで、リード４１〜４５のレイアウトの自由度が増大し、パッケージ３９に対し任意の箇所からリード４０〜４５を導出させることが可能となる。具体的には、図３（Ａ）に示す如く、パッケージ３９に対しＸ軸方向からリード４０〜４５を導出させる場合だけでなく、使用目的に応じて、パッケージ３９に対しＹ軸方向からもリード４０〜４５を導出させることもできる。半導体装置３１が実装される実装基板（図示せず）上の配線パターンに応じて、任意の設計変更に容易に対応することができる。
図３（Ｂ）に示す如く、ダイパッド３４上面には、導電性接着剤、例えば、半田ペースト、Ａｇペースト等の導電ペースト５２や半田ワイヤを介してＭＯＳＦＥＴチップ３２のドレイン電極５３が固着されている。ＭＯＳＦＥＴチップ３２上面には、絶縁性接着剤、例えば、絶縁性樹脂５４を介して導電プレート５０が固着されている。導電プレート５０はＣｕフレーム等の導電性材料よりなるが、導電プレート５０は絶縁性樹脂５４によりＭＯＳＦＥＴチップ３２のソース電極３７とは絶縁処理されている。
導電プレート５０上面には、導電性接着剤、例えば、異方性導電膜５５を介してＭＯＳＦＥＴチップ３３のドレイン電極５６が固着されている。上述したように、異方性導電膜５５を用いることで、ＭＯＳＦＥＴチップ３３のドレイン電極５６と導電プレート５０間の導通性が得られ、ＭＯＳＦＥＴチップ３３のボンディング時に導電性接着剤が流れだすことがない。そして、ＭＯＳＦＥＴチップ３２のゲート電極３５またはソース電極３７とＭＯＳＦＥＴチップ３３のドレイン電極５６とがショートすることを防止できる。
導電プレート５０は、金属細線５１を介してリード４５と電気的に接続している。金属細線５１は、導電プレート５０とボールボンディングし、リード４５とステッチボンディングしている。
導電プレート５０は、絶縁性樹脂５４を介してＭＯＳＦＥＴチップ３２のソース電極３７と固着している。一方、導電プレート５０は、異方性導電膜５５を介してＭＯＳＦＥＴチップ３３のドレイン電極５６と固着している。この構造により、ＭＯＳＦＥＴチップ３２、３３の動作時に発生する熱は、導電プレート５０を介して放熱される。ＭＯＳＦＥＴチップ３２、３３が、自己の発生熱や互いの発生熱により、特性変化を起こすことを防ぐように、導電プレート５０は放熱性を向上させることができる。
尚、図示していないが、ＭＯＳＦＥＴチップ３３のソース電極３８上面に、導電性接着剤を介して導電プレートを固着しても良い。電流量に応じてＭＯＳＦＥＴチップ３３のソース電極３８に複数の金属細線を接続する際には、導電プレートに対し金属細線を接続させ、ＭＯＳＦＥＴチップ３３の放熱性を向上させることができる。
ダイパッド３４上に積層されたＭＯＳＦＥＴチップ３２、３３等は、樹脂パッケージや金属パッケージ等に収納されている。そして、ＭＯＳＦＥＴチップ３２、３３は、導電プレート５０をその中間に配置し、積層して固着されることで、パッケージサイズ（実装面積）を小さくすることができる。
次に、図４に示す半導体装置は、図３に示す半導体装置と比較すると、点線で示すパッケージ５７内でのリードの位置が異なる。そのため、ＭＯＳＦＥＴチップ３２、３３を積層する構造は、上述した図３（Ａ）及び（Ｂ）の説明を参照し、ここではその説明を割愛する。また、図４に用いる符番は、図３（Ａ）及び（Ｂ）の説明に用いた符番を用いることとする。尚、図４に示す半導体装置の断面図は、図３（Ａ）に示す半導体装置のＢ−Ｂ線に沿った断面と同じ断面を示している。
図示の如く、本実施の形態では、リード４４、４５が、ダイパッド３４よりもＭＯＳＦＥＴチップ３３側に配置されている。ＭＯＳＦＥＴチップ３３のソース電極３８は金属細線４９を介してリード４４と電気的に接続している。そして、半導体装置の積層方向（紙面ではＹ軸方向）において、ＭＯＳＦＥＴチップ３３のソース電極３８とリード４４との離間距離Ｌ３は、図３（Ｂ）に示す構造よりも小さくなる。この構造により、導電プレート５０と金属細線４９との最低離間距離Ｌ４は必要であるが、金属細線４９はＭＯＳＦＥＴチップ３３に近いリード４４上に接続される。その結果、図３（Ｂ）に示す構造よりも、更に、パッケージサイズ（実装面積）を小さくすることができる。尚、図示していないが、リード４３も、リード４４と同様な位置に配置され、同じ効果を得ることができる。
また、点線で示すパッケージ５７裏面からダイパッド３４を露出させる構造とすることで、ダイパッド３４を介してＭＯＳＦＥＴチップ３２の放熱性を向上させることができる。
尚、本実施の形態では、ダイパッド３４及びリード４０〜４５がＣｕフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Ｃｕフレームに換えてＦｅ−Ｎｉを主材料としたリードフレームを用いる場合でも良く、他の金属材料でも良い。また、Ｃｕフレームの換えて、プリント基板、フレキシブルシート等の支持基板を用いた場合でも良い。また、本実施の形態では、２つのＭＯＳＦＥＴチップ３２、３３を積層する構造について説明したが、この場合に限定するものではない。例えば、半導体チップ間に導電プレートを配置し、３つ以上のＭＯＳＦＥＴチップを積層する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明するための（Ａ）平面図であり、（Ｂ）（Ａ）に示すＡ−Ａ線に沿った断面図である。 本発明の実施の形態における半導体装置を説明するための断面図である。 本発明の実施の形態における半導体装置を説明するための（Ａ）平面図であり、（Ｂ）（Ａ）に示すＢ−Ｂ線に沿った断面図である。 本発明の実施の形態における半導体装置を説明するための断面図である。 従来の半導体装置を説明するための（Ａ）平面図であり、（Ｂ）（Ａ）に示すＣ−Ｃ線に沿った断面図である。 従来の半導体装置を説明するための（Ａ）平面図であり、（Ｂ）（Ａ）に示すＤ−Ｄ線に沿った断面図である。
符号の説明
１ 半導体装置
２ ＭＯＳＦＥＴチップ
３ ＳＢＤチップ
４ ダイパッド
１７ 導電プレート
２１ 絶縁性樹脂
２２ 異方性導電膜
３１ 半導体装置
３２ ＭＯＳＦＥＴチップ
３３ ＭＯＳＦＥＴチップ
３４ ダイパッド
５０ 導電プレート
５４ 絶縁性樹脂
５５ 異方性導電膜

Claims (6)

  1. 第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極及び第３の電極が形成された第１の半導体チップと、
    第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極が形成された第２の半導体チップと、
    前記第１の半導体チップの第１の電極と導電性接着剤を介して固着されるダイパッドと、
    前記ダイパッドから導出する第１のリードと、
    前記第１の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第２のリードと、
    前記第１の半導体チップの第３の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第３のリードと、
    前記第１の半導体チップの第２の主面上に絶縁性接着剤を介して固着され、且つ前記第２の半導体チップの第１の電極と導電性接着剤を介して固着された導電プレートと、
    前記導電プレートと金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第４のリードと、
    前記第２の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第５のリードとを有することを特徴とする半導体装置。
  2. 前記第２の半導体チップの第１の電極と前記導電プレートとを固着する前記導電性接着剤は異方性導電膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第５のリードは、前記第１及び第２の半導体チップの積層方向において、前記ダイパッドよりも前記第２の半導体チップ側に位置していることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極及び第３の電極が形成された第１の半導体チップと、
    第１の主面及び前記第１の主面と対向する第２の主面を有し、前記第１の主面に第１の電極が形成され、前記第２の主面に第２の電極及び第３の電極が形成された第２の半導体チップと、
    前記第１の半導体チップの第１の電極と導電性接着剤を介して固着されるダイパッドと、
    前記ダイパッドから導出する第１のリードと、
    前記第１の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第２のリードと、
    前記第１の半導体チップの第３の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第３のリードと、
    前記第１の半導体チップの第２の主面上に絶縁性接着剤を介して固着され、且つ前記第２の半導体チップの第１の電極と導電性接着剤を介して固着された導電プレートと、
    前記導電プレートと金属細線を介して電気的に接続され、前記ダイパッド周囲に配置されたの第４のリードと、
    前記第２の半導体チップの第２の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第５のリードと、
    前記第２の半導体チップの第３の電極と金属細線を介して電気的に接続され、前記ダイパッド周囲に配置された第６のリードとを有することを特徴とする半導体装置。
  5. 前記第２の半導体チップの第１の電極と前記導電プレートとを固着する前記導電性接着剤は異方性導電膜であることを特徴とする請求項４に記載の半導体装置。
  6. 少なくとも前記第５のリードまたは前記第６のリードのいずれかは、前記第１及び第２の半導体チップの積層方向において、前記ダイパッドよりも前記第２の半導体チップ側に位置していることを特徴とする請求項４または請求項５に記載の半導体装置。
JP2005207227A 2005-07-15 2005-07-15 半導体装置 Withdrawn JP2007027405A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005207227A JP2007027405A (ja) 2005-07-15 2005-07-15 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005207227A JP2007027405A (ja) 2005-07-15 2005-07-15 半導体装置

Publications (1)

Publication Number Publication Date
JP2007027405A true JP2007027405A (ja) 2007-02-01

Family

ID=37787786

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005207227A Withdrawn JP2007027405A (ja) 2005-07-15 2005-07-15 半導体装置

Country Status (1)

Country Link
JP (1) JP2007027405A (ja)

Similar Documents

Publication Publication Date Title
US7816784B2 (en) Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
JP6586036B2 (ja) 半導体装置の製造方法
KR101614669B1 (ko) 전력용 반도체 장치
JP2009534869A (ja) マルチプルダイおよび共通ノード構造を含む半導体ダイパッケージ
JP2007027404A (ja) 半導体装置
JP2005064479A (ja) 回路モジュール
JP2019186321A (ja) 半導体装置
JPWO2021002132A1 (ja) 半導体モジュールの回路構造
JP2015005623A (ja) 半導体装置
JP4760509B2 (ja) リードフレーム組立体
JP2006310609A (ja) 半導体装置
JP2007129068A (ja) 半導体装置とその製造方法、及びその製造に用いる基板
JP4435050B2 (ja) 半導体装置
JP2007027403A (ja) 半導体装置
US10861766B1 (en) Package structures
JP5682511B2 (ja) 半導体モジュール
JP2021190556A (ja) 半導体装置の実装構造
JP2022143167A (ja) 半導体装置
JP2006294729A (ja) 半導体装置
JP2007027405A (ja) 半導体装置
JP2007027402A (ja) 半導体装置
JP2007294884A (ja) 半導体装置
JP2005116915A (ja) 半導体装置
JP2019050297A (ja) 半導体装置
WO2023171343A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080701

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090706