JP2009534869A - マルチプルダイおよび共通ノード構造を含む半導体ダイパッケージ - Google Patents
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Abstract
マザーボードに搭載できる半導体ダイパッケージが開示される。半導体ダイパッケージは基板、および基板上に搭載された第1の半導体ダイを含み、第1の半導体ダイはその両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含んでいる。半導体ダイパッケージは基板上に搭載された第2の半導体ダイを含み、第2の半導体ダイはその両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含んでいる。実質的に平坦な導電性ノードクリップが第1の半導体ダイ内の第1の出力領域および第2の半導体ダイ内の第2の入力領域を電気的に連絡させる。第1の半導体ダイおよび第2の半導体ダイは基板および導電性ノードクリップ間にある。
Description
(発明の背景)
同期バックコンバータ(synchronous buck converter)は電圧調整用に使用されている。典型的な同期バックコンバータはコントローラIC(集積回路)、ハイサイド・パワーMOSFETおよびローサイド・パワーMOSFETを使用することができる。
同期バックコンバータ(synchronous buck converter)は電圧調整用に使用されている。典型的な同期バックコンバータはコントローラIC(集積回路)、ハイサイド・パワーMOSFETおよびローサイド・パワーMOSFETを使用することができる。
図1は典型的な同期バックコンバータの単純化された回路図である。同期バックコンバータ(SBC)10はハイサイド金属酸化物半導体電界効果トランジスタ(MOSFET)12およびローサイドMOSFET14を含んでいる。ローサイドMOSFET14のドレインDはノードSを介してハイサイドMOSFET12のソースSに電気的に接続されている。PWM(パルス幅変調器)コントローラがハイおよびローサイドMOSFET12、14のゲートGを制御することができる。
SBC10内の、それぞれ、ハイサイドMOSFET12のソースSとローサイドMOSFET14のドレインDとの間のノード接続は、望ましくは、SBC10が適度の高い動作/スイッチング周波数で使用できるように非常に低いインダクタンスを有する。MOSFET12および14が個別デバイスとして構成される場合、SBC10の回路レイアウトの設計は、望ましくは、寄生インダクタンスを低減するように最適化される。あるいは、SBC10は単一パッケージ内の単一コンバータ内の完全集積同期バックコンバータとして構成することができ、それは、それぞれ、ハイおよびローサイドMOSFET12および14のソースSおよびドレインD間の接続内の寄生インダクタンスを低減するように設計されレイアウトされている。しかしながら、このような完全集積デバイスはしばしば他の用途および/または設計とは両立しない特定用途および/または設計デバイスとなる傾向がある。さらに、MOSFETを接続する印刷回路板トレース/導体は通常は高レベルの電流を維持するにはあまり適切ではない。
従来のパッケージを使用する同期バックコンバータでは、ハイサイドMOSFETソースはボンディングワイヤによりローサイドMOSFETドレインに接続される。それにより高い寄生インダクタンスが作り出される。さらに、従来のパッケージでは、ドライバICのハイサイドおよびローサイドMOSFETゲート、ソースおよびドレインとの接続もボンディングワイヤおよびMOSFETを支持する個別ダイパドルを使用して実施される。個別パドルを使用するにはより長いボンディングワイヤを使用する必要がある。このような要素により従来のパッケージの高周波数電力効率および熱性能が低減させる。一般的には、マルチダイ・パドルパッケージは本発明の実施例よりもパッケージ信頼度が低い。さらに、一般的には、マルチダイ・パドルデバイスは横方向に配置されるためパッケージの物理的サイズはより大きくなりパッケージの信頼度(たとえば、リフロー/半田付け/マウンティング工程中の湿気に対する感度)は低下する。さらに、従来のパッケージは熱をうまく放散せず、このタイプのパッケージの放熱性を改善することが望ましい。
したがって、改善された半導体ダイパッケージ、半導体ダイパッケージの製造方法、およびこのような半導体ダイパッケージを使用する電気アセンブリを提供することが望ましい。
(発明の概要)
本発明の実施例は半導体ダイパッケージ、半導体ダイパッケージの製造方法、および半導体ダイパッケージを含む電気アセンブリに向けられている。
本発明の実施例は半導体ダイパッケージ、半導体ダイパッケージの製造方法、および半導体ダイパッケージを含む電気アセンブリに向けられている。
本発明の一実施例は半導体ダイパッケージに向けられている。半導体ダイパッケージは基板、および基板上に搭載された第1の半導体ダイを含み、第1の半導体ダイはその両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含んでいる。半導体ダイパッケージは基板上に搭載された第2の半導体ダイを含み、第2の半導体ダイはその両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含んでいる。導電性ノードクリップが第1の半導体ダイ内の第1の出力領域(たとえば、ローサイドMOSFET内のドレイン領域)および第2の半導体ダイ内の第2の入力領域(たとえば、ハイサイドMOSFET内のソース領域)を電気的に連絡させる。第1の半導体ダイおよび第2の半導体ダイは基版と導電性ノードクリップ間にある。
本発明のもう1つの実施例は半導体ダイパッケージの製造方法に向けられている。この方法は第1の半導体ダイを基板に搭載するステップを含み、第1の半導体ダイはその両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含んでいる。この方法は第2の半導体ダイを基板に搭載するステップをも含み、第2の半導体ダイはその両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含んでいる。次に、導電性ノードクリップが第1の半導体ダイおよび第2の半導体ダイに取り付けられる。導電性ノードクリップは第1の半導体ダイ内の第1の出力領域を第2の半導体ダイ内の第2の入力領域と電気的に連絡させる。
本発明のもう1つの実施例はマザーボードに搭載できる半導体ダイパッケージの製造方法に向けられ、この方法は第1の半導体ダイの両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含む第1の半導体ダイを得るステップと、第2の半導体ダイの両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含む第2の半導体を得るステップと、第1の半導体ダイ内の第1の出力領域を第2の半導体ダイ内の第2の入力領域に電気的に連絡させる導電性ノードクリップを第1の半導体ダイおよび第2の半導体ダイに取り付けるステップと、第1の半導体ダイ、第2の半導体ダイ、および導電性ノードクリップを基板に取り付けるステップと、成形工程を実施してパッケージを形成するステップと、を含んでいる。
以下に、これらおよびその他の実施例について詳細に記述する。
(詳細な説明)
本発明の実施例は半導体ダイパッケージおよびその製造方法に向けられる。本発明の実施例に従った半導体ダイパッケージは基板、および基板上に搭載された第1の半導体ダイを含み、第1の半導体ダイはその両面の第1の入力領域(たとえば、ソース領域)および第1の出力領域(たとえば、ドレイン領域)を含む第1の垂直デバイス(たとえば、ローサイドMOSFET)を含んでいる。半導体ダイパッケージは基板上に搭載された第2の半導体ダイを含んでいる。第2の半導体ダイはその両面の第2の入力領域(たとえば、ソース領域)および第2の出力領域(たとえば、ドレイン領域)を含む第2の垂直デバイス(たとえば、ハイサイドMOSFET)を含んでいる。導電性ノードクリップが第1の半導体ダイ内の第1の出力領域と第2の半導体ダイ内の第2の入力領域を電気的に連絡させる。第1の半導体ダイおよび第2の半導体ダイは基版と導電性ノードクリップ間にある。成形材料が基板の少なくとも一部、第1および第2の半導体ダイ、および導電性ノードクリップを被覆することができる。半導体ダイパッケージは独立したものとすることができマザーボードに搭載することができる。
本発明の実施例は半導体ダイパッケージおよびその製造方法に向けられる。本発明の実施例に従った半導体ダイパッケージは基板、および基板上に搭載された第1の半導体ダイを含み、第1の半導体ダイはその両面の第1の入力領域(たとえば、ソース領域)および第1の出力領域(たとえば、ドレイン領域)を含む第1の垂直デバイス(たとえば、ローサイドMOSFET)を含んでいる。半導体ダイパッケージは基板上に搭載された第2の半導体ダイを含んでいる。第2の半導体ダイはその両面の第2の入力領域(たとえば、ソース領域)および第2の出力領域(たとえば、ドレイン領域)を含む第2の垂直デバイス(たとえば、ハイサイドMOSFET)を含んでいる。導電性ノードクリップが第1の半導体ダイ内の第1の出力領域と第2の半導体ダイ内の第2の入力領域を電気的に連絡させる。第1の半導体ダイおよび第2の半導体ダイは基版と導電性ノードクリップ間にある。成形材料が基板の少なくとも一部、第1および第2の半導体ダイ、および導電性ノードクリップを被覆することができる。半導体ダイパッケージは独立したものとすることができマザーボードに搭載することができる。
半導体ダイパッケージ内で使用される基板は任意適切な構成を有することができる。本発明の好ましい実施例では、基板はリードフレーム構造の形である。「リードフレーム構造」という用語はリードフレームから引き出される構造を指す。リードフレーム構造は、たとえば、従来技術で公知のスタンピング工程により形成することができる。典型的なリードフレーム構造は予め定められたパターンを形成するように連続導電性シートをエッチングして形成することもできる。このように、本発明の実施例では、半導体ダイパッケージ内のリードフレーム構造は連続金属構造または不連続金属構造とすることができる。
本発明の実施例に従ったリードフレーム構造は元々タイバー(tie−bars)により一緒に接続されるリードフレーム構造アレイ内の多くのリードフレーム構造の1つとすることができる。半導体ダイパッケージの製造工程中に、リードフレーム構造アレイを切断して個別のリードフレーム構造を互いに分離することができる。この切断の結果、最終半導体ダイパッケージ内のリードフレーム構造の一部(ソースリードおよびゲートリード等)は互いに電気的および機械的に切り離すことができる。他の実施例では、本発明の実施例に従って半導体ダイパッケージを製造する時にリードフレーム構造のアレイは使用されない。
本発明の実施例に従ったリードフレーム構造は任意適切な材料により構成し、任意適切な形状を有し、任意適切な厚さを有することができる。典型的なリードフレーム構造材料は銅、アルミニウム、金、等の金属、およびその合金を含む。リードフレーム構造は金、クロム、銀、パラジウム、ニッケル、等のめっき層のようなめっき層も含むことができる。
本発明の実施例に従ったリードフレーム構造は任意適切な構成を有することもできる。たとえば、リードフレーム構造はおよそ1mmよりも小さい(たとえば、およそ0.5mmよりも小さい)厚さを含む任意適切な厚さを有することもできる。さらに、リードフレーム構造はダイ取付パドル(DAP)を形成することができるいくつかのダイ取付領域を有することができる。リードはダイ取付領域から横方向に延びることができる。それらはダイ取付領域を形成する表面と共面であったりなかったりする表面を有することもできる。たとえば、ある例では、リードはダイ取付領域に関して下向きに曲がることができる。
リードフレーム構造のリードが成形材料を過ぎて横方向に延びなければ、基板は「リードレス」基板と見なされ、この基板を含むパッケージは「リードレス」パッケージと見なすことができる。リードフレーム構造のリードが成形材料を過ぎて延びる場合、基板は「リード付き」基板となり、パッケージは「リード付き」パッケージとなることができる。
成形材料は任意適切な材料を含むことができる。適切な成形材料はビフェニール系材料、および多官能橋かけエポキシ樹脂複合材料を含むことができる。適切な成形材料が液状または半固体状でリードフレーム構造上に堆積され、その後硬化される。
基板上に搭載される第1および第2の半導体ダイは任意適切なタイプの垂直半導体デバイスを含むことができる。垂直デバイスは少なくともダイの一面の入力とダイの他面の出力を有し、電流がダイを垂直に流れるようにされる。典型的な半導体デバイスは、あらゆる目的に対して本開示の一部としてここに組み入れられている、2004年12月29日に出願された米国特許出願第11/026,276号にも記載されている。
垂直パワートランジスタはVDMOSトランジスタおよび垂直バイポーラ・トランジスタを含んでいる。VDMOSトランジスタは拡散により形成された2つ以上の半導体領域を有する。それはソース領域、ドレイン領域、およびゲートを有する。ソース領域およびドレイン領域が半導体ダイの両面にあるためにデバイスは垂直である。ゲートはトレンチゲート構造またはプレーナゲート構造とすることができ、ソース領域と同じ表面に形成される。トレンチゲート構造はプレーナゲート構造よりも狭く占有スペースが少ないため好ましい。動作中に、VDMOSデバイス内のソース領域からドレイン領域への電流の流れはダイ表面に実質的に垂直である。
図2(a)は本発明の実施例に従った半導体ダイパッケージ100の側面断面図である。半導体ダイパッケージ100はリードフレーム構造51を含み、それはドレイン構造D1、ソース構造S2、およびスイッチノード構造SWを含んでいる。リードフレーム構造51のさらなる詳細は図3を参照して後述される。
第1の半導体ダイ22がリードフレーム構造51上に搭載される。第1の半導体ダイ22はダイ22の一面の第1の入力領域と、ダイ22の反対面の第2の出力領域を含むことができる。この例では、第1の入力領域はソース領域Sとすることができ、出力領域はドレイン領域Dとすることができる。ドレイン領域Dはリードフレーム構造51から遠い位置にあり(すなわち、離れている)、ソース領域Sはリードフレーム構造51に隣接している(すなわち、近い)。第1の半導体ダイ22内のソース領域S、ドレイン領域D、およびゲート領域はローサイドMOSFETデバイスを形成することができる。ローサイドMOSFETデバイスは同期バックコンバータ回路、その他の回路に使用することができる。
第1の半導体ダイ22のソース領域Sは半田ボール21を使用してリードフレーム構造51のソース構造S2に電気的に接続することができる。半田ボール21の代りに、半田コラム、半田ログ、導電性コラム、および/または導電性接着剤を他の実施例で使用することができる。
ドレインクリップ40が半田24、または他の導電性材料(たとえば、導電性接着剤)、を介して第1の半導体ダイ22内のドレイン領域Dに取り付けられる。ドレインクリップ40は第1の半導体ダイ22の厚さよりも長くすることができるいくつかのスタンプ領域40(a)を有することができる。スタンプ領域40(a)は導電性コーンの形状とすることができ、第1の半導体ダイ22内のドレイン領域Dをリードフレーム構造51のスイッチノード構造SWに電気的に接続することができる。ドレインクリップ40はユニット金属片とすることができ、銅等の導電性材料で作ることができる。
第2の半導体ダイ32は半田30を使用してリードフレーム構造51のドレイン構造D1に搭載することができる。ドレイン構造D1およびソース構造D2はリードフレーム構造51内の2つの別々のダイ取付パドルの一部とすることができる。第2の半導体ダイ32のドレイン領域Dはリードフレーム構造51に隣接しており、第2の半導体ダイ32のソース領域Sはリードフレーム構造51から遠い位置にある。第2の半導体ダイ32内のソース領域S、ドレイン領域D、およびゲート領域(図示せず)は同期バックコンバータ回路、または他の回路内のハイサイドMOSFETデバイスの一部とすることができる。
必要に応じて第2の基板36を第2の半導体ダイのソース領域Sに取り付けることができる。後述するように、第2の基板36は第2の半導体ダイ32内のゲートおよびソース領域をリードフレーム構造51の他の部分(図示せず)に電気的に接続することができる。それは導電性ノードクリップ52を第2の半導体ダイ32内のソース領域Sに電気的に接続することもできる。第2の基板36は2つ以上の導電および絶縁層を有する回路化された基板とすることができ、ソースおよびゲート電流を第2の半導体ダイ内のソース領域Sおよびゲート領域へ送ることができる。
導電性ノードクリップ52は銅、アルミニウム、およびそれらの合金等の導電性材料で構成することができる。それは一般的に平坦な構造を有することができる。図2において、導電性ノードクリップ52は階段状構造を有し、一般的に平坦である。階段状構造は均一に形づくられたダイパッケージを提供する。それは第1の半導体ダイ22のドレイン領域Dおよび第2の半導体ダイ32のソース領域Sを、それぞれ、半田24および半田34を介して、電気的に接続することができる。
成形材料50が第1および第2の半導体ダイ22、32の周りに成形され、成形材料50の外部表面は導電性ノードクリップ52の外部表面と実質的に共面とすることができる。適切な成形材料は前記されたものである。
半導体ダイパッケージ100において、成形材料50の外部表面は導電性ノードクリップ52だけでなくリードフレーム構造51の表面と実質的に共面である。この例では、リードフレーム構造51のリードは成形材料50の横表面を過ぎて延びることはない。
図2(a)に示す半導体ダイパッケージを形成するために、いくつかのサブパッケージを最初に形成することができ、これらをリードフレーム構造等に搭載してアセンブリを形成することができる。続いて形成されるアセンブリを成形して単体化することができる。
図2(b)は前記した半導体ダイパッケージのある部分の斜視図である。図2(a)−2(b)において、同じ番号は同じ素子を示すため図2(b)の素子の説明をここでは繰り返さない。
図2(b)は2つのサブパッケージ300(a)、300(b)を含むアセンブリを示す。第1のサブパッケージ300(a)はMOSFET BGA(ボールグリッドアレイ)タイプパッケージと呼ぶことができ、第2のサブパッケージ300(b)は基板ベース非成形タイプパッケージと呼ぶことができる。ある実施例では、これらのサブパッケージは別々に形成し、次に、導電性ノードクリップ52上に搭載することができる。たとえば、クリップ40およびクリップ40に取り付けられた半田バンプ付き第1の半導体ダイ22を含む第1のサブパッケージ300(a)が形成される。その前または後で、第2の基板36、第2の基板36上に搭載された第2の半導体ダイ32、および第2の半導体ダイ32に付属する半田202、203を含む第2のサブパッケージ300(b)を形成する。第1および第2のサブパッケージ300(a)、300(b)を、次に、導電性ノードクリップ52上に搭載することができる(たとえば、半田はたは導電性接着剤により)。次に、全体アセンブリをフリップオーバすることにより、図2(b)に示すアセンブリを図4に示すリードフレーム構造51上に搭載することができる(固定コントローラ110有りまたは無し)。次に、成形工程を実施してサブパッケージ300(a)、300(b)周りに成形材料を形成することができ、ソーイング工程を実施して形成されたパッケージを他のパッケージから分離することができる。このように、図2(a)に示すパッケージをその後作り出すことができる。
図3−8は本発明の実施例に従ったパッケージのさまざまなコンポーネントに関する詳細を提供する。パッケージを形成する好ましい方法は前記したようにサブパッケージを形成することであるが、パッケージのコンポーネントは若干の例においてサブパッケージを形成せずに組み立てることができる。
図3は本発明の実施例に従ったリードフレーム構造51の平面図である。リードフレーム構造51はハイサイドMOSFET内のドレイン領域へのドレイン接続用の第1のダイ取付パドル(DAP)50(a)、およびローサイドMOSFET内のソース領域へのソース接続用の第2のDAP50(b)を含んでいる。それぞれ、ハイサイドMOSFET内のゲート領域、ハイサイドMOSFET内のソース領域、およびローサイドMOSFET内のゲート領域に接続される取付領域50(c)、50(d)、50(e)も示されている。後述するように、取付領域50(c)、50(d)、50(e)はワイヤボンド接続に使用することができる。矢符2−2により形成される線は一般的に図2(a)に示す断面図に対応する。
図3には、形成されたパッケージへのいくつかの入力および出力リードも略字で示されている。略字は次のようである、SW(スイッチノード)、S2(ソース2)、D1(ドレイン1)、G1(ゲート1)、S1(ソース1)、C(コントローラピン)、G2(ゲート2)、およびNC(非接続)。
図4に示すように、コントローラダイ110は第2のDAP50(b)上に搭載することができ、結局ローサイドMOSFETを有する前記した第1の半導体ダイ22のそばに常駐する。コントローラダイ110は同期バックコンバータ応用におけるローおよびハイサイドMOSFETのゲートを制御するのに使用することができる。コントローラダイ110は市販されており、従来技術で公知の任意適切な搭載工程を使用して搭載することができる。
いくつかのワイヤボンド112を使用してコントローラダイ110に関連する入力および出力をG1、S1、およびG2に対応するさまざまな取付領域50(c)、50(d)、50(c)およびリードCに接続することができる。好ましくは、コントローラダイ110はローサイドMOSFETと同じDAP上に搭載して、第1のDAP50(a)上に常駐するハイサイドMOSFETからのスイッチング干渉の可能性を低減する。
図5に示すように、ローサイドMOSFETを含む第1の半導体ダイ22は第2のDAP50(b)に搭載して、第1の半導体ダイ22内のソース領域が第2のDAP50(b)に対向しドレイン領域が第2のDAP50(b)から離れる向きとなるようにすることができる。いくつかの半田ボール21が示されており、これらは第2のDAP50(b)と第1の半導体ダイ22との間にあってそれらを接続する。単一半田ボールGは取付領域50(d)、リードG2、およびコントローラダイ110に至るワイヤボンドに接続することができる。
ハイサイドMOSFET(ソース領域32(s)およびゲート領域32(g)を有する)を含む第2の半導体ダイ32を第1のDAP50(a)上に搭載して、第2の半導体ダイ32内のドレイン領域が第1のDAP50(a)に対向し、第2の半導体ダイ32内のソース領域が第1のDAP50(a)から離れる向きとなるようにすることができる。
図6に示すように、第2の基板36が存在しかつ/あるいは前記した第2の半導体ダイ32上に搭載することができる。第2の基板36は第2の半導体ダイ32内のハイサイドMOSFET内の1つ以上のゲート領域をG1のラベルを付した取付領域50(c)に接続し、ハイサイドMOSFET内の1つ以上のソース領域をS1のラベルを付したダイ取付領域50(d)に接続する回路を含むことができる。半田ボール203は第2の基板36内の回路を取付領域50(d)に接続することもでき、半田ボール202は第2の基板36内の回路を取付領域50(c)に接続することができる。第2の基板36は第2の半導体ダイ32内のソース領域および上に重なる導電性ノードクリップ(図示せず)間の接続を提供することもできる。
導電性クリップ40は第1の半導体ダイ22上に配置されるように示されており、第1の半導体ダイ22内のローサイドMOSFET内のドレイン領域および前記したスイッチノード(SW)リード間の電気的接続を提供する。細長い導電性スタンプ領域40(a)が導電性クリップ40の平坦部からスイッチノード(SW)リードへの半田接合部を介した垂直導電性パスを提供することができる。スタンプ領域40(a)は第1の半導体ダイ22の厚さよりも長くすることができる。
図7に示すように、導電性スイッチ・ノードクリップ52は第1の半導体ダイ22内のローサイドMOSFET内のドレイン領域および第2の半導体ダイ32内のハイサイドMOSFET内のソース領域を接続するように使うことができる。導電性ノードクリップは銅、アルミニウム、またはそれらの合金を含む任意適切な導電性材料で作ることができる。
図8に示すように、成形材料50がスイッチノード・クリップ52の横縁周りに成形される。スイッチノード・クリップ52は頂部にあるため、形成された半導体ダイパッケージ内の改善された冷却を提供する。
本発明の実施例に従った半導体ダイパッケージは任意適切な電気的アセンブリに内蔵することができる。電気的アセンブリの例としてセルラー電話機、パーソナルおよびラップトップコンピュータ、サーバコンピュータ、テレビジョンセット、等が含まれる。
本発明の実施例はいくつかの利点を有する。第1に、図2(a)の本発明の実施例において、冷却はパッケージ100の頂部からスイッチノード・クリップ52を通って、かつ底部からリードフレーム構造51を通って行うことができる。第2に、本発明の実施例において、スイッチノード接続(スイッチノード・クリップ52)はパッケージ内に含まれ、マザーボードに依存しない。第3に、ハイサイドMOSFETおよびローサイドMOSFETを単一パッケージ内に含むことができるため、同期バックコンバータ用のコンパクトなコンポーネントが提供される。第4に、スイッチノードはパッケージの内側であるため、ハイサイドソースおよびローサイドドレイン間の接続用ループ長が最小限に抑えられ、パワーパス内の寄生インダクタンスが低減される。また、ワイヤボンドが少ないためパッケージのインダクタンスおよび抵抗も低減される。これら全ての特性によりより高いスイッチング周波数およびより高いパワー密度が見込まれる。第5に、形成されたパッケージはマイクロ−リードフレーム(MLP)タイプ構成を有することができ、従来の方法でマザーボードに搭載することができる。特殊な搭載工程は不要である。
本発明の範囲を逸脱することなく、前記した任意の実施例および/またはその任意の特徴を任意他の実施例および/または特徴と組み合わせることができる。
前記した明細書は説明用であって制約的意味合いはない。当業者ならば、開示を検討すれば多くのバリエーションが明白となる。したがって、本発明の範囲は前記明細書を参照して決定するのではなく、添付特許請求の範囲をそれらの全範囲または同等のものと共に参照して決定しなければならない。
「頂部」、「底部」、「上方」、「下方」、等の位置の参照は図面に関するものであって図解を容易にするために使用され、制約的意味合いはない。それらは絶対的位置を指示するものではない。
“a”、“an”または“the”の詳説は正反対の特記無き限り「1つ以上」を意味するものとする。
全特許、特許出願、出版、および前記した明細書はあらゆる目的に対して本開示の一部としてここに組み入れられている。従来技術と認められるものは何もない。
Claims (22)
- マザーボードに搭載することができる半導体ダイパッケージであって、
基板と、
基板上に搭載された第1の半導体ダイであって、その両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含む第1の半導体ダイと、
基板上に搭載された第2の半導体ダイであって、その両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含む第2の半導体ダイと、
第1の半導体ダイ内の第1の出力領域を第2の半導体ダイ内の第2の入力領域に電気的に連絡する導電性ノードクリップと、
を含み、
第1の半導体ダイおよび第2の半導体ダイは基板および導電性ノードクリップ間にある半導体ダイパッケージ。 - 請求項1に記載の半導体ダイパッケージであって、基板はリードフレーム構造である半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、さらに、成形材料を含み、成形材料は第1の半導体ダイおよび第2の半導体ダイを被覆する半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、第1の半導体ダイはローサイドMOSFETを含み第2の半導体ダイはハイサイドMOSFETを含み、第1および第2の入力領域はソース領域であり、第1および第2の出力領域はドレイン領域である半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、さらに、基板上に搭載されたコントローラダイを含む半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、さらに、成形材料を含み、成形材料は第1の半導体ダイおよび第2の半導体ダイを被覆し、導電性ノードクリップは成形材料を通して露出され、成形材料の外部表面と実質的に共面の表面を有する半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、マイクロ−リードフレームパッケージ(MLP)である半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、さらに、第2の半導体ダイおよび導電性ノードクリップ間に第2の基板を含む半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、第1の半導体ダイ、第2の半導体ダイ、および導電性ノードクリップは同期バックコンバータ回路の一部を形成する半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージであって、導電性ノードクリップは階段状構造を有する半導体ダイパッケージ。
- 請求項1に記載の半導体ダイパッケージを含む電気的アセンブリ。
- マザーボードに搭載することができる半導体ダイパッケージの製造方法であって、
第1の半導体ダイを基板上に搭載するステップであって、第1の半導体ダイはその両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含むステップと、
第2の半導体ダイを基板上に搭載するステップであって、第2の半導体ダイはその両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含むステップと、
第1の半導体ダイおよび第2の半導体ダイに導電性ノードクリップを取り付けるステップであって、導電性ノードクリップは第1の半導体ダイ内の第1の出力領域を第2の半導体ダイ内の第2の入力領域に電気的に連絡するステップと、
を含む方法。 - 請求項12に記載の方法であって、さらに、成形材料を第1および第2の半導体ダイ周りに成形するステップを含む方法。
- 請求項12に記載の方法であって、第1の半導体ダイ、第2の半導体ダイ、および導電性ノードクリップは同期バックコンバータ回路の一部を形成する方法。
- 請求項12に記載の方法であって、基板はリードフレーム構造である方法。
- 請求項12に記載の方法であって、さらに、成形材料を第1および第2の半導体ダイ周りに成形するステップを含み、成形材料は導電性ノードクリップの表面と実質的に共面の外部表面を有する方法。
- 請求項12に記載の方法であって、第1の半導体ダイはローサイドMOSFETを含み第2の半導体ダイはハイサイドMOSFETを含み、第1および第2の入力領域はソース領域であり、第1および第2の出力領域はドレイン領域である方法。
- 請求項12に記載の方法であって、第1の半導体ダイはそれが基板に搭載される時に第1のサブパッケージの一部であり、第2の半導体ダイはそれが基板に搭載される時に第2のサブパッケージの一部である方法。
- 請求項12に記載の方法であって、導電性ノードクリップは銅により構成される方法。
- 請求項12に記載の方法であって、さらに、コントローラダイを基板に搭載するステップを含む方法。
- マザーボードに搭載することができる半導体ダイパッケージの製造方法であって、
第1の半導体ダイを得るステップであって、第1の半導体ダイはその両面の第1の入力領域および第1の出力領域を含む第1の垂直デバイスを含むステップと、
第2の半導体を得るステップであって、第2の半導体ダイはその両面の第2の入力領域および第2の出力領域を含む第2の垂直デバイスを含むステップと、
第1の半導体ダイおよび第2の半導体ダイに導電性ノードクリップを取り付けるステップであって、導電性ノードクリップは第1の半導体ダイ内の第1の出力領域を第2の半導体ダイ内の第2の入力領域に電気的に連絡するステップと、
第1の半導体ダイ、第2の半導体ダイ、および導電性ノードクリップを基板に取り付けるステップと、
成形工程を実施してパッケージを形成するステップと、
を含む方法。 - 請求項21に記載の方法であって、第1および第2の半導体ダイは導電性ノードクリップに取り付けられる前に別々のサブパッケージ内に存在する方法。
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