JP2019186321A - 半導体装置 - Google Patents
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Abstract
Description
11 :半導体素子
11a :素子主面
11b :素子裏面
111 :ゲート電極
112 :ソース電極
113 :ドレイン電極
12 :半導体素子
12a :素子主面
12b :素子裏面
121 :ゲート電極
122 :ソース電極
123 :ドレイン電極
13 :半導体素子
13a :素子主面
13b :素子裏面
131 :アノード電極
132 :カソード電極
2 :封止樹脂
21 :樹脂主面
22 :樹脂裏面
23 :樹脂側面
231 :第1樹脂側面
232 :第2樹脂側面
30 :リードフレーム
31 :第1リード
31a :第1先端面
31b :第1露出裏面
311 :第1ボンディングパッド部
312 :第1端子部
313 :第1連結部
32 :第2リード
32a :第2先端面
32b :第2露出裏面
321 :第2ボンディングパッド部
322 :第2端子部
323 :第2連結部
323a :貫通孔
324 :クリップボンディング部
325 :側方延出部
33 :第3リード
33a :第3先端面
33b :第3露出裏面
33c :側方先端面
331 :第3ボンディングパッド部
332,332a,332b:第3端子部
333 :第3連結部
334 :側方延出部
34 :第4リード
34a :第4先端面
34b :第4露出裏面
341 :第4ボンディングパッド部
342 :第4端子部
343 :第4連結部
35 :第5リード
35a :第5先端面
35b :第5露出裏面
351 :第5ボンディングパッド部
352 :第5端子部
353 :第5連結部
39 :窪み
41 :ボンディングワイヤ
42 :ボンディングリボン
43 :導電性接合材
44 :ストラップ部材
441 :導電性接合材
45 :導電性接合材
Claims (19)
- 厚さ方向において互いに反対側を向く素子主面および素子裏面を有し、前記素子主面に第1電極および第2電極が形成された半導体素子と、
各々が前記半導体素子に導通する複数のリードと、
前記厚さ方向に直交する第1方向において互いに反対側を向く第1樹脂側面および第2樹脂側面を有し、前記複数のリードの一部ずつおよび前記半導体素子を覆う封止樹脂と、を備えており、
前記複数のリードは、前記第1電極に導通する第1リードおよび前記第2電極に導通する第2リードを含み、
前記第1リードは、前記第1樹脂側面から露出する第1実装部を含んでおり、
前記第2リードは、前記第1樹脂側面から露出する第2実装部を含んでおり、
前記第2実装部は、前記厚さ方向および前記第1方向に直交する第2方向において、前記第1実装部に並び、かつ、前記第1実装部よりも前記第2方向の寸法が大きい、
ことを特徴とする半導体装置。 - 前記第2実装部は、前記封止樹脂の前記第1方向の中央を繋ぐ線分の延長線に交わる、
請求項1に記載の半導体装置。 - 前記封止樹脂の前記第2方向の寸法に対する、前記第1実装部と前記第2実装部との離間距離の割合は、0.08以上である、
請求項1または請求項2に記載の半導体装置。 - 前記割合は、0.35以下である、
請求項3に記載の半導体装置。 - 前記第1実装部は、前記厚さ方向から見て、前記第1樹脂側面から突き出ており、
前記第2実装部は、前記厚さ方向から見て、前記第1樹脂側面から突き出ている、
請求項1ないし請求項4のいずれか一項に記載の半導体装置。 - 前記第1実装部および前記第2実装部はともに、前記第1樹脂側面が向く方向と同じ方向を向く端面が、前記厚さ方向から見て窪んでいる、
請求項5に記載の半導体装置。 - 前記第1実装部および前記第2実装部はともに、前記第1樹脂側面に近い基端部分の前記厚さ方向の寸法が、先端部分の前記厚さ方向の寸法よりも大きい、
請求項5または請求項6に記載の半導体装置。 - 前記第2実装部は、前記厚さ方向に貫通した貫通孔を有する、
請求項5ないし請求項7に記載の半導体装置。 - 前記素子裏面には第3電極が形成されており、
前記複数のリードは、さらに、前記第3電極に導通する第3リードを含む、
請求項1ないし請求項8のいずれか一項に記載の半導体装置。 - 前記第3リードは、前記第2樹脂側面から露出する第3実装部を含んでいる、
請求項9に記載の半導体装置。 - 前記第3実装部は、互いに離間した第1露出部および第2露出部を含んでおり、
前記第2露出部は、前記第2方向において前記第1露出部に並び、かつ、前記第1露出部よりも前記第2方向の寸法が大きい、
請求項10に記載の半導体装置。 - 前記第1樹脂側面のうち前記第1実装部と前記第2実装部とに挟まれた領域と、前記第2樹脂側面のうち前記第1露出部と前記第2露出部とに挟まれた領域とが、前記第1方向から見て重なる、
請求項11に記載の半導体装置。 - 前記第3実装部は、前記厚さ方向から見て、前記第2樹脂側面から突き出ている、
請求項10ないし請求項12のいずれか一項に記載の半導体装置。 - 前記封止樹脂に覆われており、第4電極および第5電極が形成された第2の半導体素子をさらに備えている、
請求項9に記載の半導体装置。 - 前記複数のリードは、さらに、前記第4電極に導通する第4リードおよび前記第5電極に導通する第5リードを含み、
前記封止樹脂は、前記素子裏面と同じ方向を向く樹脂裏面を有しており、
前記第3リードは、前記樹脂裏面から露出する第3実装部を含んでおり、
前記第4リードは、前記第2樹脂側面から露出する第4実装部を含んでおり、
前記第5リードは、前記第2樹脂側面から露出する第5実装部を含んでいる、
請求項14に記載の半導体装置。 - 前記第2の半導体素子は、主面に前記第4電極および前記第5電極が形成されており、かつ、裏面に第6電極が形成されており、
前記第3リードは、さらに前記第6電極に導通しており、
前記第5実装部は、前記第2方向において前記第4実装部に並び、かつ、前記第4実装部よりも前記第2方向の寸法が大きい、
請求項15に記載の半導体装置。 - 前記第1樹脂側面のうち前記第1実装部および前記第2実装部に挟まれた領域と、前記第2樹脂側面のうち前記第4実装部および前記第5実装部に挟まれた領域とが、前記第1方向から見て重なる、
請求項16に記載の半導体装置。 - 前記第2の半導体素子は、パワーMOSFETであり、
前記第4電極は、ゲート電極であり、
前記第5電極は、ソース電極であり、
前記第6電極は、ドレイン電極である、
請求項16または請求項17に記載の半導体装置。 - 前記半導体素子は、パワーMOSFETであり、
前記第1電極は、ソース電極であり、
前記第2電極は、ゲート電極である、
請求項1ないし請求項18に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018072984A JP7137955B2 (ja) | 2018-04-05 | 2018-04-05 | 半導体装置 |
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Publication Number | Publication Date |
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JP2019186321A true JP2019186321A (ja) | 2019-10-24 |
JP7137955B2 JP7137955B2 (ja) | 2022-09-15 |
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