WO2023140046A1 - 半導体装置 - Google Patents

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WO2023140046A1
WO2023140046A1 PCT/JP2022/047567 JP2022047567W WO2023140046A1 WO 2023140046 A1 WO2023140046 A1 WO 2023140046A1 JP 2022047567 W JP2022047567 W JP 2022047567W WO 2023140046 A1 WO2023140046 A1 WO 2023140046A1
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WO
WIPO (PCT)
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semiconductor device
resin
terminal portions
sealing resin
electrodes
Prior art date
Application number
PCT/JP2022/047567
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English (en)
French (fr)
Inventor
瑛典 二井
宏明 青山
賢治 藤井
Original Assignee
ローム株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses an example of a conventional semiconductor device.
  • the semiconductor device disclosed in the document includes leads, a semiconductor element and a sealing resin.
  • a lead has a plurality of terminal portions. The plurality of terminal portions are arranged along a direction perpendicular to the thickness direction of the lead.
  • the sealing resin covers part of the leads and the semiconductor element.
  • the sealing resin has a rectangular shape when viewed in the thickness direction.
  • the semiconductor element is mounted on the lead by flip-chip mounting.
  • the lead has a major surface facing one side in the thickness direction.
  • the semiconductor element has a plurality of electrodes provided on the side facing the main surface, and the plurality of electrodes are joined to the main surface of the lead via a joining layer made of solder or the like.
  • the plurality of terminal portions arranged along the direction orthogonal to the thickness direction of the lead are electrically connected to the internal circuit of the semiconductor element through the plurality of electrodes.
  • the semiconductor element is flip-chip mounted as described above, it is not possible to directly observe the joints to the leads of each of the plurality of electrodes, and there is no appropriate means for checking the joint state of the joints.
  • the outermost electrode in the arrangement direction of the plurality of terminal portions among the plurality of electrodes is closest to the corner of the package formed by the sealing resin.
  • the internal stress is maximized at the electrode joints closest to the corners of the package.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device suitable for improving the bonding reliability of a semiconductor element mounted on leads by flip-chip mounting.
  • a semiconductor device provided by one aspect of the present disclosure includes a lead having a main surface facing one side in the thickness direction, a semiconductor element, a sealing resin, and a first conductive portion.
  • the semiconductor element has a circuit portion, an element first surface facing the main surface in the thickness direction, and a plurality of first electrodes provided on the element first surface.
  • the plurality of first electrodes are connected to the main surface.
  • the sealing resin covers part of the leads and the semiconductor element.
  • the lead includes a plurality of first terminal portions arranged along a first direction orthogonal to the thickness direction, and a second terminal portion disposed closer to an end of the sealing resin in the first direction than the plurality of first terminal portions. Each of the plurality of first electrodes is electrically connected to the circuit section.
  • Each of the plurality of first terminal portions is electrically connected to the circuit portion via at least one of the plurality of first electrodes.
  • the first conductive portion is interposed between the second terminal portion and the element first surface, and is connected to both the second terminal portion and the element first surface.
  • the first conductive portion is insulated from the circuit portion.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a plan view of the semiconductor device shown in FIG. 1 (see through the sealing resin).
  • FIG. 3 is a plan view of the semiconductor device shown in FIG. 1 (semiconductor element and encapsulation resin are seen through).
  • 4 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 5 is a front view of the semiconductor device shown in FIG. 1.
  • FIG. 6 is a rear view of the semiconductor device shown in FIG. 1.
  • FIG. 7 is a right side view of the semiconductor device shown in FIG. 1.
  • FIG. 8 is a left side view of the semiconductor device shown in FIG. 1.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. 3.
  • FIG. 10 is a cross-sectional view taken along line XX of FIG. 3.
  • FIG. 11 is a cross-sectional view along line XI-XI in FIG. 12 is a cross-sectional view along line XII-XII in FIG. 3.
  • FIG. 13 is a partially enlarged view of FIG. 11.
  • FIG. 14 is an enlarged cross-sectional view similar to FIG. 11, showing a state in which the semiconductor element is tilted with respect to the leads.
  • 15 is a plan view, similar to FIG. 3, showing a semiconductor device according to a modification of the first embodiment;
  • FIG. 16 is a cross-sectional view taken along line XVI--XVI of FIG. 15.
  • FIG. 17 is a plan view, similar to FIG. 3, showing a semiconductor device according to a second embodiment of the present disclosure;
  • a certain entity A is formed on a certain entity B
  • a certain entity A is formed on a certain entity B
  • include a certain entity A is formed directly on a certain entity B” and "a certain entity A is formed on a certain entity B while another entity is interposed between the entity A and the entity B", unless otherwise specified.
  • phrases “an entity A is placed on an entity B” and “an entity A is located on an entity B” include “an entity A is directly located on an entity B” and “an entity A is located on an entity B while another entity is interposed between the entity A and the entity B.”
  • an entity A is located on an entity B includes “an entity A is adjacent to an entity B and an entity A is located on an entity B” and “an entity A is located on an entity B while another entity is interposed between an entity A and an entity B.”
  • “an entity A overlaps an entity B in a certain direction” includes “an entity A that overlaps all of an entity B” and "an entity A that overlaps a part of an entity B”.
  • FIG. A semiconductor device A10 of this embodiment includes leads 1, a semiconductor element 3, a sealing resin 4, and a first conductive portion 6.
  • the lead 1 includes a main portion 10 , a plurality of first terminal portions 21 , two second terminal portions 22 , a terminal portion 25 , two terminal portions 26 , a plurality of terminal portions 27 and a plurality of terminal portions 28 .
  • the sealing resin 4 has a rectangular shape in plan view.
  • the package format of the semiconductor device A10 is QFN (Quad For Non-Lead Package).
  • a specific configuration of the semiconductor element 3 is not particularly limited, and the semiconductor element 3 is, for example, a flip-chip type LSI (Large Scale Integration).
  • the semiconductor element 3 is, for example, a flip-chip type LSI in which a switching circuit 321 and a control circuit 322 (details of which will be described later) are configured.
  • the switching circuit 321 converts DC power (voltage) into AC power (voltage).
  • the semiconductor device A10 is used, for example, as one element forming a circuit of a DC/DC converter.
  • FIG. 1 is a perspective view showing the semiconductor device A10.
  • FIG. 2 is a plan view showing the semiconductor device A10.
  • FIG. 3 is a plan view showing the semiconductor device A10.
  • FIG. 4 is a bottom view showing the semiconductor device A10.
  • FIG. 5 is a front view showing the semiconductor device A10.
  • FIG. 6 is a back view showing the semiconductor device A10.
  • FIG. 7 is a right side view showing the semiconductor device A10.
  • FIG. 8 is a left side view of the semiconductor device A10.
  • 9 is a cross-sectional view taken along line IX-IX in FIG. 3.
  • FIG. 10 is a cross-sectional view taken along line XX of FIG. 3.
  • FIG. 11 is a cross-sectional view along line XI-XI in FIG.
  • FIG. 12 is a cross-sectional view along line XII-XII in FIG. 3.
  • FIG. 13 is a partially enlarged view of FIG. 11.
  • FIG. 2 is transparent through the sealing resin 4 for convenience of understanding.
  • FIG. 3 shows the semiconductor element 3 and the sealing resin 4 through.
  • the semiconductor element 3 and the encapsulating resin 4 that are transmitted through are indicated by an imaginary line (chain double-dashed line).
  • the thickness direction of the main portion 10 is called "thickness direction z".
  • a direction perpendicular to the thickness direction z (vertical direction in FIG. 2) is called a “first direction x”.
  • a direction perpendicular to both the thickness direction z and the first direction x (horizontal direction in FIG. 2) is called a “second direction y”.
  • the semiconductor device A10 has a rectangular shape when viewed in the thickness direction z (planar view).
  • the leads 1 are all configured, for example, from the same lead frame.
  • a constituent material of the lead frame is not particularly limited, and is made of, for example, copper (Cu) or a copper alloy.
  • the main part 10 supports the semiconductor element 3, as shown in FIGS. At least part of the main portion 10 is covered with the sealing resin 4 .
  • main portion 10 has main surface 11 and back surface 12 .
  • the main surface 11 faces one side in the thickness direction z and faces the semiconductor element 3 .
  • the back surface 12 faces the side opposite to the main surface 11 (the other side in the thickness direction z).
  • Main surface 11 is covered with sealing resin 4 .
  • the rear surface 12 is exposed from the sealing resin 4 .
  • the main part 10 includes a first main part 101 , two second main parts 102 , a third main part 103 , a plurality of fourth main parts 104 and a plurality of fifth main parts 105 .
  • the principal surface 11 described above has a first principal surface 111 , a second principal surface 112 , a third principal surface 113 , a fourth principal surface 114 and a fifth principal surface 115 .
  • These first to fifth main surfaces 111 to 115 belong to any one of the first to fifth main portions 101 to 105 .
  • the back surface 12 has a first back surface 121 and a second back surface 122 . These first rear surface 121 and second rear surface 122 belong to either the first main portion 101 or the second main portion 102 .
  • the first main portion 101 is located in the center (or approximately the center) of the semiconductor device A10 in the second direction y and extends in the first direction x.
  • the first main section 101 is an input terminal to which DC power (voltage) to be converted in the semiconductor device A10 is input.
  • the first main portion 101 is a positive electrode (P terminal).
  • the first main portion 101 has a first main surface 111 and a first back surface 121. As shown in FIGS. The semiconductor element 3 is supported by the first principal surface 111 .
  • the first main portion 101 has a portion exposed from the sealing resin 4 on the other side in the thickness direction z, and the exposed portion includes the first rear surface 121 .
  • the two second main parts 102 are located on one side (right side in the drawing) in the second direction y of the semiconductor device A10 and are spaced apart in the second direction y.
  • the two second main portions 102 are adjacent to each other in the second direction y and each extend in the first direction x.
  • Each of the two second main sections 102 outputs AC power (voltage) that is power-converted by the switching circuit 321 configured in the semiconductor device 3 .
  • the second main portion 102 has a second main surface 112 and a second back surface 122.
  • the semiconductor element 3 is supported by the second principal surface 112 .
  • the second main portion 102 has a portion exposed from the sealing resin 4 on the other side in the thickness direction z, and the exposed portion includes the second rear surface 122 .
  • the third main portion 103 is located near the end portion of the semiconductor device A10 on one side in the second direction y (on the right side in the figure), and is arranged adjacent to one of the second main portions 102 on one side in the second direction y.
  • the third main portion 103 extends in the first direction x.
  • the third main section 103 is an input terminal to which DC power (voltage) to be converted in the semiconductor device A10 is input.
  • the third main portion 103 is a negative electrode (N terminal).
  • the third main portion 103 has a third main surface 113. As shown in FIGS. 3, 9 and 11, the third main portion 103 has a third main surface 113. As shown in FIGS. Semiconductor element 3 is supported by third main surface 113 .
  • the plurality of fourth main portions 104 are located on the other side (left side in the figure) in the second direction y relative to the first main portion 101 .
  • the plurality of fourth main portions 104 are arranged at intervals in the first direction x. Power (voltage) for driving control circuit 322 or an electric signal for transmission to control circuit 322 is input to each of fourth main sections 104 .
  • the fourth main portion 104 has a fourth main surface 114. As shown in FIGS. 3 and 9, the fourth main portion 104 has a fourth main surface 114. As shown in FIGS. The semiconductor element 3 is supported by the fourth principal surface 114 .
  • the plurality of fifth main parts 105 are located on the other side (left side in the figure) in the second direction y relative to the first main part 101 .
  • Some of the plurality of fifth main portions 105 are positioned on one side (upper side in the figure) in the first direction x in the semiconductor device A10.
  • the rest of the plurality of fifth main portions 105 are located on the other side (lower side in the figure) in the first direction x in the semiconductor device A10.
  • An electrical signal for transmission to control circuit 322 is input to each of fifth main sections 105, for example.
  • the fifth main portion 105 has a fifth main surface 115. As shown in FIGS. 3 and 12, the fifth main portion 105 has a fifth main surface 115. As shown in FIGS. The semiconductor element 3 is supported by the fifth main surface 115 .
  • the main surface 11 (first main surface 111 to fifth main surface 115) on which the semiconductor element 3 is supported may be plated with silver (Ag), for example.
  • back surface 12 (first back surface 121 and second back surface 122) exposed from sealing resin 4 may be plated with tin (Sn), for example.
  • tin plating for example, a plurality of metal plating layers of nickel (Ni), palladium (Pd), and gold (Au) may be used.
  • portions of the lead 1 (the main portion 10, the plurality of first terminal portions 21, the two second terminal portions 22, the terminal portion 25, the two terminal portions 26, the plurality of terminal portions 27 and the plurality of terminal portions 28) exposed from the sealing resin 4 are indicated by a plurality of dot regions.
  • the plurality of first terminal portions 21 are arranged along the first direction x.
  • the plurality of first terminal portions 21 are arranged at one side end (right end in the drawing) of the semiconductor device A10 (sealing resin 4) in the second direction y.
  • Each of the multiple first terminal portions 21 is connected to the third main portion 103 .
  • Each configuration of the plurality of first terminal portions 21 is the same. Regarding the configuration of the plurality of first terminal portions 21 in the semiconductor device A10, one of them will be described as a representative.
  • the first terminal portion 21 has a first mounting surface 211 and a first side surface 212.
  • the first mounting surface 211 faces the other side in the thickness direction z.
  • the first side surface 212 faces one side in the second direction y.
  • the first side surface 212 is connected to the first mounting surface 211 and is flush.
  • the first mounting surface 211 and the first side surface 212 are exposed from the sealing resin 4 .
  • the first mounting surface 211 and the first side surface 212 exposed from the sealing resin 4 may be plated with tin, for example.
  • tin plating for example, multiple metal platings in which nickel, palladium, and gold are laminated in this order may be employed.
  • the second terminal portion 22 is arranged at a position closer to the end of the sealing resin 4 in the first direction x than the plurality of first terminal portions 21 are.
  • the two second terminal portions 22 are arranged on one side and the other side in the first direction x with respect to the plurality of first terminal portions 21 .
  • the two second terminal portions 22 are arranged on one side in the second direction y and on both corners in the first direction x among the four corners of the rectangular sealing resin 4 when viewed in the thickness direction z.
  • the second terminal portion 22 has an extension portion 221, a second mounting surface 222, a second side surface 223 and a third side surface 224.
  • the extending portion 221 is a portion extending inward of the sealing resin 4 from the end of the sealing resin 4 in the first direction x and the end in the second direction y.
  • the first conductive portion 6 is connected to the extension portion 221 (second terminal portion 22).
  • the second mounting surface 222 faces the other side in the thickness direction z.
  • the second side surface 223 faces the same side as the first side surface 212 of the first terminal portion 21 and faces one side in the second direction y.
  • the third side surface 224 faces either one side in the first direction x or the other side in the first direction x.
  • the second side surface 223 is connected to the second mounting surface 222 and is flush.
  • the third side surface 224 is connected to both the second mounting surface 222 and the second side surface 223 and is flush.
  • the second mounting surface 222 , the second side surface 223 and the third side surface 224 are exposed from the sealing resin 4 .
  • the upper surface (the surface facing one side in the thickness direction z) of the extension portion 221 to which the first conductive portion 6 is connected may be plated with silver, for example.
  • the second mounting surface 222, the second side surface 223 and the third side surface 224 exposed from the sealing resin 4 may be plated with tin, for example.
  • tin plating for example, multiple metal platings in which nickel, palladium, and gold are laminated in this order may be employed.
  • the terminal portion 25 is arranged at one side end (upper end in the drawing) of the semiconductor device A10 in the first direction x.
  • the terminal portion 25 is connected to the first main portion 101 .
  • the terminal portion 25 has a mounting surface 251 and side surfaces 252.
  • the mounting surface 251 faces the other side in the thickness direction z.
  • the side surface 252 faces one side in the first direction x.
  • the side surface 252 is connected to the mounting surface 251 and is flush.
  • the mounting surface 251 and side surfaces 252 are exposed from the sealing resin 4 .
  • the two terminal portions 26 are arranged at one end (upper end in the figure) in the first direction x and the other end (lower end in the figure) in the first direction x of the semiconductor device A10.
  • the two terminal portions 26 are connected to the two second main portions 102 respectively.
  • the terminal portion 26 has a mounting surface 261 and side surfaces 262.
  • the mounting surface 261 faces the other side in the thickness direction z.
  • the side surface 262 faces either one side in the first direction x or the other side in the first direction x.
  • the side surface 262 is connected to the mounting surface 261 and is flush.
  • the mounting surface 261 and side surfaces 262 are exposed from the sealing resin 4 .
  • the plurality of terminal portions 27 are arranged at the other side end (the left end in the drawing) of the semiconductor device A10 in the second direction y.
  • Each of the multiple terminal portions 27 is connected to one of the multiple fourth main portions 104 .
  • the terminal portion 27 has a mounting surface 271 and side surfaces 272.
  • the mounting surface 271 faces the other side in the thickness direction z.
  • the side surface 272 faces the other side in the second direction y.
  • the side surface 272 is connected to the mounting surface 271 and is flush.
  • the mounting surface 271 and side surfaces 272 are exposed from the sealing resin 4 .
  • the plurality of terminal portions 28 are arranged at one side end (upper end in the figure) of the semiconductor device A10 in the first direction x and the other side end (lower end in the figure) of the first direction x.
  • Each of the multiple terminal portions 27 is connected to one of the multiple fifth main portions 105 .
  • the terminal portion 28 has a mounting surface 281 and side surfaces 282.
  • the mounting surface 281 faces the other side in the thickness direction z.
  • the side surface 282 faces either one side in the first direction x or the other side in the first direction x.
  • the side surface 282 is connected to the mounting surface 281 and is flush.
  • the mounting surface 281 and side surfaces 282 are exposed from the sealing resin 4 .
  • the portions exposed from the sealing resin 4 (mounting surfaces 251, 261, 271, 281 and side surfaces 252, 262, 272, 282) of the terminal portion 25, the two terminal portions 26, the plurality of terminal portions 27, and the plurality of terminal portions 28 may be plated with tin, for example.
  • tin plating for example, multiple metal platings in which nickel, palladium, and gold are laminated in this order may be employed.
  • the semiconductor element 3 has a semiconductor substrate 31 , a semiconductor layer 32 , a plurality of first electrodes 33 , a plurality of electrodes 34 and a plurality of electrodes 35 .
  • the semiconductor substrate 31 supports a semiconductor layer 32, a plurality of first electrodes 33, a plurality of electrodes 34 and a plurality of electrodes 35 thereunder.
  • the constituent material of the semiconductor substrate 31 is, for example, Si (silicon) or silicon carbide (SiC).
  • the semiconductor layer 32 is stacked on the semiconductor substrate 31 on the side facing the main surface 11 in the thickness direction z.
  • the semiconductor layer 32 has a device first surface 320 .
  • the element first surface 320 faces the other side in the thickness direction z and faces the main surface 11 in the thickness direction z.
  • the semiconductor layer 32 includes a plurality of types of p-type semiconductors and n-type semiconductors based on different amounts of doped elements.
  • a switching circuit 321 and a control circuit 322 electrically connected to the switching circuit 321 are formed in the semiconductor layer 32 .
  • the switching circuit 321 is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), an IGBT (Insulated Gate Bipolar Transistor), or the like.
  • the switching circuit 321 is divided into two regions, a high voltage region (upper arm circuit) and a low voltage region (lower arm circuit). Each region is composed of one n-channel MOSFET.
  • the control circuit 322 includes a gate driver for driving the switching circuit 321, a bootstrap circuit corresponding to the high voltage region of the switching circuit 321, and the like, and performs control for driving the switching circuit 321 normally.
  • a wiring layer (not shown) is further formed in the semiconductor layer 32 . The wiring layer electrically connects the switching circuit 321 and the control circuit 322 to each other.
  • the switching circuit 321 and the control circuit 322 are examples of the "circuit section".
  • the semiconductor element 3 has a first wiring 325 provided on the semiconductor layer 32 (see FIGS. 2 and 3). 2 and 3, the route of the first wiring 325 is simplified and represented by dotted lines. The first wiring 325 is not conducting to any of the switching circuit 321, the control circuit 322 and the above wiring layers.
  • the plurality of first electrodes 33, the plurality of electrodes 34, and the plurality of electrodes 35 are provided on the element first surface 320, which is the side facing the main surface 11 (the first main surface 111 to the fifth main surface 115) in the thickness direction z.
  • the plurality of first electrodes 33 , the plurality of electrodes 34 and the plurality of electrodes 35 are in contact with the semiconductor layer 32 .
  • the plurality of first electrodes 33 are electrically connected to the switching circuit 321 of the semiconductor layer 32 .
  • Each of the multiple first electrodes 33 is connected to the third main portion 103 .
  • the plurality of first electrodes 33 are arranged along the first direction x.
  • the first electrode 33 is connected to the third main surface 113 of the third main portion 103 via a conductive bonding layer such as solder (see bonding layer 331 in FIG. 14).
  • Each of the plurality of first terminal portions 21 is connected to the third main portion 103 . Thereby, each of the plurality of first terminal portions 21 is electrically connected to the switching circuit 321 (circuit portion) via at least one of the plurality of first electrodes 33 .
  • the plurality of electrodes 34 are electrically connected to the switching circuit 321 of the semiconductor layer 32 .
  • Each of the plurality of electrodes 34 is connected to either the first main surface 111 of the first main portion 101 or the second main surface 112 of the two second main portions 102 .
  • the electrode 34 is connected to the first principal surface 111 (second principal surface 112) via a conductive bonding layer (not shown) such as solder, like the first electrode 33 .
  • a conductive bonding layer not shown
  • the plurality of electrodes 35 are electrically connected to the control circuit 322 of the semiconductor layer 32 .
  • Each of the plurality of electrodes 35 is connected to either the fourth main surface 114 of the plurality of fourth main portions 104 or the fifth main surface 115 of the plurality of fifth main portions 105 .
  • the electrode 35 is connected to the fourth main surface 114 (fifth main surface 115) through a conductive bonding layer (not shown) such as solder, similarly to the first electrode 33 .
  • the plurality of 104 and the plurality of fifth main sections 105 are electrically connected to the control circuit 322 .
  • the constituent material of the plurality of first electrodes 33, the plurality of electrodes 34, and the plurality of electrodes 35 includes, for example, copper.
  • the first conductive portion 6 is interposed between the extending portion 221 of the second terminal portion 22 and the element first surface 320 of the semiconductor element 3 .
  • the first conductive portion 6 is connected to both the extension portion 221 (second terminal portion 22 ) and the element first surface 320 .
  • the first conductive portion 6 is connected to the upper surface of the extending portion 221 (the surface facing one side in the thickness direction z) via a conductive bonding layer 61 such as solder.
  • two first conductive portions 6 are provided between each of the two second terminal portions 22 and the element first surface 320 of the semiconductor layer 32 .
  • Each of the two first conductive parts 6 overlaps the plurality of first electrodes 33 when viewed in the first direction x.
  • Each of the two first conductive parts 6 is not conducting to any of the switching circuit 321, the control circuit 322 and the wiring layer in the semiconductor layer 32. Therefore, the two first conductive parts 6 are insulated from the switching circuit 321 and the control circuit 322 (circuit part). On the other hand, each of the two first conductive parts 6 is electrically connected to the first wiring 325 in the semiconductor layer 32 .
  • the sealing resin 4 has a resin main surface 41, a resin back surface 42, two first resin side surfaces 431, 432, and two second resin side surfaces 433, 434, as shown in FIGS.
  • a constituent material of the sealing resin 4 is, for example, a black epoxy resin.
  • the resin main surface 41 faces the same side as the main surface 11 (the first main surface 111 to the fifth main surface 115) in the thickness direction z.
  • the resin rear surface 42 faces the side opposite to the resin main surface 41.
  • from the resin back surface 42 (sealing resin 4) the first back surface 121 of the first main portion 101, the second back surface 122 of each second main portion 102, the first mounting surface 211 of each first terminal portion 21, the second mounting surface 222 of each second terminal portion 22, the mounting surface 251 of each terminal portion 25, the mounting surface 261 of each terminal portion 26, and the mounting surface 271 of each terminal portion 27. and the mounting surface 281 of each terminal portion 28 is exposed.
  • the first resin side surface 431 is positioned at one end of the sealing resin 4 in the second direction y and faces one side in the second direction y.
  • the first resin side surface 431 is connected to both the resin main surface 41 and the resin back surface 42 .
  • the first side surface 212 is flush with the first resin side surface 431.
  • the second side surface 223 is flush with the first resin side surface 431.
  • the first resin side surface 432 is positioned on the other side end of the sealing resin 4 in the second direction y and faces the other side in the second direction y.
  • the first resin side surface 432 is connected to both the resin main surface 41 and the resin back surface 42 .
  • the side surface 272 is flush with the first resin side surface 432 in each of the plurality of terminal portions 27 arranged on the other side end in the second direction y in the semiconductor device A10.
  • the second resin side surface 433 is located at one end of the sealing resin 4 in the first direction x and faces one side in the first direction x.
  • the second resin side surface 433 is connected to both the resin main surface 41 and the resin back surface 42 .
  • the side surface 252, the side surface 262, and the side surface 282 are flush with the second resin side surface 433.
  • the third side surface 224 is flush with the second resin side surface 433.
  • the second resin side surface 434 is located on the other side end of the sealing resin 4 in the first direction x and faces the other side in the first direction x.
  • the second resin side surface 434 is connected to both the resin main surface 41 and the resin back surface 42 .
  • the side surface 262 and the side surface 282 are flush with the second resin side surface 434.
  • the third side surface 224 is flush with the second resin side surface 434.
  • the lead 1 includes a plurality of first terminal portions 21 and second terminal portions 22.
  • the plurality of first terminal portions 21 are arranged along the first direction x, and the second terminal portion 22 is arranged closer to the end of the sealing resin 4 in the first direction x than the plurality of first terminal portions 21.
  • the semiconductor element 3 has an element first surface 320 facing the main surface 11 of the lead 1 and a plurality of first electrodes 33 provided on the element first surface 320 .
  • the plurality of first electrodes 33 are connected to the third main surface 113 (main surface 11), and each of the plurality of first terminal portions 21 is electrically connected to the switching circuit 321 (circuit portion) of the semiconductor element 3 via at least one of the plurality of first electrodes 33.
  • the semiconductor device A10 further includes a first conductive portion 6 interposed between the second terminal portion 22 and the element first surface 320, and the first conductive portion 6 is connected to both the second terminal portion 22 and the element first surface 320.
  • the first conductive section 6 is insulated from the switching circuit 321 and the control circuit 322 (circuit section).
  • the first conductive portion 6 that does not conduct with the circuit portion that functions as the semiconductor element 3 is positioned closer to the corner of the package formed by the sealing resin 4 than the plurality of first electrodes 33 . Therefore, the joint portion of the first conductive portion 6 with the second terminal portion 22 has a larger internal stress than the joint portion of the plurality of first electrodes 33 with the third main portion 103 (the third main surface 113 ).
  • the first conductive portion 6 is insulated without being connected to the switching circuit 321 (circuit portion) that functions as the semiconductor element 3 , and does not provide an electrical conduction path for the semiconductor element 3 .
  • the internal stress of the joint portion is reduced by providing the first conductive portion 6 close to the corner portion of the sealing resin 4 .
  • the bonding reliability of the semiconductor element 3 mounted by flip-chip mounting can be improved.
  • two second terminal portions 22 are arranged on one side and the other side in the first direction x with respect to the plurality of first terminal portions 21 .
  • two first conductive portions 6 interposed between each of the two second terminal portions 22 and the element first surface 320 of the semiconductor layer 32 are provided. According to such a configuration, it is possible to reduce the internal stress of the joint portions of the first electrodes 33 located at both ends in the arrangement direction (first direction x) among the plurality of first electrodes 33 . This is more preferable for improving the bonding reliability of the semiconductor element 3 .
  • the plurality of first electrodes 33 are arranged along the first direction x. Each first conductive portion 6 overlaps the plurality of first electrodes 33 when viewed in the first direction x. According to such a configuration, it is possible to efficiently reduce the internal stress of the joint portions of the first electrodes 33 .
  • the semiconductor layer 32 semiconductor element 3
  • the semiconductor layer 32 has a first wiring 325 electrically connected to both of the two first conductive parts 6 .
  • FIG. 15 and 16 show a semiconductor device A11 according to a modification of the first embodiment.
  • FIG. 15 is a plan view showing the semiconductor device A11. 16 is a cross-sectional view taken along line XVI--XVI of FIG. 15.
  • FIG. 15 shows the semiconductor element 3 and the sealing resin 4 through. In the figure, the transmitted semiconductor element 3 and the sealing resin 4 are indicated by an imaginary line (chain double-dashed line).
  • a second terminal portion 23 is provided in place of the second terminal portion 22 of the above-described embodiment, and various modifications are made accordingly.
  • two second terminal portions 23 are arranged close to each other on one side in the first direction x with respect to the plurality of first terminal portions 21 .
  • two second terminal portions 23 are arranged close to each other separately from the above.
  • the second terminal portion 23 has an extension portion 231, a third mounting surface 232 and a fourth side surface 233.
  • the extending portion 231 is a portion extending inward of the sealing resin 4 from the end of the sealing resin 4 in the first direction x and the end in the second direction y.
  • the first conductive portion 6 is connected to the extension portion 231 (second terminal portion 23).
  • the third mounting surface 232 faces the other side in the thickness direction z.
  • the fourth side surface 233 faces either the first direction x or the second direction y.
  • the fourth side surface 233 of one of the second terminal portions 23 faces one side in the first direction x, and the fourth side surface 233 of the other second terminal portion 23 faces one side in the second direction y.
  • the fourth side surface 233 of one of the second terminal portions 23 faces the other side in the first direction x, and the fourth side surface 233 of the other second terminal portion 23 faces one side in the second direction y.
  • the fourth side surface 233 is connected to the third mounting surface 232 and is flush. The third mounting surface 232 and the fourth side surface 233 are exposed from the sealing resin 4 .
  • two first conductive portions 6 are interposed between each of the two second terminal portions 22 arranged on one side in the first direction x with respect to the plurality of first terminal portions 21 and the element first surface 320 of the semiconductor layer 32.
  • two first conductive portions 6 different from the above are provided between each of the two second terminal portions 22 arranged on the other side in the first direction x with respect to the plurality of first terminal portions 21 and the element first surface 320 of the semiconductor layer 32.
  • the semiconductor element 3 has a second wiring 326 provided in the semiconductor layer 32 instead of the first wiring 325 of the above embodiment.
  • the route of the second wiring 326 is simplified and represented by a dotted line.
  • the second wiring 326 is electrically connected to none of the switching circuit 321, the control circuit 322, and the above wiring layers.
  • second wirings 326 are provided at two locations, one side and the other side in the first direction x, corresponding to two second terminal portions 23 arranged on one side in the first direction x with respect to the plurality of first terminal portions 21 and two second terminal portions 23 arranged on the other side in the first direction x with respect to the plurality of first terminal portions 21, respectively.
  • Each first conductive portion 6 is not conducting to any of the switching circuit 321, the control circuit 322, and the wiring layer in the semiconductor layer 32. Therefore, each first conductive section 6 is insulated from the switching circuit 321 and the control circuit 322 (circuit section).
  • each of the two first conductive portions 6 arranged on one side in the first direction x with respect to the plurality of first electrodes 33 is electrically connected to one of the second wirings 326 in the semiconductor layer 32 .
  • Each of the two first conductive portions 6 arranged on the other side in the first direction x with respect to the plurality of first electrodes 33 is electrically connected to the other second wiring 326 in the semiconductor layer 32 .
  • the first conductive portion 6 that does not conduct with the circuit portion functioning as the semiconductor element 3 is positioned closer to the corner of the package formed by the sealing resin 4 than the plurality of first electrodes 33. Therefore, the internal stress is greater at the joint portion of the first conductive portion 6 with the second terminal portion 23 than at the joint portion with the third main portion 103 (the third main surface 113) of the plurality of first electrodes 33 .
  • the first conductive portion 6 is insulated without being connected to the switching circuit 321 (circuit portion) that functions as the semiconductor element 3 , and does not provide an electrical conduction path for the semiconductor element 3 .
  • the internal stress of the joint portion is reduced by providing the first conductive portion 6 close to the corner portion of the sealing resin 4 .
  • the bonding reliability of the semiconductor element 3 mounted by flip-chip mounting can be improved.
  • two second terminal portions 23 are arranged close to each other on one side of the plurality of first terminal portions 21 in the first direction x.
  • Two first conductive portions 6 are provided between each of the two second terminal portions 23 and the element first surface 320 of the semiconductor layer 32 .
  • the semiconductor layer 32 semiconductor element 3 ) has a second wiring 326 electrically connected to both of the two first conductive portions 6 . According to such a configuration, by electrically measuring the path of the two first conductive portions 6 and the second wiring 326 using the two second terminal portions 23 to which the two first conductive portions 6 are connected, the change in the joint state of the joint portion of the first conductive portion 6 can be detected as a change in the resistance value.
  • two second terminal portions 23 are arranged close to each other on the other side of the plurality of first terminal portions 21 in the first direction x. Further, two first conductive portions 6 different from the above are provided between the two second terminal portions 23 and the element first surface 320 of the semiconductor layer 32 .
  • the semiconductor layer 32 semiconductor element 3 ) has a second wiring 326 electrically connected to both of the two first conductive portions 6 . According to such a configuration, by electrically measuring the path of the two first conductive portions 6 and the second wiring 326 using the two second terminal portions 23 to which the two first conductive portions 6 are connected, the change in the joint state of the joint portion of the first conductive portion 6 can be detected as a change in the resistance value.
  • FIG. 17 shows a semiconductor device A20 according to the second embodiment of the present disclosure.
  • FIG. 17 is a plan view showing the semiconductor device A20.
  • FIG. 17 shows the semiconductor element 3 and the sealing resin 4 through.
  • the transmitted semiconductor element 3 and the sealing resin 4 are indicated by an imaginary line (chain double-dashed line).
  • a third wiring 327 is provided in place of the first wiring 325 provided in the semiconductor layer 32 (semiconductor element 3) of the above embodiment.
  • a route of the third wiring 327 is simplified and represented by a dotted line.
  • the third wiring 327 is electrically connected to both the first conductive portion 6 and one of the plurality of first electrodes 33 .
  • the third wirings 327 are provided at two locations, one side and the other side in the first direction x, corresponding to the two second terminal portions 22 provided on one side and the other side in the first direction x with respect to the plurality of first terminal portions 21, respectively.
  • the third wiring 327 provided on one side in the first direction x is electrically connected to the first conductive portion 6 arranged on one side in the first direction x and the first electrode 33 positioned on one end of the plurality of first electrodes 33 in the first direction x.
  • the third wiring 327 provided on the other side in the first direction x is electrically connected to the first conductive portion 6 arranged on the other side in the first direction x and the first electrode 33 positioned on the other side end in the first direction x among the plurality of first electrodes 33.
  • the first conductive portion 6 is positioned closer to the corner of the package formed by the sealing resin 4 than the plurality of first electrodes 33 are. Therefore, the joint portion of the first conductive portion 6 with the second terminal portion 22 has a larger internal stress than the joint portion of the plurality of first electrodes 33 with the third main portion 103 (the third main surface 113 ). Therefore, in the plurality of first electrodes 33 electrically connected to the switching circuit 321 (circuit portion), the internal stress of the joint portion is reduced by providing the first conductive portion 6 close to the corner portion of the sealing resin 4 . As a result, the bonding reliability of the semiconductor element 3 mounted by flip-chip mounting can be improved.
  • the two second terminal portions 22 are arranged on one side and the other side of the plurality of first terminal portions 21 in the first direction x. Also, two first conductive portions 6 interposed between each of the two second terminal portions 22 and the element first surface 320 of the semiconductor layer 32 are provided. According to such a configuration, it is possible to reduce the internal stress of the joint portions of the first electrodes 33 located at both ends in the arrangement direction (first direction x) among the plurality of first electrodes 33 . This is more preferable for improving the bonding reliability of the semiconductor element 3 .
  • the plurality of first electrodes 33 are arranged along the first direction x. Each first conductive portion 6 overlaps the plurality of first electrodes 33 when viewed in the first direction x. According to such a configuration, internal stress in the joints of the plurality of first electrodes 33 can be efficiently reduced.
  • the semiconductor layer 32 (semiconductor element 3) has a third wiring 327 electrically connected to both the first conductive portion 6 and one of the plurality of first electrodes 33.
  • the semiconductor layer 32 semiconductor element 3 has a third wiring 327 electrically connected to both the first conductive portion 6 and one of the plurality of first electrodes 33.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device according to the present disclosure can be changed in various ways.
  • the first terminal portion 21 (first side surface 212 ) may have a shape that protrudes outward from the sealing resin 4 . Further, a portion of the tip of the first terminal portion 21 in the second direction y and a portion of the surrounding sealing resin 4 may be removed so that the first side surface 212 is located inside the sealing resin 4 relative to the first resin side surface 431 when viewed in the thickness direction z.
  • the same modification as that for the first side surface 212 of the first terminal portion 21 described above can also be applied to the second side surface 223 and the third side surface 224 of the second terminal portion 22 of the first terminal portion 21 .
  • the second terminal portion 22 (the second side surface 223 and the third side surface 224 ) may have a shape that protrudes outward from the sealing resin 4 .
  • the second side surface 223 may be positioned inside the sealing resin 4 relative to the first resin side surface 431 when viewed in the thickness direction z
  • the third side surface 224 may be positioned inside the sealing resin 4 relative to the second resin side surface 433 (434) when viewed in the thickness direction z.
  • the second terminal portion 22 and the first conductive portion 6 connected thereto are arranged on one side of the sealing resin 4 in the second direction y and on both corners in the first direction x.
  • Appendix 1 a lead having a main surface facing one side in the thickness direction; a semiconductor element having a circuit portion, an element first surface facing the main surface in the thickness direction, and a plurality of first electrodes provided on the element first surface, wherein the plurality of first electrodes are connected to the main surface; a sealing resin covering a portion of the lead and the semiconductor element; and a first conductive part
  • the lead includes a plurality of first terminal portions arranged along a first direction perpendicular to the thickness direction, and a second terminal portion disposed closer to the end of the sealing resin in the first direction than the plurality of first terminal portions, each of the plurality of first electrodes is electrically connected to the circuit section; each of the plurality of first terminal portions is electrically connected to the circuit portion via at least one of the plurality of first electrodes; the first conductive portion is interposed between the second terminal portion and the element first surface and connected to both the second terminal portion and the element first surface;
  • the semiconductor device
  • the lead includes two second terminal portions arranged on one side and the other side in the first direction with respect to the plurality of first terminal portions;
  • the semiconductor device according to appendix 1 comprising two of the first conductive portions interposed between each of the two of the second terminal portions and the first surface of the element.
  • Appendix 3. The semiconductor device according to appendix 2, wherein the semiconductor element has a first wiring electrically connected to both of the two first conductive parts.
  • each of the plurality of first terminal portions has a first mounting surface facing the other side in the thickness direction and a first side surface facing the second direction orthogonal to both the thickness direction and the first direction; 4.
  • the semiconductor device according to any one of appendices 1 to 3, wherein the first mounting surface and the first side surface are exposed from the sealing resin.
  • Appendix 5. the sealing resin has a first resin side surface facing the second direction and positioned at an end in the second direction; 5.
  • the second terminal portion has a second mounting surface facing the other side in the thickness direction, a second side surface facing the second direction, and a third side surface facing the first direction, 6.
  • the semiconductor device according to appendix 5 wherein the second mounting surface, the second side surface, and the third side surface are exposed from the sealing resin.
  • the sealing resin has a second resin side surface located at the end in the first direction and facing the first direction, The second side surface is flush with the first resin side surface, or is located inside the sealing resin from the first resin side surface when viewed in the thickness direction, 7.
  • Appendix 8. The semiconductor device according to any one of Appendixes 1 to 7, wherein the plurality of first electrodes are arranged along the first direction.
  • Appendix 9. The semiconductor device according to appendix 8, wherein the first conductive portion overlaps with the plurality of first electrodes when viewed in the first direction.
  • the lead includes two second terminal portions arranged close to one side in the first direction with respect to the plurality of first terminal portions; comprising two first conductive portions interposed between each of the two second terminal portions and the first surface of the element,
  • the semiconductor device according to appendix 1 wherein the semiconductor element has a second wiring electrically connected to both of the two first conductive parts.
  • each of the plurality of first terminal portions has a first mounting surface facing the other side in the thickness direction and a first side surface facing the second direction orthogonal to both the thickness direction and the first direction; 11.
  • the semiconductor device according to appendix 10 wherein the first mounting surface and the first side surface are exposed from the sealing resin.
  • the sealing resin has a first resin side surface facing the second direction and positioned at an end in the second direction; 12.
  • Appendix 13 the second terminal portion has a third mounting surface facing the other side in the thickness direction and a fourth side surface facing the first direction or the second direction; 13.
  • the sealing resin has a second resin side surface located at the end in the first direction and facing the first direction, 13.
  • Appendix 13 wherein the fourth side surface is flush with the first resin side surface or the second resin side surface, or positioned inside the sealing resin from the first resin side surface or the second resin side surface when viewed in the thickness direction.
  • Appendix 15 a lead having a main surface facing one side in the thickness direction; a semiconductor element having a circuit portion, an element first surface facing the main surface in the thickness direction, and a plurality of first electrodes provided on the element first surface, wherein the plurality of first electrodes are connected to the main surface; a part of the lead and a sealing resin covering the semiconductor element,
  • the lead includes a plurality of first terminal portions arranged along a first direction perpendicular to the thickness direction, and a second terminal portion disposed closer to the end of the sealing resin in the first direction than the plurality of first terminal portions, each of the plurality of first electrodes is electrically connected to the circuit section; each of the plurality of first terminal portions is electrically connected to the circuit portion via at least one of the plurality of first electrodes; a second

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Abstract

半導体装置は、リードと、半導体素子と、封止樹脂と、第１導電部とを備える。前記リードは、厚さ方向を向く主面を有する。前記半導体素子は、回路部と、素子第１面と、前記素子第１面に設けられた複数の第１電極とを有する。前記複数の第１電極は、前記主面に接続されている。前記封止樹脂は、前記リードの一部および前記半導体素子を覆う。前記リードは、前記厚さ方向に直交する第１方向に沿って配列された、複数の第１端子部および第２端子部を含む。前記複数の第１電極の各々は、前記回路部に導通している。前記複数の第１端子部の各々は、いずれかの第１電極を介して前記回路部に導通している。前記第１導電部は、前記第２端子部と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続されている。前記第１導電部は、前記回路部と絶縁されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、従来の半導体装置の一例が開示されている。同文献に開示された半導体装置は、リード、半導体素子および封止樹脂を備えている。リードは、複数の端子部を有する。複数の端子部は、リードの厚さ方向に対して直交する方向に沿って配列されている。封止樹脂は、リードの一部、および半導体素子を覆っている。封止樹脂は、厚さ方向に見て矩形状をなしている。
　特許文献１に記載の半導体装置において、半導体素子は、リード上にフリップチップ実装により搭載されている。リードは、厚さ方向の一方側を向く主面を有する。半導体素子は、当該主面に対向する側に設けられた複数の電極を有し、複数の電極が、たとえばはんだなどからなる接合層を介してリードの主面に接合されている。上記のリード厚さ方向に直交する方向に沿って配列された複数の端子部は、複数の電極を介して半導体素子の内部回路に導通している。
　しかしながら、上記のように半導体素子がフリップチップ実装された構成においては、複数の電極それぞれのリードに対する接合部を直接観察することができず、当該接合部の接合状態を確認する適切な手段がない。また、複数の端子部が所定方向に配列された構成では、複数の電極のうち複数の端子部の配列方向の最も外側に位置する電極については、封止樹脂によるパッケージの隅部に最も近い位置にある。一般的に、パッケージの隅部に最も近い位置にある電極の接合部において内部応力が最大となるが、その接合部の接合状態によっては応力破壊を引き起こすことが懸念される。
特開２０２０－７７６９４号公報
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、フリップチップ実装によりリードに搭載された半導体素子の接合信頼性を向上するのに適した半導体装置を提供することを一の課題とする。
　本開示の一の側面によって提供される半導体装置は、厚さ方向の一方側を向く主面を有するリードと、半導体素子と、封止樹脂と、第１導電部とを備える。前記半導体素子は、回路部と、前記厚さ方向において前記主面に対向する素子第１面と、前記素子第１面に設けられた複数の第１電極と、を有する。前記複数の第１電極が前記主面に接続されている。前記封止樹脂は、前記リードの一部、および前記半導体素子を覆う。前記リードは、前記厚さ方向に対して直交する第１方向に沿って配列された複数の第１端子部と、前記複数の第１端子部よりも前記封止樹脂の前記第１方向の端に近い位置に配置された第２端子部と、を含む。前記複数の第１電極の各々は、前記回路部に導通している。前記複数の第１端子部の各々は、前記複数の第１電極の少なくともいずれかを介して前記回路部に導通している。前記第１導電部は、前記第２端子部と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続されている。前記第１導電部は、前記回路部と絶縁されている。
　上記構成によれば、半導体装置に関し、フリップチップ実装により搭載された半導体素子の接合信頼性を向上することができる。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、図１に示す半導体装置の平面図（封止樹脂を透過）である。 図３は、図１に示す半導体装置の平面図（半導体素子および封止樹脂を透過）である。 図４は、図１に示す半導体装置の底面図である。 図５は、図１に示す半導体装置の正面図である。 図６は、図１に示す半導体装置の背面図である。 図７は、図１に示す半導体装置の右側面図である。 図８は、図１に示す半導体装置の左側面図である。 図９は、図３のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図３のＸ－Ｘ線に沿う断面図である。 図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１１の部分拡大図である。 図１４は、半導体素子がリードに対して傾いて搭載された状態を示す、図１１と同様の拡大断面図である。 図１５は、第１実施形態の変形例に係る半導体装置を示す、図３と同様の平面図である。 図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、本開示の第２実施形態に係る半導体装置を示す、図３と同様の平面図である。
　以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
　本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
　第１実施形態：
　図１～図１３に基づき、本開示の第１実施形態に係る半導体装置について説明する。本実施形態の半導体装置Ａ１０は、リード１、半導体素子３、封止樹脂４および第１導電部６を備えている。リード１は、主部１０、複数の第１端子部２１、２つの第２端子部２２、端子部２５、２つの端子部２６、複数の端子部２７および複数の端子部２８を含む。封止樹脂４は、平面視において矩形状をなしている。図１に示すように、半導体装置Ａ１０のパッケージ形式は、ＱＦＮ（Quad For Non-Lead Package）である。半導体素子３の具体的な構成は特に限定されず、半導体素子３は、たとえばフリップチップ型のＬＳＩ（Large Scale Integration）である。本実施形態において、半導体素子３は、たとえばその内部にスイッチング回路３２１および制御回路３２２（それぞれ詳細は後述）が構成されたフリップチップ型のＬＳＩである。半導体装置Ａ１０においては、スイッチング回路３２１により直流電力（電圧）が交流電力（電圧）に変換される。半導体装置Ａ１０は、たとえばＤＣ／ＤＣコンバータの回路を構成する一要素に用いられる。
　図１は、半導体装置Ａ１０を示す斜視図である。図２は、半導体装置Ａ１０を示す平面図である。図３は、半導体装置Ａ１０を示す平面図である。図４は、半導体装置Ａ１０を示す底面図である。図５は、半導体装置Ａ１０を示す正面図である。図６は、半導体装置Ａ１０を示す背面図である。図７は、半導体装置Ａ１０を示す右側面図である。図８は、半導体装置Ａ１０を示す左側面図である。図９は、図３のＩＸ－ＩＸ線に沿う断面図である。図１０は、図３のＸ－Ｘ線に沿う断面図である。図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図１１の部分拡大図である。なお、図２は、理解の便宜上、封止樹脂４を透過している。図３は、理解の便宜上、半導体素子３および封止樹脂４を透過している。これらの図において、透過した半導体素子３および封止樹脂４を想像線（二点鎖線）で示している。
　半導体装置Ａ１０の説明においては、主部１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向（図２における上下方向）を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向（図２における左右方向）を「第２方向ｙ」と呼ぶ。図１および図２に示すように、半導体装置Ａ１０は、厚さ方向ｚに見て（平面視）矩形状である。
　リード１（主部１０、複数の第１端子部２１、２つの第２端子部２２、端子部２５、２つの端子部２６、複数の端子部２７および複数の端子部２８）は、たとえばいずれも同一のリードフレームから構成される。当該リードフレームの構成材料は特に限定されず、たとえば銅（Ｃｕ）または銅合金などからなる。
　主部１０は、図３、図９～図１２に示すように、半導体素子３を支持している。主部１０の少なくとも一部は、封止樹脂４に覆われている。本実施形態において、主部１０は、主面１１および裏面１２を有する。主面１１は、厚さ方向ｚの一方側を向き、半導体素子３に対向している。裏面１２は、主面１１とは反対側（厚さ方向ｚの他方側）を向く。主面１１は、封止樹脂４に覆われている。裏面１２は、封止樹脂４から露出している。
　本実施形態において、主部１０は、第１主部１０１、２つの第２主部１０２、第３主部１０３、複数の第４主部１０４および複数の第５主部１０５を含む。
　上記した主面１１は、第１主面１１１、第２主面１１２、第３主面１１３、第４主面１１４および第５主面１１５を有する。これら第１主面１１１～第５主面１１５は、第１主部１０１～第５主部１０５のいずれかに属する。
　裏面１２は、第１裏面１２１および第２裏面１２２を有する。これら第１裏面１２１および第２裏面１２２は、第１主部１０１および第２主部１０２のいずれかに属する。
　図３に示すように、第１主部１０１は、半導体装置Ａ１０における第２方向ｙの中央（あるいは略中央）に位置し、第１方向ｘに延びている。第１主部１０１は、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される入力端子である。第１主部１０１は、正極（Ｐ端子）である。
　図３、図４、図９に示すように、第１主部１０１は、第１主面１１１および第１裏面１２１を有する。半導体素子３は、第１主面１１１に支持されている。第１主部１０１は、封止樹脂４から厚さ方向ｚの他方側に露出する部分を有し、当該露出部分は第１裏面１２１を含む。
　図３に示すように、２つの第２主部１０２は、半導体装置Ａ１０における第２方向ｙの一方側（図中右側）に位置し、第２方向ｙにおいて間隔を隔てて配置されている。２つの第２主部１０２は、第２方向ｙにおいて互いに隣り合い、各々が第１方向ｘに延びている。２つの第２主部１０２の各々は、半導体素子３に構成されたスイッチング回路３２１により電力変換された交流電力（電圧）が出力される。
　図３、図、４、図９、図１０に示すように、第２主部１０２は、第２主面１１２および第２裏面１２２を有する。半導体素子３は、第２主面１１２に支持されている。第２主部１０２は、封止樹脂４から厚さ方向ｚの他方側に露出する部分を有し、当該露出部分は第２裏面１２２を含む。
　図３に示すように、第３主部１０３は、半導体装置Ａ１０における第２方向ｙの一方側（図中右側）の端部寄りに位置し、且つ一方の第２主部１０２に対して第２方向ｙの一方側に隣り合って配置される。第３主部１０３は、第１方向ｘに延びている。第３主部１０３は、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される入力端子である。第３主部１０３は、負極（Ｎ端子）である。
　図３、図９、図１１に示すように、第３主部１０３は、第３主面１１３を有する。半導体素子３は、第３主面１１３に支持されている。
　図３に示すように、複数の第４主部１０４は、第１主部１０１よりも第２方向ｙの他方側（図中左側）に位置する。複数の第４主部１０４は、第１方向ｘに間隔を隔てて配置されている。複数の第４主部１０４の各々には、たとえば制御回路３２２を駆動させるための電力（電圧）、または制御回路３２２に伝達するための電気信号が入力される。
　図３、図９に示すように、第４主部１０４は、第４主面１１４を有する。半導体素子３は、第４主面１１４に支持されている。
　図３に示すように、複数の第５主部１０５は、第１主部１０１よりも第２方向ｙの他方側（図中左側）に位置する。複数の第５主部１０５のうち幾つかは、半導体装置Ａ１０における第１方向ｘの一方側（図中上側）に位置する。複数の第５主部１０５のうち残りは、半導体装置Ａ１０における第１方向ｘの他方側（図中下側）に位置する。複数の第５主部１０５の各々には、たとえば制御回路３２２に伝達するための電気信号が入力される。
　図３、図１２に示すように、第５主部１０５は、第５主面１１５を有する。半導体素子３は、第５主面１１５に支持されている。
　主部１０（第１主部１０１～第５主部１０５）において、半導体素子３が支持される主面１１（第１主面１１１～第５主面１１５）には、たとえば銀（Ａｇ）めっきを施してもよい。また、封止樹脂４から露出する裏面１２（第１裏面１２１および第２裏面１２２）には、たとえば錫（Ｓｎ）めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）の順に積層された複数の金属めっきを採用してもよい。なお、図１、図４～図８においては、リード１（主部１０、複数の第１端子部２１、２つの第２端子部２２、端子部２５、２つの端子部２６、複数の端子部２７および複数の端子部２８）のうち封止樹脂４から露出する部分を複数のドットの領域で示している。
　図３に示すように、複数の第１端子部２１は、第１方向ｘに沿って配列されている。本実施形態では、複数の第１端子部２１は、半導体装置Ａ１０（封止樹脂４）における第２方向ｙの一方側端（図中右端）に配置されている。複数の第１端子部２１の各々は、第３主部１０３につながっている。複数の第１端子部２１の各々の構成は、いずれも同様である。半導体装置Ａ１０における複数の第１端子部２１の構成については、これらのうちの１つを代表して説明する。
　図３、図４、図７、図９に示すように、第１端子部２１は、第１実装面２１１および第１側面２１２を有する。第１実装面２１１は、厚さ方向ｚの他方側を向く。第１側面２１２は、第２方向ｙの一方側を向く。本実施形態において、第１側面２１２は、第１実装面２１１につながり、且つ面一状である。第１実装面２１１および第１側面２１２は、封止樹脂４から露出している。
　複数の第１端子部２１の各々において、封止樹脂４から露出する第１実装面２１１および第１側面２１２には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
　図３に示すように、第２端子部２２は、複数の第１端子部２１よりも封止樹脂４の第１方向ｘの端に近い位置に配置されている。本実施形態では、２つの第２端子部２２が複数の第１端子部２１に対して第１方向ｘの一方側および他方側に配置されている。２つの第２端子部２２は、厚さ方向ｚに見て矩形状の封止樹脂４の４隅のうち、第２方向ｙの一方側で第１方向ｘの両側の隅部に配置されている。
　図３～図７、図１１に示すように、第２端子部２２は、延出部２２１、第２実装面２２２、第２側面２２３および第３側面２２４を有する。延出部２２１は、封止樹脂４の第１方向ｘの端および第２方向ｙの端よりも封止樹脂４の内方に延出する部分である。この延出部２２１（第２端子部２２）には、第１導電部６が接続されている。第２実装面２２２は、厚さ方向ｚの他方側を向く。第２側面２２３は、第１端子部２１の第１側面２１２と同じ側を向いており、第２方向ｙの一方側を向く。第３側面２２４は、第１方向ｘの一方側または第１方向ｘの他方側のいずれかを向く。本実施形態において、第２側面２２３は、第２実装面２２２につながり、且つ面一状である。第３側面２２４は、第２実装面２２２および第２側面２２３の双方につながり、且つ面一状である。第２実装面２２２、第２側面２２３および第３側面２２４は、封止樹脂４から露出している。
　２つの第２端子部２２の各々において、第１導電部６が接続される延出部２２１の上面（厚さ方向ｚの一方側を向く面）には、たとえば銀めっきを施してもよい。また、封止樹脂４から露出する第２実装面２２２、第２側面２２３および第３側面２２４には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
　図３に示すように、端子部２５は、半導体装置Ａ１０における第１方向ｘの一方側端（図中上端）に配置されている。端子部２５は、第１主部１０１につながっている。図３、図４、図６に示すように、端子部２５は、実装面２５１および側面２５２を有する。実装面２５１は、厚さ方向ｚの他方側を向く。側面２５２は、第１方向ｘの一方側を向く。本実施形態において、側面２５２は、実装面２５１につながり、且つ面一状である。実装面２５１および側面２５２は、封止樹脂４から露出している。
　図３に示すように、２つの端子部２６は、半導体装置Ａ１０における第１方向ｘの一方側端（図中上端）および第１方向ｘの他方側端（図中下端）に配置されている。２つの端子部２６は、２つの第２主部１０２それぞれにつながっている。図３～図６、図１０に示すように、端子部２６は、実装面２６１および側面２６２を有する。実装面２６１は、厚さ方向ｚの他方側を向く。側面２６２は、第１方向ｘの一方側または第１方向ｘの他方側のいずれかを向く。本実施形態において、側面２６２は、実装面２６１につながり、且つ面一状である。実装面２６１および側面２６２は、封止樹脂４から露出している。
　図３に示すように、複数の端子部２７は、半導体装置Ａ１０における第２方向ｙの他方側端（図中左端）に配置されている。複数の端子部２７の各々は、複数の第４主部１０４のいずれかにつながっている。図３、図４、図８、図９に示すように、端子部２７は、実装面２７１および側面２７２を有する。実装面２７１は、厚さ方向ｚの他方側を向く。側面２７２は、第２方向ｙの他方側を向く。本実施形態において、側面２７２は、実装面２７１につながり、且つ面一状である。実装面２７１および側面２７２は、封止樹脂４から露出している。
　図３に示すように、複数の端子部２８は、半導体装置Ａ１０における第１方向ｘの一方側端（図中上端）および第１方向ｘの他方側端（図中下端）に配置されている。複数の端子部２７の各々は、複数の第５主部１０５のいずれかにつながっている。図３～図６、図１２に示すように、端子部２８は、実装面２８１および側面２８２を有する。実装面２８１は、厚さ方向ｚの他方側を向く。側面２８２は、第１方向ｘの一方側または第１方向ｘの他方側のいずれかを向く。本実施形態において、側面２８２は、実装面２８１につながり、且つ面一状である。実装面２８１および側面２８２は、封止樹脂４から露出している。
　端子部２５、２つの端子部２６、複数の端子部２７および複数の端子部２８において、封止樹脂４から露出する部位（実装面２５１，２６１，２７１，２８１および側面２５２，２６２，２７２，２８２）には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。
　半導体素子３は、半導体基板３１、半導体層３２、複数の第１電極３３、複数の電極３４および複数の電極３５を有する。図９～図１２に示すように、半導体基板３１は、その下方において半導体層３２、複数の第１電極３３、複数の電極３４および複数の電極３５を支持している。半導体基板３１の構成材料は、たとえば、Ｓｉ（シリコン）または炭化ケイ素（ＳｉＣ）である。
　半導体層３２は、厚さ方向ｚにおいて主面１１に対向する側に、半導体基板３１に積層されている。半導体層３２は、素子第１面３２０を有する。素子第１面３２０は、厚さ方向ｚの他方側を向いており、厚さ方向ｚにおいて主面１１に対向している。半導体層３２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層３２には、スイッチング回路３２１と、スイッチング回路３２１に導通する制御回路３２２とが構成されている。スイッチング回路３２１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路３２１は、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路３２２は、スイッチング回路３２１を駆動させるためのゲートドライバや、スイッチング回路３２１の高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路３２１を正常に駆動させるための制御を行う。なお、半導体層３２には、配線層（図示略）がさらに構成されている。当該配線層により、スイッチング回路３２１と制御回路３２２とは、相互に導通している。スイッチング回路３２１および制御回路３２２は、「回路部」の一例である。
　本実施形態において、半導体素子３は、半導体層３２に設けられた第１配線３２５を有する（図２、図３参照）。図２、図３において、第１配線３２５の経路を簡略化して点線で表している。第１配線３２５は、スイッチング回路３２１、制御回路３２２および上記の配線層のいずれにも導通していない。
　図９～図１２に示すように、複数の第１電極３３、複数の電極３４および複数の電極３５は、厚さ方向ｚにおいて主面１１（第１主面１１１～第５主面１１５）に対向する側である素子第１面３２０に設けられている。複数の第１電極３３、複数の電極３４および複数の電極３５は、半導体層３２に接している。
　複数の第１電極３３は、半導体層３２のスイッチング回路３２１に導通している。複数の第１電極３３の各々は、第３主部１０３に接続されている。図３、図１１に示すように、複数の第１電極３３は、第１方向ｘに沿って配列されている。第１電極３３は、たとえばはんだなどの導電性を有する接合層（図１４の接合層３３１を参照）を介して第３主部１０３の第３主面１１３に接続されている。第３主部１０３には複数の第１端子部２１の各々がつながっている。これにより、複数の第１端子部２１の各々は、複数の第１電極３３の少なくともいずれかを介してスイッチング回路３２１（回路部）に導通している。
　複数の電極３４は、半導体層３２のスイッチング回路３２１に導通している。複数の電極３４の各々は、第１主部１０１の第１主面１１１、および２つの第２主部１０２の第２主面１１２のいずれかに接続されている。電極３４は、第１電極３３と同様に、たとえばはんだなどの導電性を有する接合層（図示略）を介して第１主面１１１（第２主面１１２）に接続されている。これにより、第１主部１０１および２つの第２主部１０２は、スイッチング回路３２１に導通している。
　複数の電極３５は、半導体層３２の制御回路３２２に導通している。複数の電極３５の各々は、複数の第４主部１０４の第４主面１１４、および複数の第５主部１０５の第５主面１１５のいずれかに接続されている。電極３５は、第１電極３３と同様に、たとえばはんだなどの導電性を有する接合層（図示略）を介して第４主面１１４（第５主面１１５）に接続されている。これにより、複数の１０４および複数の第５主部１０５は、制御回路３２２に導通している。なお、複数の第１電極３３、複数の電極３４および複数の電極３５の構成材料は、たとえば銅を含む。
　図１１に示すように、第１導電部６は、第２端子部２２の延出部２２１と半導体素子３の素子第１面３２０との間に介在している。第１導電部６は、延出部２２１（第２端子部２２）および素子第１面３２０の双方に接続されている。図１３に示すように、第１導電部６は、はんだなどの導電性を有する接合層６１を介して延出部２２１の上面（厚さ方向ｚの一方側を向く面）に接続されている。本実施形態では、図３、図１１に示すように、２つの第２端子部２２それぞれと半導体層３２の素子第１面３２０との間に介在する２つの第１導電部６が設けられている。２つの第１導電部６の各々は、第１方向ｘに見て複数の第１電極３３と重なっている。
　２つの第１導電部６の各々は、半導体層３２におけるスイッチング回路３２１、制御回路３２２および上記配線層のいずれにも導通していない。したがって、２つの第１導電部６は、スイッチング回路３２１および制御回路３２２（回路部）と絶縁されている。その一方、２つの第１導電部６の各々は、半導体層３２における第１配線３２５に導通している。
　封止樹脂４は、図５～図８に示すように、樹脂主面４１、樹脂裏面４２、２つの第１樹脂側面４３１，４３２および２つの第２樹脂側面４３３，４３４を有する。封止樹脂４の構成材料は、たとえば黒色のエポキシ樹脂である。
　図９～図１２に示すように、樹脂主面４１は、厚さ方向ｚにおいて主面１１（第１主面１１１～第５主面１１５）と同じ側を向く。図５～図８に示すように、樹脂裏面４２は、樹脂主面４１とは反対側を向く。図４、図９～図１２に示すように、樹脂裏面４２（封止樹脂４）から、第１主部１０１の第１裏面１２１、各第２主部１０２の第２裏面１２２、各第１端子部２１の第１実装面２１１、各第２端子部２２の第２実装面２２２、端子部２５の実装面２５１、各端子部２６の実装面２６１、各端子部２７の実装面２７１および各端子部２８の実装面２８１が露出している。
　図５および図６に示すように、第１樹脂側面４３１は、封止樹脂４における第２方向ｙの一方側端に位置し、第２方向ｙの一方側を向く。第１樹脂側面４３１は、樹脂主面４１および樹脂裏面４２の双方につながっている。図４、図９に示すように、半導体装置Ａ１０における第２方向ｙの一方側端に配置された複数の第１端子部２１の各々において、第１側面２１２は、第１樹脂側面４３１と面一状である。図３、図４に示すように、半導体装置Ａ１０における第１方向ｘの両端且つ第２方向ｙの一方側端に配置された２つの第２端子部２２の各々において、第２側面２２３は、第１樹脂側面４３１と面一状である。
　図５および図６に示すように、第１樹脂側面４３２は、封止樹脂４における第２方向ｙの他方側端に位置し、第２方向ｙの他方側を向く。第１樹脂側面４３２は、樹脂主面４１および樹脂裏面４２の双方につながっている。図４、図９に示すように、半導体装置Ａ１０における第２方向ｙの他方側端に配置された複数の端子部２７の各々において、側面２７２は、第１樹脂側面４３２と面一状である。
　図７および図８に示すように、第２樹脂側面４３３は、封止樹脂４における第１方向ｘの一方側端に位置し、第１方向ｘの一方側を向く。第２樹脂側面４３３は、樹脂主面４１および樹脂裏面４２の双方につながっている。図４、図１０、図１２に示すように、半導体装置Ａ１０における第１方向ｘの一方側端に配置された端子部２５、端子部２６および複数の端子部２８の各々において、側面２５２、側面２６２および側面２８２は、第２樹脂側面４３３と面一状である。図３、図４に示すように、半導体装置Ａ１０における第１方向ｘの一方側端且つ第２方向ｙの一方側端に配置された第２端子部２２において、第３側面２２４は、第２樹脂側面４３３と面一状である。
　図７および図８に示すように、第２樹脂側面４３４は、封止樹脂４における第１方向ｘの他方側端に位置し、第１方向ｘの他方側を向く。第２樹脂側面４３４は、樹脂主面４１および樹脂裏面４２の双方につながっている。図４、図１２に示すように、半導体装置Ａ１０における第１方向ｘの他方側端に配置された端子部２６および複数の端子部２８の各々において、側面２６２および側面２８２は、第２樹脂側面４３４と面一状である。図３、図４に示すように、半導体装置Ａ１０における第１方向ｘの他方側端且つ第２方向ｙの一方側端に配置された第２端子部２２において、第３側面２２４は、第２樹脂側面４３４と面一状である。
　次に、本実施形態の作用効果について説明する。
　半導体装置Ａ１０において、リード１は、複数の第１端子部２１と、第２端子部２２とを含む。複数の第１端子部２１は、第１方向ｘに沿って配列されており、第２端子部２２は、複数の第１端子部２１よりも封止樹脂４の第１方向ｘの端に近い位置に配置されている。半導体素子３は、リード１の主面１１に対向する素子第１面３２０と、当該素子第１面３２０に設けられた複数の第１電極３３と、を有する。複数の第１電極３３は、第３主面１１３（主面１１）に接続されており、複数の第１端子部２１の各々は、複数の第１電極３３の少なくともいずれかを介して半導体素子３のスイッチング回路３２１（回路部）に導通している。半導体装置Ａ１０は、第２端子部２２と素子第１面３２０との間に介在する第１導電部６をさらに備え、第１導電部６は、第２端子部２２および素子第１面３２０の双方に接続されている。第１導電部６は、スイッチング回路３２１および制御回路３２２（回路部）と絶縁されている。
　このような構成によれば、半導体素子３の機能を果たす回路部と導通しない第１導電部６は、複数の第１電極３３よりも封止樹脂４によるパッケージの隅部に近い位置にある。したがって、第１導電部６の第２端子部２２との接合部においては、複数の第１電極３３の第３主部１０３（第３主面１１３）との接合部よりも内部応力が大きくなる。第１導電部６は、半導体素子３の機能を果たすスイッチング回路３２１（回路部）と接続されずに絶縁されており、半導体素子３について電気的な導通経路とならない。このため、スイッチング回路３２１（回路部）と導通する複数の第１電極３３においては、封止樹脂４の隅部に近接する第１導電部６を設けることで接合部の内部応力が低減される。その結果、フリップチップ実装により搭載された半導体素子３の接合信頼性を向上することができる。
　半導体装置Ａ１０において、２つの第２端子部２２が複数の第１端子部２１に対して第１方向ｘの一方側および他方側に配置されている。また、２つの第２端子部２２それぞれと半導体層３２の素子第１面３２０との間に介在する２つの第１導電部６が設けられている。このような構成によれば、複数の第１電極３３のうち配列方向（第１方向ｘ）の両端に位置する第１電極３３の接合部の内部応力を低減することができる。このことは、半導体素子３の接合信頼性を向上するうえでより好ましい。
　複数の第１電極３３は、第１方向ｘに沿って配列されている。各第１導電部６は、第１方向ｘに見て複数の第１電極３３と重なっている。このような構成によれば、数の第１電極３３の接合部の内部応力を効率よく低減することができる。
　図１４に示すように、フリップチップ実装される半導体素子３について、たとえばリード１に対して第１方向ｘに少し傾いた状態で搭載されると、複数の第１電極３３に対して第１方向ｘの両端に配置された２つの第１導電部６においては、接合層６１の接合状態の変化が顕著に現れる。本実施形態において、半導体層３２（半導体素子３）は、２つの第１導電部６の双方に導通する第１配線３２５を有する。このような構成によれば、２つの第１導電部６が接続された２つの第２端子部２２を利用して当該２つの第１導電部６および第１配線３２５の経路を電気的に測定することで、第１導電部６の接合部（接合層６１）の接合状態の変化を抵抗値の変動として検出することができる。これにより、２つの第１導電部６の接合部、および第１方向ｘにおいてこれら第１導電部６の間に配置された複数の第１電極３３の接合部について、接合状態を確認することが可能である。このことは、フリップチップ実装された半導体素子３を有する半導体装置Ａ１０の接合信頼性の向上につながる。
　第１実施形態の変形例：
　図１５、図１６は、第１実施形態の変形例に係る半導体装置Ａ１１を示している。図１５は、半導体装置Ａ１１を示す平面図である。図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。なお、図１５以降の図面において、上記実施形態の半導体装置Ａ１０と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。図１５は、理解の便宜上、半導体素子３および封止樹脂４を透過している。同図において、透過した半導体素子３および封止樹脂４を想像線（二点鎖線）で示している。
　本変形例の半導体装置Ａ１１においては、上記実施形態の第２端子部２２に代えて第２端子部２３が設けられており、それに伴い種々の変更が施されている。本変形例では、複数の第１端子部２１に対して第１方向ｘの一方側に、２つの第２端子部２３が近接して配置されている。また、複数の第１端子部２１に対して第１方向ｘの他方側においても、上記とは別に２つの第２端子部２３が近接して配置されている。
　図１５、図１６に示すように、第２端子部２３は、延出部２３１、第３実装面２３２および第４側面２３３を有する。延出部２３１は、封止樹脂４の第１方向ｘの端および第２方向ｙの端よりも封止樹脂４の内方に延出する部分である。この延出部２３１（第２端子部２３）には、第１導電部６が接続されている。第３実装面２３２は、厚さ方向ｚの他方側を向く。第４側面２３３は、第１方向ｘまたは第２方向ｙのいずれかを向く。複数の第１端子部２１に対して第１方向ｘの一方側に配置された２つの第２端子部２３のうち、一方の第２端子部２３の第４側面２３３は第１方向ｘの一方側を向き、他方の第２端子部２３の第４側面２３３は第２方向ｙの一方側を向く。複数の第１端子部２１に対して第１方向ｘの他方側に配置された２つの第２端子部２３のうち、一方の第２端子部２３の第４側面２３３は第１方向ｘの他方側を向き、他方の第２端子部２３の第４側面２３３は第２方向ｙの一方側を向く。本変形例において、第４側面２３３は、第３実装面２３２につながり、且つ面一状である。第３実装面２３２および第４側面２３３は、封止樹脂４から露出している。
　図１５、図１６に示すように、複数の第１端子部２１に対し第１方向ｘの一方側に配置された２つの第２端子部２２それぞれと半導体層３２の素子第１面３２０との間に介在する２つの第１導電部６が設けられている。また、複数の第１端子部２１に対し第１方向ｘの他方側に配置された２つの第２端子部２２それぞれと半導体層３２の素子第１面３２０との間に介在する、上記とは別の２つの第１導電部６が設けられている。
　図１５に示すように、半導体装置Ａ１１において、半導体素子３は、上記実施形態の第１配線３２５に代えて、半導体層３２に設けられた第２配線３２６を有する。図１５において、第２配線３２６の経路を簡略化して点線で表している。第２配線３２６は、スイッチング回路３２１、制御回路３２２および上記の配線層のいずれにも導通していない。本変形例では、複数の第１端子部２１に対して第１方向ｘの一方側に配置された２つの第２端子部２３、および複数の第１端子部２１に対して第１方向ｘの他方側に配置された２つの第２端子部２３それぞれに対応して、第２配線３２６が第１方向ｘの一方側および他方側の２箇所に設けられている。
　各第１導電部６は、半導体層３２におけるスイッチング回路３２１、制御回路３２２および上記配線層のいずれにも導通していない。したがって、各第１導電部６は、スイッチング回路３２１および制御回路３２２（回路部）と絶縁されている。その一方、複数の第１電極３３に対して第１方向ｘの一方側に配置された２つの第１導電部６の各々は、半導体層３２における一方の第２配線３２６に導通している。複数の第１電極３３に対して第１方向ｘの他方側に配置された２つの第１導電部６の各々は、半導体層３２における他方の第２配線３２６に導通している。
　本変形例の半導体装置Ａ１１によれば、半導体素子３の機能を果たす回路部と導通しない第１導電部６は、複数の第１電極３３よりも封止樹脂４によるパッケージの隅部に近い位置にある。したがって、第１導電部６の第２端子部２３との接合部においては、複数の第１電極３３の第３主部１０３（第３主面１１３）との接合部よりも内部応力が大きくなる。第１導電部６は、半導体素子３の機能を果たすスイッチング回路３２１（回路部）と接続されずに絶縁されており、半導体素子３について電気的な導通経路とならない。このため、スイッチング回路３２１（回路部）と導通する複数の第１電極３３においては、封止樹脂４の隅部に近接する第１導電部６を設けることで接合部の内部応力が低減される。その結果、フリップチップ実装により搭載された半導体素子３の接合信頼性を向上することができる。
　半導体装置Ａ１１において、複数の第１端子部２１に対して第１方向ｘの一方側には、２つの第２端子部２３が近接して配置されている。また、当該２つの第２端子部２３それぞれと半導体層３２の素子第１面３２０との間に介在する２つの第１導電部６が設けられている。半導体層３２（半導体素子３）は、当該２つの第１導電部６の双方に導通する第２配線３２６を有する。このような構成によれば、２つの第１導電部６が接続された２つの第２端子部２３を利用して当該２つの第１導電部６および第２配線３２６の経路を電気的に測定することで、第１導電部６の接合部の接合状態の変化を抵抗値の変動として検出することができる。これにより、封止樹脂４によるパッケージにおいて第１方向ｘの一方側且つ第２方向ｙの一方側の隅部に位置する２つの第１導電部６の接合部について、接合状態を確認することが可能である。このことは、フリップチップ実装された半導体素子３を有する半導体装置Ａ１１の接合信頼性の向上につながる。
　本変形例では、複数の第１端子部２１に対して第１方向ｘの他方側には、２つの第２端子部２３が近接して配置されている。また、当該２つの第２端子部２３それぞれと半導体層３２の素子第１面３２０との間に介在する、上記とは別の２つの第１導電部６が設けられている。半導体層３２（半導体素子３）は、当該２つの第１導電部６の双方に導通する第２配線３２６を有する。このような構成によれば、２つの第１導電部６が接続された２つの第２端子部２３を利用して当該２つの第１導電部６および第２配線３２６の経路を電気的に測定することで、第１導電部６の接合部の接合状態の変化を抵抗値の変動として検出することができる。これにより、封止樹脂４によるパッケージにおいて第１方向ｘの他方側且つ第２方向ｙの一方側の隅部に位置する２つの第１導電部６の接合部について、接合状態を確認することが可能である。その他にも、上記実施形態の半導体装置Ａ１０と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　第２実施形態：
　図１７は、本開示の第２実施形態に係る半導体装置Ａ２０を示している。図１７は、半導体装置Ａ２０を示す平面図である。図１７は、理解の便宜上、半導体素子３および封止樹脂４を透過している。同図において、透過した半導体素子３および封止樹脂４を想像線（二点鎖線）で示している。
　本実施形態の半導体装置Ａ２０においては、上記実施形態の半導体層３２（半導体素子３）に設けられた第１配線３２５に代えて、第３配線３２７が設けられている。第３配線３２７の経路を簡略化して点線で表している。第３配線３２７は、第１導電部６と、複数の第１電極３３のいずれかとの双方に導通している。本実施形態では、複数の第１端子部２１に対して第１方向ｘの一方側および他方側に設けられた２つの第２端子部２２それぞれに対応して、第３配線３２７が第１方向ｘの一方側および他方側の２箇所に設けられている。第１方向ｘの一方側に設けられた第３配線３２７は、第１方向ｘの一方側に配置された第１導電部６と、複数の第１電極３３のうち第１方向ｘの一方側端に位置する第１電極３３とに導通する。第１方向ｘの他方側に設けられた第３配線３２７は、第１方向ｘの他方側に配置された第１導電部６と、複数の第１電極３３のうち第１方向ｘの他方側端に位置する第１電極３３とに導通する。
　本実施形態の半導体装置Ａ２０によれば、第１導電部６は、複数の第１電極３３よりも封止樹脂４によるパッケージの隅部に近い位置にある。したがって、第１導電部６の第２端子部２２との接合部においては、複数の第１電極３３の第３主部１０３（第３主面１１３）との接合部よりも内部応力が大きくなる。このため、スイッチング回路３２１（回路部）と導通する複数の第１電極３３においては、封止樹脂４の隅部に近接する第１導電部６を設けることで接合部の内部応力が低減される。その結果、フリップチップ実装により搭載された半導体素子３の接合信頼性を向上することができる。
　半導体装置Ａ２０において、２つの第２端子部２２が複数の第１端子部２１に対して第１方向ｘの一方側および他方側に配置されている。また、２つの第２端子部２２それぞれと半導体層３２の素子第１面３２０との間に介在する２つの第１導電部６が設けられている。このような構成によれば、複数の第１電極３３のうち配列方向（第１方向ｘ）の両端に位置する第１電極３３の接合部の内部応力を低減することができる。このことは、半導体素子３の接合信頼性を向上するうえでより好ましい。
　複数の第１電極３３は、第１方向ｘに沿って配列されている。各第１導電部６は、第１方向ｘに見て複数の第１電極３３と重なっている。このような構成によれば、複数の第１電極３３の接合部の内部応力を効率よく低減することができる。
　半導体装置Ａ２０において、半導体層３２（半導体素子３）は、第１導電部６と複数の第１電極３３のいずれかとの双方に導通する第３配線３２７を有する。このような構成によれば、第１導電部６が接続された第２端子部２２と、第１電極３３に導通する第１端子部２１とを利用して、当該第１導電部６、第１電極３３および第３配線３２７の経路を電気的に測定することで、第１導電部６の接合部の接合状態の変化を抵抗値の変動として検出することができる。これにより、２つの第１導電部６それぞれの接合部について、接合状態を確認することが可能である。このことは、フリップチップ実装された半導体素子３を有する半導体装置Ａ２０の接合信頼性の向上につながる。
　本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
　上記実施形態において、第１端子部２１の第１側面２１２が第１樹脂側面４３１と面一状である場合について説明したが、これに限定されない。第１端子部２１（第１側面２１２）が封止樹脂４の外方に突出する形状であってもよい。また、第１端子部２１の第２方向ｙにおける先端の一部とその周囲の封止樹脂４の一部とが切除されることにより、第１側面２１２が厚さ方向ｚに見て第１樹脂側面４３１よりも封止樹脂４の内方に位置するように構成してもよい。上記の第１端子部２１の第１側面２１２と同様の変更は、第１端子部２１の第２端子部２２の第２側面２２３および第３側面２２４についても適用することができる。第２端子部２２（第２側面２２３および第３側面２２４）が封止樹脂４の外方に突出する形状であってもよい。また、第２側面２２３が厚さ方向ｚに見て第１樹脂側面４３１よりも封止樹脂４の内方に位置し、第３側面２２４が厚さ方向ｚに見て第２樹脂側面４３３（４３４）よりも封止樹脂４の内方に位置するように構成してもよい。
　上記実施形態では、第２端子部２２およびこれに接続された第１導電部６が、封止樹脂４において第２方向ｙの一方側で第１方向ｘの両側の隅部に配置された構成について説明したが、第２端子部２２および第１導電部６を封止樹脂４の４隅の各々に配置してもよい。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　厚さ方向の一方側を向く主面を有するリードと、
　回路部と、前記厚さ方向において前記主面に対向する素子第１面と、前記素子第１面に設けられた複数の第１電極と、を有し、前記複数の第１電極が前記主面に接続された半導体素子と、
　前記リードの一部、および前記半導体素子を覆う封止樹脂と、
　第１導電部と、を備え、
　前記リードは、前記厚さ方向に対して直交する第１方向に沿って配列された複数の第１端子部と、前記複数の第１端子部よりも前記封止樹脂の前記第１方向の端に近い位置に配置された第２端子部と、を含み、
　前記複数の第１電極の各々は、前記回路部に導通しており、
　前記複数の第１端子部の各々は、前記複数の第１電極の少なくともいずれかを介して前記回路部に導通しており、
　前記第１導電部は、前記第２端子部と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続されており、
　前記第１導電部は、前記回路部と絶縁されている、半導体装置。
　付記２．
　前記リードは、前記複数の第１端子部に対して前記第１方向の一方側および他方側に配置された２つの前記第２端子部を含み、
　２つの前記第２端子部それぞれと前記素子第１面との間に介在する２つの前記第１導電部を備える、付記１に記載の半導体装置。
　付記３．
　前記半導体素子は、２つの前記第１導電部の双方に導通する第１配線を有する、付記２に記載の半導体装置。
　付記４．
　前記複数の第１端子部の各々は、前記厚さ方向の他方側を向く第１実装面と、前記厚さ方向および前記第１方向の双方に直交する第２方向を向く第１側面と、を有し、
　前記第１実装面および前記第１側面は、前記封止樹脂から露出している、付記１ないし３のいずれかに記載の半導体装置。
　付記５．
　前記封止樹脂は、前記第２方向の端に位置し、且つ前記第２方向を向く第１樹脂側面を有し、
　前記第１側面は、前記第１樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面よりも前記封止樹脂の内方に位置する、付記４に記載の半導体装置。
　付記６．
　前記第２端子部は、前記厚さ方向の他方側を向く第２実装面と、前記第２方向を向く第２側面と、前記第１方向を向く第３側面と、を有し、
　前記第２実装面、前記第２側面および前記第３側面は、前記封止樹脂から露出している、付記５に記載の半導体装置。
　付記７．
　前記封止樹脂は、前記第１方向の端に位置し、且つ前記第１方向を向く第２樹脂側面を有し、
　前記第２側面は、前記第１樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面よりも前記封止樹脂の内方に位置し、
　前記第３側面は、前記第２樹脂側面と面一状、または前記厚さ方向に見て前記第２樹脂側面よりも前記封止樹脂の内方に位置する、付記６に記載の半導体装置。
　付記８．
　前記複数の第１電極は、前記第１方向に沿って配列されている、付記１ないし７のいずれかに記載の半導体装置。
　付記９．
　前記第１導電部は、前記第１方向に見て、前記複数の第１電極と重なる、付記８に記載の半導体装置。
　付記１０．
　前記リードは、前記複数の第１端子部に対して前記第１方向の一方側に近接して配置された２つの前記第２端子部を含み、
　２つの前記第２端子部それぞれと前記素子第１面との間に介在する２つの前記第１導電部を備え、
　前記半導体素子は、２つの前記第１導電部の双方に導通する第２配線を有する、付記１に記載の半導体装置。
　付記１１．
　前記複数の第１端子部の各々は、前記厚さ方向の他方側を向く第１実装面と、前記厚さ方向および前記第１方向の双方に直交する第２方向を向く第１側面と、を有し、
　前記第１実装面および前記第１側面は、前記封止樹脂から露出している、付記１０に記載の半導体装置。
　付記１２．
　前記封止樹脂は、前記第２方向の端に位置し、且つ前記第２方向を向く第１樹脂側面を有し、
　前記第１側面は、前記第１樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面よりも前記封止樹脂の内方に位置する、付記１１に記載の半導体装置。
　付記１３．
　前記第２端子部は、前記厚さ方向の他方側を向く第３実装面と、前記第１方向または前記第２方向を向く第４側面と、を有し、
　前記第３実装面および前記第４側面は、前記封止樹脂から露出している、付記１２に記載の半導体装置。
　付記１４．
　前記封止樹脂は、前記第１方向の端に位置し、且つ前記第１方向を向く第２樹脂側面を有し、
　前記第４側面は、前記第１樹脂側面もしくは前記第２樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面もしくは前記第２樹脂側面よりも前記封止樹脂の内方に位置する、付記１３に記載の半導体装置。
　付記１５．
　厚さ方向の一方側を向く主面を有するリードと、
　回路部と、前記厚さ方向において前記主面に対向する素子第１面と、前記素子第１面に設けられた複数の第１電極と、を有し、前記複数の第１電極が前記主面に接続された半導体素子と、
　前記リードの一部、および前記半導体素子を覆う封止樹脂と、を備え、
　前記リードは、前記厚さ方向に対して直交する第１方向に沿って配列された複数の第１端子部と、前記複数の第１端子部よりも前記封止樹脂の前記第１方向の端に近い位置に配置された第２端子部と、を含み、
　前記複数の第１電極の各々は、前記回路部に導通しており、
　前記複数の第１端子部の各々は、前記複数の第１電極の少なくともいずれかを介して前記回路部に導通しており、
　前記第３端子部と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続された第２導電部を備え、
　前記半導体素子は、前記複数の第１電極のいずれかと前記第２導電部との双方に導通する第３配線を有する、半導体装置。
Ａ１０，Ａ１１，Ａ２０：半導体装置　　　１：リード
１０：主部　　　１０１：第１主部
１０２：第２主部　　　１０３：第３主部
１０４：第４主部　　　１０５：第５主部
１１：主面　　　１１１：第１主面
１１２：第２主面　　　１１３：第３主面
１１４：第４主面　　　１１５：第５主面
１２：裏面　　　１２１：第１裏面
１２２：第２裏面　　　２１：第１端子部
２１１：第１実装面　　　２１２：第１側面
２２：第２端子部　　　２２１：延出部
２２２：第２実装面　　　２２３：第２側面
２２４：第３側面　　　２３：第２端子部
２３１：延出部　　　２３２：第３実装面
２３３：第４側面　　　２５，２６，２７，２８：端子部
２５１，２６１，２７１，２８１：実装面
２５２，２６２，２７２，２８２：側面
３：半導体素子　　　３１：半導体基板
３２：半導体層　　　３２０：素子第１面
３２１：スイッチング回路　　　３２２：制御回路
３２５：第１配線　　　３２６：第２配線
３２７：第３配線　　　３３：第１電極
３３１：接合層　　　３４，３５：電極
４：封止樹脂　　　４１：樹脂主面
４２：樹脂裏面　　　４３１，４３２：第１樹脂側面
４３３，４３４：第２樹脂側面
４３，４４４：第２樹脂中間面
４５１，４５２：第１樹脂内側側面
４５３，４５４：第２樹脂内側側面
６：第１導電部　　　６１：接合層
ｘ：第１方向　　　ｙ：第２方向　　　ｚ：厚さ方向

Claims (14)

  1. 　厚さ方向の一方側を向く主面を有するリードと、
    　回路部と、前記厚さ方向において前記主面に対向する素子第１面と、前記素子第１面に設けられた複数の第１電極と、を有し、前記複数の第１電極が前記主面に接続された半導体素子と、
    　前記リードの一部、および前記半導体素子を覆う封止樹脂と、
    　第１導電部と、を備え、
    　前記リードは、前記厚さ方向に対して直交する第１方向に沿って配列された複数の第１端子部と、前記複数の第１端子部よりも前記封止樹脂の前記第１方向の端に近い位置に配置された第２端子部と、を含み、
    　前記複数の第１電極の各々は、前記回路部に導通しており、
    　前記複数の第１端子部の各々は、前記複数の第１電極の少なくともいずれかを介して前記回路部に導通しており、
    　前記第１導電部は、前記第２端子部と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続されており、
    　前記第１導電部は、前記回路部と絶縁されている、半導体装置。
  2. 　前記リードは、前記複数の第１端子部に対して前記第１方向の一方側および他方側に配置された２つの前記第２端子部を含み、
    　２つの前記第２端子部それぞれと前記素子第１面との間に介在する２つの前記第１導電部を備える、請求項１に記載の半導体装置。
  3. 　前記半導体素子は、２つの前記第１導電部の双方に導通する第１配線を有する、請求項２に記載の半導体装置。
  4. 　前記複数の第１端子部の各々は、前記厚さ方向の他方側を向く第１実装面と、前記厚さ方向および前記第１方向の双方に直交する第２方向を向く第１側面と、を有し、
    　前記第１実装面および前記第１側面は、前記封止樹脂から露出している、請求項１ないし３のいずれかに記載の半導体装置。
  5. 　前記封止樹脂は、前記第２方向の端に位置し、且つ前記第２方向を向く第１樹脂側面を有し、
    　前記第１側面は、前記第１樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面よりも前記封止樹脂の内方に位置する、請求項４に記載の半導体装置。
  6. 　前記第２端子部は、前記厚さ方向の他方側を向く第２実装面と、前記第２方向を向く第２側面と、前記第１方向を向く第３側面と、を有し、
    　前記第２実装面、前記第２側面および前記第３側面は、前記封止樹脂から露出している、請求項５に記載の半導体装置。
  7. 　前記封止樹脂は、前記第１方向の端に位置し、且つ前記第１方向を向く第２樹脂側面を有し、
    　前記第２側面は、前記第１樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面よりも前記封止樹脂の内方に位置し、
    　前記第３側面は、前記第２樹脂側面と面一状、または前記厚さ方向に見て前記第２樹脂側面よりも前記封止樹脂の内方に位置する、請求項６に記載の半導体装置。
  8. 　前記複数の第１電極は、前記第１方向に沿って配列されている、請求項１ないし７のいずれかに記載の半導体装置。
  9. 　前記第１導電部は、前記第１方向に見て、前記複数の第１電極と重なる、請求項８に記載の半導体装置。
  10. 　前記リードは、前記複数の第１端子部に対して前記第１方向の一方側に近接して配置された２つの前記第２端子部を含み、
    　２つの前記第２端子部それぞれと前記素子第１面との間に介在する２つの前記第１導電部を備え、
    　前記半導体素子は、２つの前記第１導電部の双方に導通する第２配線を有する、請求項１に記載の半導体装置。
  11. 　前記複数の第１端子部の各々は、前記厚さ方向の他方側を向く第１実装面と、前記厚さ方向および前記第１方向の双方に直交する第２方向を向く第１側面と、を有し、
    　前記第１実装面および前記第１側面は、前記封止樹脂から露出している、請求項１０に記載の半導体装置。
  12. 　前記封止樹脂は、前記第２方向の端に位置し、且つ前記第２方向を向く第１樹脂側面を有し、
    　前記第１側面は、前記第１樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面よりも前記封止樹脂の内方に位置する、請求項１１に記載の半導体装置。
  13. 　前記第２端子部は、前記厚さ方向の他方側を向く第３実装面と、前記第１方向または前記第２方向を向く第４側面と、を有し、
    　前記第３実装面および前記第４側面は、前記封止樹脂から露出している、請求項１２に記載の半導体装置。
  14. 　前記封止樹脂は、前記第１方向の端に位置し、且つ前記第１方向を向く第２樹脂側面を有し、
    　前記第４側面は、前記第１樹脂側面もしくは前記第２樹脂側面と面一状、または前記厚さ方向に見て前記第１樹脂側面もしくは前記第２樹脂側面よりも前記封止樹脂の内方に位置する、請求項１３に記載の半導体装置。
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