WO2024106219A1 - 半導体装置 - Google Patents

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WO2024106219A1
WO2024106219A1 PCT/JP2023/039565 JP2023039565W WO2024106219A1 WO 2024106219 A1 WO2024106219 A1 WO 2024106219A1 JP 2023039565 W JP2023039565 W JP 2023039565W WO 2024106219 A1 WO2024106219 A1 WO 2024106219A1
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WO
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main surface
semiconductor device
semiconductor element
terminal
conductive layer
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Application number
PCT/JP2023/039565
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English (en)
French (fr)
Inventor
克彦 吉原
Original Assignee
ローム株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses an example of such a semiconductor device.
  • the semiconductor device disclosed in this document comprises a first wiring layer and a second wiring layer that are separated from each other, a first semiconductor element conductively bonded to the first wiring layer, a second semiconductor element conductively bonded to the second wiring layer and conducting to the first semiconductor element, and a first terminal conducting to the second semiconductor element.
  • the semiconductor device further comprises a first gate wiring layer disposed on the first wiring layer, and a gate wire conductively bonded to the first semiconductor element and the first gate wiring layer.
  • the first terminal covers the first gate wiring layer and the gate wire. Therefore, in manufacturing the semiconductor device, the gate wire is conductively bonded to the first semiconductor element and the first gate wiring layer using a bonding tool, and then the first terminal is placed.
  • a bonding tool may be used to conductively bond the gate wire to the first semiconductor element and the first gate wiring layer. If this manufacturing process is used to miniaturize the semiconductor device, the bonding tool may interfere with the first terminal when conductively bonding the gate wire to the first gate wiring layer. If the bonding tool interferes with the first terminal, sufficient compressive force will not be applied to the portion of the gate wire that contacts the first gate wiring layer, which may result in poor bonding of the gate wire to the first gate wiring layer.
  • An object of the present disclosure is to provide a semiconductor device that is an improvement over conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device that can reduce the possibility of poor bonding of conductive members to wiring.
  • the semiconductor device provided by the first aspect of the present disclosure includes a first conductive layer having a first main surface facing a first direction, a first semiconductor element bonded to the first main surface, a second conductive layer having a second main surface facing the same side as the first main surface in the first direction and spaced from the first conductive layer in a second direction perpendicular to the first direction, a second semiconductor element bonded to the second main surface, a first gate wiring located on the opposite side of the second semiconductor element relative to the first semiconductor element in the second direction and disposed on the first main surface, a first terminal conductive to the second semiconductor element, and a first conductive member conductively bonded to the first semiconductor element and the first gate wiring.
  • the first terminal includes an internal connection portion located closest to the second semiconductor element, an intermediate portion connected to the internal connection portion, and an external connection portion located on the opposite side of the internal connection portion relative to the intermediate portion in the second direction and connected to the intermediate portion.
  • the intermediate portion is located on the opposite side of the first semiconductor element with respect to the first gate wiring in the second direction.
  • the internal connection portion includes a first surface that faces the same side as the first main surface in the first direction.
  • the intermediate portion includes a second surface that is connected to the first surface. A normal direction of the second surface intersects with the first direction.
  • the above configuration can reduce the possibility of poor bonding of conductive members to wiring, for example, in semiconductor devices.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure, seen through a sealing resin.
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 3 is a left side view of the semiconductor device shown in FIG.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure, seen through a sealing resin.
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • FIG. 11 is a cross-sectional view taken along line XI-XI of FIG.
  • FIG. 12 is a partially enlarged view of FIG.
  • FIG. 13 is a partially enlarged cross-sectional view of a semiconductor device according to a first modified example of the first embodiment of the present disclosure.
  • FIG. 14 is a partially enlarged cross-sectional view of a semiconductor device according to a second modified example of the first embodiment of the present disclosure.
  • FIG. 15 is a plan view of the semiconductor device according to the second embodiment of the present disclosure, seen through the sealing resin.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG.
  • the semiconductor device A10 may include a pair of base materials 10, a first conductive layer 11, a second conductive layer 12, a plurality of first semiconductor elements 21, a plurality of second semiconductor elements 22, a first terminal 31, a second terminal 32, a third terminal 33, and a sealing resin 50.
  • the semiconductor device A10 may further include a first insulating layer 13, a first gate lead 14, a first detection lead 15, a plurality of first conductive members 41, a plurality of second conductive members 42, a plurality of third conductive members 43, and a plurality of fourth conductive members 44.
  • the semiconductor device A10 may further include a second insulating layer 16, a second gate lead 17, a second detection lead 18, a plurality of fifth conductive members 45, and a plurality of sixth conductive members 46.
  • FIG. 1 shows the sealing resin 50 in a see-through manner.
  • the outer shape of the sealing resin 50 seen through is shown by an imaginary line (a two-dot chain line).
  • the line IV-IV, the line V-V, and the line VI-VI are each shown by a dashed dot line.
  • first direction z the normal direction of the first main surface 111 of the first conductive layer 11 (described below) is referred to as the "first direction z.”
  • second direction x One direction perpendicular to the first direction z
  • third direction y A direction perpendicular to both the first direction z and the second direction x is referred to as the "third direction y.”
  • the semiconductor device A10 can convert DC power applied to the first terminal 31 and the second terminal 32 into AC power using a plurality of first semiconductor elements 21 and a plurality of second semiconductor elements 22.
  • the converted AC power can be input to a power supply target such as a motor from the third terminal 33.
  • the semiconductor device A10 can form part of a power conversion circuit such as an inverter.
  • each of the pair of substrates 10 may be located on the opposite side of the first semiconductor elements 21 and the second semiconductor elements 22 in the first direction z with respect to the first conductive layer 11 and the second conductive layer 12.
  • the pair of substrates 10 may individually support the first conductive layer 11 and the second conductive layer 12.
  • each of the pair of substrates 10 may be composed of a DBC (Direct Bonded Copper) substrate.
  • each of the pair of substrates 10 may include a substrate 101, a support layer 102, and a heat dissipation layer 103.
  • the pair of substrates 10 may be covered with a sealing resin 50 except for a portion of the heat dissipation layer 103.
  • the substrate 101 may include a portion located between the support layer 102 and the heat dissipation layer 103 in the first direction z.
  • the substrate 101 may be made of a material with a relatively high thermal conductivity.
  • the substrate 101 may be made of ceramics including aluminum nitride (AlN), for example.
  • AlN aluminum nitride
  • the dimension of the substrate 101 in the first direction z may be smaller than the dimension of each of the first conductive layer 11 and the second conductive layer 12 in the first direction z.
  • the support layer 102 may be located between the substrate 101 and the first conductive layer 11, or between the substrate 101 and the second conductive layer 12 in the first direction z.
  • the composition of the support layer 102 may include copper (Cu).
  • the support layer 102 When viewed in the first direction z, the support layer 102 may be surrounded by the periphery of the substrate 101.
  • the heat dissipation layer 103 may be located on the opposite side to the support layer 102 with respect to the substrate 101 in the first direction z. As shown in Figure 4, the heat dissipation layer 103 may be exposed to the outside from the sealing resin 50. When using the semiconductor device A10, a heat sink (not shown) may be bonded to the heat dissipation layer 103.
  • the composition of the heat dissipation layer 103 may include copper. When viewed in the first direction z, the heat dissipation layer 103 may be surrounded by the periphery of the substrate 101.
  • the first conductive layer 11 and the second conductive layer 12 may be individually bonded to the support layer 102 of each of the pair of substrates 10, for example, via solder.
  • the composition of the first conductive layer 11 and the second conductive layer 12 may include copper.
  • the second conductive layer 12 may be located away from the first conductive layer 11 in the second direction x.
  • the first conductive layer 11 may have a first main surface 111 that faces the opposite side to the side on which the pair of substrates 10 are located, with the first conductive layer 11 as a reference, in the first direction z.
  • the first main surface 111 may face the multiple first semiconductor elements 21.
  • the second conductive layer 12 may have a second main surface 121 that faces the same side as the first main surface 111 in the first direction z.
  • the second main surface 121 may face the multiple second semiconductor elements 22.
  • the first semiconductor elements 21 may be bonded to the first main surface 111 of the first conductive layer 11 as shown in FIG. 4 and FIG. 5.
  • the first semiconductor elements 21 may all be the same type of element.
  • the first semiconductor elements 21 (or at least one of the first semiconductor elements 21) may be, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • the first semiconductor elements 21 (or at least one of the first semiconductor elements 21) may be field effect transistors including MISFETs (Metal-Insulator-Semiconductor Field-Effect Transistors) or bipolar transistors such as IGBTs (Insulated Gate Bipolar Transistors).
  • the first semiconductor elements 21 are n-channel MOSFETs with a vertical structure, but the present disclosure is not limited to this.
  • the first semiconductor elements 21 (or at least one of the first semiconductor elements 21) may include a compound semiconductor substrate.
  • the composition of the compound semiconductor substrate may include silicon carbide (SiC).
  • the first semiconductor elements 21 may be arranged, for example, along the third direction y.
  • Each of the multiple first semiconductor elements 21 may have a first back surface electrode 211, a first main surface electrode 212, and a first gate electrode 213.
  • the first back surface electrode 211 may face the first main surface 111 of the first conductive layer 11.
  • the first back surface electrode 211 may be configured to carry a current corresponding to the power before being converted by the first semiconductor element 21.
  • the first back surface electrode 211 may correspond to the drain electrode of the first semiconductor element 21.
  • the first back surface electrode 211 may be conductively bonded to the first main surface 111 via the conductive bonding layer 29.
  • the first back surface electrode 211 of each of the multiple first semiconductor elements 21 may be electrically connected to the first conductive layer 11.
  • the conductive bonding layer 29 may be, for example, solder.
  • the conductive bonding layer 29 may be, for example, a sintered metal containing silver.
  • the first principal surface electrode 212 may be located on the opposite side to the first back surface electrode 211 in the first direction z. A current corresponding to the power converted by the first semiconductor element 21 may flow through the first principal surface electrode 212. In other words, the first principal surface electrode 212 may correspond to the source electrode of the first semiconductor element 21.
  • the first gate electrode 213 may be located on the same side as the first principal surface electrode 212 in the first direction z.
  • a gate voltage for driving the first semiconductor element 21 may be applied to the first gate electrode 213.
  • the area of the first gate electrode 213 may be smaller than the area of the first principal surface electrode 212.
  • the multiple second semiconductor elements 22 may be bonded to the second main surface 121 of the second conductive layer 12, as shown in Figures 4 to 6.
  • the multiple second semiconductor elements 22 may be the same type of element as the multiple first semiconductor elements 21.
  • the multiple second semiconductor elements 22 (or at least one of the second semiconductor elements 22) may be an n-channel type MOSFET with a vertical structure.
  • the multiple second semiconductor elements 22 may be arranged, for example, along the third direction y.
  • Each of the multiple second semiconductor elements 22 may have a second back surface electrode 221, a second main surface electrode 222, and a second gate electrode 223.
  • the second back surface electrode 221 may face the second main surface 121 of the second conductive layer 12.
  • a current corresponding to the power before being converted by the second semiconductor element 22 may flow through the second back surface electrode 221.
  • the second back surface electrode 221 may correspond to the drain electrode of the second semiconductor element 22.
  • the second back surface electrode 221 may be conductively bonded to the second main surface 121 via the conductive bonding layer 29.
  • the second back surface electrode 221 of each of the multiple second semiconductor elements 22 may be conductive to the second conductive layer 12.
  • the second principal surface electrode 222 may be located on the opposite side to the second back surface electrode 221 in the first direction z. A current corresponding to the power converted by the second semiconductor element 22 may flow through the second principal surface electrode 222.
  • the second principal surface electrode 222 may correspond to the source electrode of the second semiconductor element 22.
  • the second gate electrode 223 may be located on the same side as the second principal surface electrode 222 in the first direction z.
  • a gate voltage for driving the second semiconductor element 22 may be applied to the second gate electrode 223.
  • the area of the second gate electrode 223 may be smaller than the area of the second principal surface electrode 222.
  • the first gate lead 14 may be mounted on the first insulating layer 13 as shown in FIG. 1 and FIG. 7.
  • the first gate lead 14 may be made of a material including, for example, copper or a copper alloy.
  • the first gate lead 14 may include a first gate wiring 141, a first gate terminal 142, and a connecting portion 143.
  • the first gate wiring 141 may be mounted on the first insulating layer 13. That is, the first gate wiring 141 may be disposed on the first main surface 111 of the first conductive layer 11. The first gate wiring 141 may be in contact with the first insulating layer 13. The first gate wiring 141 may be located on the opposite side of the multiple second semiconductor elements 22 with respect to the multiple first semiconductor elements 21 in the second direction x. The first gate wiring 141 may be in a form extending in the third direction y. The first gate wiring 141 may be electrically connected to the first gate electrode 213 of each of the multiple first semiconductor elements 21.
  • the maximum static friction coefficient between the first insulating layer 13 and the first main surface 111 of the first conductive layer 11 can be greater than the maximum static friction coefficient between the first main surface 111 and the first gate wiring 141.
  • the maximum static friction coefficient between the first insulating layer 13 and the first gate wiring 141 can be greater than the maximum static friction coefficient between the first main surface 111 and the first gate wiring 141.
  • the first gate terminal 142 may be located farther from the first insulating layer 13 in the first direction z than the first gate wiring 141. As shown in FIGS. 3 and 7, the first gate terminal 142 may include a portion that stands up in the first direction z. This portion may be exposed to the outside from the sealing resin 50. A gate voltage for driving each of the multiple first semiconductor elements 21 may be applied to the first gate terminal 142.
  • the connecting portion 143 may connect the first gate wiring 141 and the first gate terminal 142. When viewed in the second direction x, the connecting portion 143 may be bent in the first direction z. The connecting portion 143 may be located away from the first insulating layer 13.
  • the first detection lead 15 may be mounted on the first insulating layer 13 as shown in FIG. 1 and FIG. 8. The first detection lead 15 may be located next to the first gate lead 14 in the second direction x.
  • the first detection lead 15 may be made of a material including, for example, copper or a copper alloy.
  • the first detection lead 15 may include a first detection wiring 151, a first detection terminal 152, and a connecting portion 153.
  • the first detection wiring 151 may be mounted on the first insulating layer 13. That is, the first detection wiring 151 may be disposed on the first main surface 111 of the first conductive layer 11. The first detection wiring 151 may be in contact with the first insulating layer 13. The first detection wiring 151 may be located between the first gate wiring 141 of the first gate lead 14 and the intermediate portion 312 of the first terminal 31 (described later) in the second direction x. The first detection wiring 151 may be in a form extending in the third direction y. The first detection wiring 151 may be electrically connected to the first main surface electrode 212 of each of the multiple first semiconductor elements 21.
  • the maximum static friction coefficient between the first insulating layer 13 and the first main surface 111 of the first conductive layer 11 can be greater than the maximum static friction coefficient between the first main surface 111 and the first detection wiring 151.
  • the maximum static friction coefficient between the first insulating layer 13 and the first detection wiring 151 can be greater than the maximum static friction coefficient between the first main surface 111 and the first detection wiring 151.
  • the first detection terminal 152 may be located farther from the first insulating layer 13 in the first direction z than the first detection wiring 151. As shown in FIGS. 3 and 8, the first detection terminal 152 may include a portion that stands up in the first direction z. This portion may be exposed to the outside from the sealing resin 50. A voltage of equal potential to the voltage applied to the first principal surface electrodes 212 of each of the multiple first semiconductor elements 21 may be applied to the first detection terminal 152.
  • the connecting portion 153 may connect the first detection wiring 151 and the first detection terminal 152 to each other.
  • the connecting portion 153 When viewed in the second direction x, the connecting portion 153 may be bent in the first direction z.
  • the connecting portion 153 may be located away from the first insulating layer 13.
  • each of the multiple first conductive members 41 can be conductively bonded to the first gate electrode 213 of any of the multiple first semiconductor elements 21 and the first gate wiring 141 of the first gate lead 14.
  • the first gate electrode 213 of each of the multiple first semiconductor elements 21 can be conductive to the first gate lead 14.
  • each of the multiple first conductive members 41 can be a wire.
  • Each of the multiple first conductive members 41 can be conductively bonded to the first gate electrode 213 by ball bonding.
  • Each of the multiple first conductive members 41 can be conductively bonded to the first gate wiring 141 by wedge bonding.
  • the composition of the multiple first conductive members 41 can include gold (Au).
  • the composition of the multiple first conductive members 41 can include at least one of copper and aluminum (Al), for example.
  • each of the multiple second conductive members 42 may be conductively joined to the first main surface electrode 212 of any of the multiple first semiconductor elements 21 and the first detection wiring 151 of the first detection lead 15.
  • the first main surface electrode 212 of each of the multiple first semiconductor elements 21 may be conductive to the first detection lead 15.
  • each of the multiple second conductive members 42 may be, for example, a wire.
  • Each of the multiple second conductive members 42 may be conductively joined to the first main surface electrode 212 by ball bonding.
  • Each of the multiple second conductive members 42 may be conductively joined to the first detection wiring 151 by wedge bonding.
  • the composition of the multiple second conductive members 42 may include aluminum.
  • the composition of the multiple second conductive members 42 may include, for example, copper.
  • the second insulating layer 16 may be disposed on the second main surface 121 of the second conductive layer 12, as shown in Figures 4 to 6, 9, and 10. As shown in Figure 1, the second insulating layer 16 may be located between the third terminal 33 and the multiple second semiconductor elements 22 in the second direction x. The second insulating layer 16 may extend in the third direction y. The second insulating layer 16 may be in contact with the second main surface 121.
  • the second insulating layer 16 may be made of an insulating material, for example, including an epoxy resin.
  • the second insulating layer 16 may be made of a core material made of a conductive material such as metal, and a coating layer made of an insulating material provided on the surface of the core material. When the second insulating layer 16 is made of an insulating material, the glass transition point of the second insulating layer 16 may be higher than the glass transition point of the sealing resin 50.
  • the second gate lead 17 may be mounted on the second insulating layer 16 as shown in FIG. 1 and FIG. 9.
  • the second gate lead 17 may be made of a material including, for example, copper or a copper alloy.
  • the second gate lead 17 may include a second gate wiring 171, a second gate terminal 172, and a connecting portion 173.
  • the second gate wiring 171 may be mounted on the second insulating layer 16.
  • the second gate wiring 171 may be disposed on the second main surface 121 of the second conductive layer 12.
  • the second gate wiring 171 may be in contact with the second insulating layer 16.
  • the second gate wiring 171 may be located between the third terminal 33 and the multiple second semiconductor elements 22 in the second direction x.
  • the second gate wiring 171 may be in a form extending in the third direction y.
  • the second gate wiring 171 may be conductive to the second gate electrode 223 of each of the multiple second semiconductor elements 22.
  • the maximum static friction coefficient between the second insulating layer 16 and the second main surface 121 of the second conductive layer 12 can be greater than the maximum static friction coefficient between the second main surface 121 and the second gate wiring 171.
  • the maximum static friction coefficient between the second insulating layer 16 and the second gate wiring 171 can be greater than the maximum static friction coefficient between the second main surface 121 and the second gate wiring 171.
  • the second gate terminal 172 may be located farther from the second insulating layer 16 in the first direction z than the second gate wiring 171. As shown in FIGS. 3 and 9, the second gate terminal 172 may include a portion that stands up in the first direction z. This portion may be exposed to the outside from the sealing resin 50. A gate voltage for driving each of the multiple second semiconductor elements 22 may be applied to the second gate terminal 172.
  • the connecting portion 173 may connect the second gate wiring 171 and the second gate terminal 172 to each other.
  • the connecting portion 173 When viewed in the second direction x, the connecting portion 173 may be bent in the first direction z.
  • the connecting portion 173 may be located away from the second insulating layer 16.
  • the second detection lead 18 may be mounted on the second insulating layer 16 as shown in FIG. 1 and FIG. 10.
  • the second detection lead 18 may be located next to the second gate lead 17 in the second direction x.
  • the second detection lead 18 may be made of a material including, for example, copper or a copper alloy.
  • the second detection lead 18 may include a second detection wiring 181, a second detection terminal 182, and a connecting portion 183.
  • the second detection wiring 181 may be mounted on the second insulating layer 16.
  • the second detection wiring 181 may be disposed on the second main surface 121 of the second conductive layer 12.
  • the second detection wiring 181 may be in contact with the second insulating layer 16.
  • the second detection wiring 181 may be located between the third terminal 33 and the second gate wiring 171 of the second gate lead 17 in the second direction x.
  • the second detection wiring 181 may be in a form extending in the third direction y.
  • the second detection wiring 181 may be conductive to the second main surface electrode 222 of each of the multiple second semiconductor elements 22.
  • the maximum static friction coefficient between the second insulating layer 16 and the second main surface 121 of the second conductive layer 12 can be greater than the maximum static friction coefficient between the second main surface 121 and the second detection wiring 181.
  • the maximum static friction coefficient between the second insulating layer 16 and the second detection wiring 181 can be greater than the maximum static friction coefficient between the second main surface 121 and the second detection wiring 181.
  • the second detection terminal 182 may be located farther from the second insulating layer 16 in the first direction z than the second detection wiring 181. As shown in FIGS. 3 and 10, the second detection terminal 182 may include a portion that stands up in the first direction z. This portion may be exposed to the outside from the sealing resin 50. A voltage that is equipotential with the voltage applied to the second principal surface electrode 222 of each of the multiple second semiconductor elements 22 may be applied to the second detection terminal 182.
  • the connecting portion 183 connects the second detection wiring 181 and the second detection terminal 182 to each other.
  • the connecting portion 183 can bend in the first direction z.
  • each of the plurality of fifth conductive members 45 may be conductively bonded to the second gate electrode 223 of any one of the plurality of second semiconductor elements 22 and the second gate wiring 171 of the second gate lead 17.
  • the second gate electrode 223 of each of the plurality of second semiconductor elements 22 may be conductive to the second gate lead 17.
  • each of the plurality of fifth conductive members 45 may be, for example, a wire.
  • Each of the plurality of fifth conductive members 45 may be conductively bonded to the second gate electrode 223 by ball bonding.
  • Each of the plurality of fifth conductive members 45 may be conductively bonded to the second gate wiring 171 by wedge bonding.
  • the composition of the plurality of fifth conductive members 45 may include gold.
  • the composition of the plurality of first conductive members 41 may include, for example, at least one of copper and aluminum.
  • each of the plurality of sixth conductive members 46 may be conductively joined to the second principal surface electrode 222 of any of the plurality of second semiconductor elements 22 and the second detection wiring 181 of the second detection lead 18.
  • the second principal surface electrode 222 of each of the plurality of second semiconductor elements 22 may be conductively connected to the second detection lead 18.
  • each of the plurality of sixth conductive members 46 may be, for example, a wire.
  • Each of the plurality of sixth conductive members 46 may be conductively joined to the second principal surface electrode 222 by ball bonding.
  • Each of the plurality of sixth conductive members 46 may be conductively joined to the second detection wiring 181 by wedge bonding.
  • the composition of the plurality of sixth conductive members 46 may include aluminum.
  • the composition of the plurality of sixth conductive members 46 may include, for example, copper.
  • the semiconductor device A10 may have four dummy terminals 19. Two of the four dummy terminals 19 may be located on opposite sides of the first gate lead 14 and the first detection lead 15 in the second direction x. The remaining two dummy terminals 19 may be located on opposite sides of the second gate lead 17 and the second detection lead 18 in the second direction x.
  • the multiple dummy terminals 19 may be metal leads made of a material containing copper or a copper alloy. When viewed in the first direction z, each of the four dummy terminals 19 may be located away from the pair of substrates 10.
  • Each of the four dummy terminals 19 may include a portion that stands up in the first direction z. The portion may be exposed to the outside from the sealing resin 50.
  • the first terminal 31 may be located on the first conductive layer 11.
  • the first terminal 31 may be electrically connected to the second semiconductor elements 22. When viewed in the first direction z, the first terminal 31 may be located away from the first gate wiring 141 of the first gate lead 14 and away from the first detection wiring 151 of the first detection lead 15.
  • the first terminal 31 may be electrically connected to the second main surface electrodes 222 of the second semiconductor elements 22.
  • the first terminal 31 is an N terminal (negative electrode) to which DC power to be converted may be applied, but the present disclosure is not limited thereto.
  • the first terminal 31 may include an internal connection portion 311, an intermediate portion 312, an external connection portion 313, and a first pedestal portion 314.
  • the composition of the internal connection portion 311, the intermediate portion 312, and the external connection portion 313 may include copper.
  • the internal connection portion 311 may be located closest to the plurality of second semiconductor elements 22 in the first terminal 31. When viewed in the first direction z, the internal connection portion 311 may be located away from the second conductive layer 12. The internal connection portion 311 may be located away from the first main surface 111 of the first conductive layer 11 in the first direction z. In the first direction z, the internal connection portion 311 may be located closer to the first main surface 111 than the external connection portion 313. The internal connection portion 311 may be covered with a sealing resin 50.
  • the internal connection portion 311 may include a first portion 311A and a second portion 311B.
  • the first portion 311A may be located on the opposite side of the first gate wiring 141 of the first gate lead 14 with respect to the plurality of first semiconductor elements 21 in the second direction x.
  • the first portion 311A may extend in the third direction y.
  • the second portion 311B may be connected to the first portion 311A.
  • the second portion 311B may be located on one side of the plurality of first semiconductor elements 21 in the third direction y.
  • the second portion 311B may extend in the second direction x.
  • the intermediate portion 312 may be connected to the second portion 311B of the internal connection portion 311.
  • the intermediate portion 312 may be located on the opposite side of the first semiconductor elements 21 in the third direction y with respect to the first gate wiring 141 of the first gate lead 14 and the first detection wiring 151 of the first detection lead 15.
  • the intermediate portion 312 may extend in the third direction y.
  • the intermediate portion 312 may overlap the first main surface 111 of the first conductive layer 11.
  • the intermediate portion 312 may be located away from the first main surface 111 in the first direction z.
  • the dimension t1 of the intermediate portion 312 in the first direction z may be larger than the dimension t2 of the intermediate portion 312 in the second direction x.
  • the intermediate portion 312 may be covered with the sealing resin 50.
  • the second portion 311B of the internal connection portion 311 may include a first surface 31A.
  • the first surface 31A may face the same side as the first main surface 111 of the first conductive layer 11 in the first direction z.
  • the intermediate portion 312 may include a second surface 31B connected to the first surface 31A.
  • the normal direction N of the second surface 31B may intersect with the first direction z.
  • the normal direction N of the second surface 31B may be perpendicular to the first direction z.
  • the first direction z may be included in the in-plane direction of the second surface 31B (direction parallel to the second surface 31B).
  • the intersection angle ⁇ between the first surface 31A and the second surface 31B may be, for example, a right angle.
  • the external connection portion 313 may be connected to the intermediate portion 312.
  • the external connection portion 313 may be located on the opposite side of the internal connection portion 311 from the intermediate portion 312 in the second direction x.
  • the external connection portion 313 may be located away from the second portion 311B of the internal connection portion 311 in the third direction y.
  • the external connection portion 313 may be located away from the first main surface 111 of the first conductive layer 11.
  • the external connection part 313 may include a portion that is exposed to the outside from the sealing resin 50.
  • a first mounting hole 313A may be provided in this portion.
  • the first mounting hole 313A may penetrate the external connection part 313 in the first direction z.
  • the first pedestal portion 314 may be disposed on the first main surface 111 of the first conductive layer 11. As shown in FIG. 1, the first pedestal portion 314 may be located between the first semiconductor elements 21 and the second semiconductor elements 22 in the second direction x. The first pedestal portion 314 may extend in the third direction y. The first pedestal portion 314 may be in contact with the first main surface 111. The first portion 311A of the internal connection portion 311 may be mounted on the first pedestal portion 314.
  • the first pedestal portion 314 may be made of an insulating material including, for example, an epoxy resin. Alternatively, the first pedestal portion 314 may be configured such that a coating layer made of an insulating material is provided on the surface of a core material made of a conductive material such as a metal. When the first pedestal portion 314 is made of an insulating material, the glass transition point of the first insulating layer 13 may be higher than the glass transition point of the sealing resin 50.
  • the maximum static friction coefficient between the first base portion 314 and the first main surface 111 of the first conductive layer 11 can be greater than the maximum static friction coefficient between the first main surface 111 and the internal connection portion 311.
  • the maximum static friction coefficient between the first base portion 314 and the internal connection portion 311 can be greater than the maximum static friction coefficient between the first main surface 111 and the internal connection portion 311.
  • the second terminal 32 may be conductively joined to the first main surface 111 of the first conductive layer 11, as shown in FIGS. 2 and 3.
  • the second terminal 32 may be electrically connected to the first back electrode 211 of each of the multiple first semiconductor elements 21.
  • the second terminal 32 may be located on the opposite side of the multiple second semiconductor elements 22 relative to the multiple first semiconductor elements 21 in the second direction x.
  • the second terminal 32 may be located away from the external connection portion 313 of the first terminal 31 in the third direction y.
  • the second terminal 32 may be a P terminal (positive electrode) to which DC power to be converted may be applied, but the present disclosure is not limited thereto.
  • the second terminal 32 may include a main body portion 321 and a second pedestal portion 322.
  • the main body portion 321 may be located away from the first main surface 111 of the first conductive layer 11 in the first direction z.
  • the composition of the main body portion 321 may include copper.
  • the main body portion 321 may include a portion exposed to the outside from the sealing resin 50.
  • a second mounting hole 321A may be provided in the portion.
  • the second mounting hole 321A may penetrate the main body portion 321 in the first direction z.
  • the second pedestal portion 322 may be located between the first main surface 111 and the main body portion 321.
  • the second pedestal portion 322 may be conductively joined to the first main surface 111.
  • the main body portion 321 may be conductively joined to the second pedestal portion 322.
  • the second pedestal portion 322 may include a metal. When viewed in the second direction x, the middle portion 312 of the first terminal 31 can overlap the second seat portion 322.
  • the third terminal 33 may be conductively joined to the second main surface 121 of the second conductive layer 12, as shown in Figures 2 and 3. This allows the third terminal 33 to be electrically connected to the second back surface electrodes 221 of each of the multiple second semiconductor elements 22.
  • the third terminal 33 may be located on the opposite side of the multiple first semiconductor elements 21 in the second direction x with the multiple second semiconductor elements 22 as a reference.
  • the AC power converted by the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22 may be output from the third terminal 33.
  • the third terminal 33 may include a main body portion 331 and a third pedestal portion 332.
  • the main body portion 331 may be located away from the second main surface 121 of the second conductive layer 12 in the first direction z.
  • the composition of the main body portion 331 may include copper.
  • the main body portion 331 may include a portion exposed to the outside from the sealing resin 50.
  • a third mounting hole 331A may be provided in the portion.
  • the third mounting hole 331A may penetrate the main body portion 331 in the first direction z.
  • the third pedestal portion 332 may be located between the second main surface 121 and the main body portion 331.
  • the third pedestal portion 332 may be conductively bonded to the second main surface 121.
  • the main body portion 331 may be conductively bonded to the third pedestal portion 332.
  • the third pedestal portion 332 may include a metal.
  • each of the multiple third conductive members 43 may be conductively bonded to the first main surface electrode 212 of any of the multiple first semiconductor elements 21 and the second main surface 121 of the second conductive layer 12.
  • the first main surface electrode 212 of each of the multiple first semiconductor elements 21 may be electrically connected to the second back surface electrode 221 of each of the multiple second semiconductor elements 22.
  • Each of the multiple third conductive members 43 may be configured to straddle the first portion 311A of the internal connection portion 311 of the first terminal 31.
  • each of the multiple third conductive members 43 may be, for example, a wire.
  • the composition of the multiple third conductive members 43 may include aluminum.
  • the composition of the multiple third conductive members 43 may include copper.
  • each of the multiple fourth conductive members 44 can be conductively joined to the second main surface electrode 222 of any of the multiple second semiconductor elements 22 and to the first portion 311A of the internal connection portion 311 of the first terminal 31.
  • the first terminal 31 can be electrically connected to the second main surface electrode 222 of each of the multiple second semiconductor elements 22.
  • each of the multiple fourth conductive members 44 can be, for example, a wire.
  • the composition of the multiple fourth conductive members 44 can include aluminum.
  • the composition of the multiple fourth conductive members 44 can include copper.
  • the sealing resin 50 may cover the substrate 101 of each of the pair of base materials 10, the first conductive layer 11, the multiple first semiconductor elements 21, the second conductive layer 12, and the multiple second semiconductor elements 22.
  • the sealing resin 50 may cover a portion of each of the first terminal 31, the second terminal 32, the third terminal 33, the first gate lead 14, the first detection lead 15, the second gate lead 17, the second detection lead 18, and the multiple dummy terminals 19.
  • the sealing resin 50 may have electrical insulation properties.
  • the sealing resin 50 may be made of a material containing, for example, a black epoxy resin.
  • the sealing resin 50 may include a top surface 51, a bottom surface 52, a pair of first side surfaces 53, and a pair of second side surfaces 54.
  • the top surface 51 may face the same side as the first main surface 111 of the first conductive layer 11 in the first direction z.
  • the bottom surface 52 may face the opposite side to the top surface 51 in the first direction z.
  • the heat dissipation layer 103 of each of the pair of substrates 10 may be exposed to the outside from the bottom surface 52.
  • the pair of first side surfaces 53 may be located apart from each other in the second direction x.
  • the pair of first side surfaces 53 may be connected to the top surface 51 and the bottom surface 52. From one of the first side surfaces 53, the external connection portion 313 of the first terminal 31 and the body portion 321 of the second terminal 32 may be exposed to the outside. From the other first side surface 53, the body portion 331 of the third terminal 33 may be exposed to the outside.
  • the pair of second side surfaces 54 may be located apart from each other in the third direction y. The pair of second side surfaces 54 may be connected to the top surface 51 and the bottom surface 52.
  • the first gate terminal 142 of the first gate lead 14, the first detection terminal 152 of the first detection lead 15, the second gate terminal 172 of the second gate lead 17, the second detection terminal 182 of the second detection lead 18, and the multiple dummy terminals 19 may be exposed to the outside.
  • a semiconductor device A11 according to a first modified example of the first embodiment of the present disclosure will be described with reference to Fig. 13.
  • the configuration of the first terminal 31 may be different from that of the semiconductor device A10.
  • the normal direction N of the second surface 31B included in the intermediate portion 312 may intersect with the first direction z.
  • the normal direction N of the second surface 31B may be inclined with respect to the first direction z.
  • the intersection angle ⁇ between the first surface 31A and the second surface 31B included in the second portion 311B of the internal connection portion 311 may be an acute angle.
  • a semiconductor device A12 according to a second modification of the first embodiment of the present disclosure will be described with reference to Fig. 14.
  • the configuration of the first terminal 31 may differ from that of the semiconductor device A10.
  • the normal direction N of the second surface 31B included in the intermediate portion 312 may intersect with the first direction z.
  • the normal direction N of the second surface 31B may be inclined with respect to the first direction z.
  • the intersection angle ⁇ between the first surface 31A and the second surface 31B included in the second portion 311B of the internal connection portion 311 may be an obtuse angle.
  • the semiconductor device A10 may include a first conductive layer 11, a first semiconductor element 21, a second conductive layer 12, a second semiconductor element 22, a first gate wiring 141, a first terminal 31, and a first conductive member 41.
  • the first terminal 31 may include an internal connection portion 311, an intermediate portion 312, and an external connection portion 313.
  • the intermediate portion 312 may be located on the opposite side of the first semiconductor element 21 with respect to the first gate wiring 141 in the second direction x.
  • the internal connection portion 311 may include a first surface 31A that faces the same side as the first main surface 111 of the first conductive layer 11 in the first direction z.
  • the intermediate portion 312 may include a second surface 31B that is connected to the first surface 31A.
  • the normal direction N of the second surface 31B may intersect with the first direction z.
  • the interval between the first gate wiring 141 and the intermediate portion 312 in the second direction x can be increased. This can prevent the bonding tool moving from the first semiconductor element 21 to the first gate wiring 141 from interfering with the first terminal 31 when conductively bonding the first conductive member 41 to the first semiconductor element 21 and the first gate wiring 141. As a result, a sufficient compressive force can be applied by the bonding tool to the portion of the first conductive member 41 that contacts the first gate wiring 141. This can reduce the possibility of poor bonding of the first conductive member 41 to the first gate wiring 141, for example. In this way, according to this configuration, the semiconductor device A10 can be made smaller. In addition to this, or independently of this, the possibility of poor bonding of the conductive member to the wiring in the semiconductor device A10 can be reduced.
  • the normal direction N of the second surface 31B is perpendicular to the first direction z, as shown in FIG. 12.
  • the normal direction N of the second surface 31B may be configured to be inclined with respect to the first direction z.
  • the internal connection portion 311 of the first terminal 31 may be located closer to the first main surface 111 of the first conductive layer 11 than the external connection portion 313 of the first terminal 31. When viewed in the first direction z, the internal connection portion 311 may overlap the first main surface 111. This configuration may improve the effect of the mutual inductance between the first conductive layer 11 and the first terminal 31. This may reduce, for example, the parasitic inductance appearing in each of the first conductive layer 11 and the first terminal 31. Alternatively, the surge voltage that may be applied to the first semiconductor element 21 may be reduced. Alternatively, the power loss in the semiconductor device A10 may be reduced.
  • the dimension t1 of the intermediate portion 312 of the first terminal 31 in the first direction z can be made larger than the dimension of the intermediate portion 312 in the second direction x.
  • the intermediate portion 312 When viewed in the first direction z, the intermediate portion 312 can overlap the first main surface 111 of the first conductive layer 11. This configuration can reduce the dimensions of the semiconductor device A10 in the second direction x while reducing the parasitic inductance appearing in each of the first conductive layer 11 and the first terminal 31.
  • the intermediate portion 312 of the first terminal 31 can overlap the second terminal 32.
  • This configuration can improve the effect of mutual inductance between the first terminal 31 and the second terminal 32. This can reduce, for example, the parasitic inductance in each of the first terminal 31 and the second terminal 32. Alternatively, it can reduce the surge voltage that can be applied to the first semiconductor element 21. Alternatively, it can reduce power loss in the semiconductor device A10.
  • the semiconductor device A10 may include a first detection wiring 151 disposed on the first main surface 111 of the first conductive layer 11, and a second conductive member 42 conductively bonded to the first semiconductor element 21 and the first detection wiring 151.
  • the first detection wiring 151 may be located between the first gate wiring 141 and the intermediate portion 312 of the first terminal 31 in the second direction x. This configuration can prevent the bonding tool moving from the first semiconductor element 21 to the first detection wiring 151 from interfering with the first terminal 31 when the second conductive member 42 is conductively bonded to the first semiconductor element 21 and the first detection wiring 151. As a result, a sufficient compressive force can be applied by the bonding tool to the portion of the second conductive member 42 that is in contact with the first detection wiring 151. This can reduce the possibility of poor bonding of the first conductive member 41 to the first gate wiring 141, for example.
  • the semiconductor device A10 may include a first insulating layer 13 disposed on the first main surface 111 of the first conductive layer 11.
  • the first gate wiring 141 and the first detection wiring 151 may be mounted on the first insulating layer 13. With this configuration, each of the first gate wiring 141 and the first detection wiring 151 may be electrically insulated from the first conductive layer 11.
  • the maximum static friction coefficient between the first insulating layer 13 and the first main surface 111 can be made larger than the maximum static friction coefficient between the first main surface 111 and the first gate wiring 141.
  • the maximum static friction coefficient between the first insulating layer 13 and the first gate wiring 141 can be made larger than the maximum static friction coefficient between the first main surface 111 and the first gate wiring 141. This can reduce the positional deviation of the first insulating layer 13 with respect to the first main surface 111 when the first insulating layer 13 is not bonded to the first main surface 111.
  • the internal connection portion 311 of the first terminal 31 may include a first portion 311A and a second portion 311B.
  • the semiconductor device A10 may include a third conductive member 43 conductively joined to the first semiconductor element 21 and the second main surface 121 of the second conductive layer 12.
  • the third conductive member 43 may be configured to straddle the first portion 311A. This configuration may improve the effect of the mutual inductance between the third conductive member 43 and the first terminal 31 when each of the first semiconductor element 21 and the second semiconductor element 22 is on. As a result, for example, the parasitic inductance appearing in each of the third conductive member 43 and the first terminal 31 may be reduced.
  • the semiconductor device A10 may include a base material 10 to which the first conductive layer 11 and the second conductive layer 12 are bonded, and a sealing resin 50 that covers the first conductive layer 11, the first semiconductor element 21, the second conductive layer 12, and the second semiconductor element 22.
  • the base material 10 may include a substrate 101 and a heat dissipation layer 103 located on the opposite side of the substrate 101 to the first conductive layer 11 and the second conductive layer 12.
  • the heat dissipation layer 103 may be bonded to the substrate 101 and exposed to the outside from the sealing resin 50. With this configuration, heat generated from each of the first semiconductor element 21 and the second semiconductor element 22 may be efficiently dissipated to the outside from the heat dissipation layer 103.
  • FIG. 15 shows the sealing resin 50 in a see-through manner.
  • the outline of the sealing resin 50 seen through is shown by imaginary lines.
  • lines XVI-XVI and XVII-XVII are each shown by a dashed dotted line.
  • the semiconductor device A20 may differ from the semiconductor device A10 in the configuration of the first terminal 31. Alternatively, the semiconductor device A20 may differ from the semiconductor device A10 in that the semiconductor device A20 does not include a plurality of fourth conductive members 44.
  • the internal connection portion 311 of the first terminal 31 may include a plurality of third portions 311C.
  • the plurality of third portions 311C may extend from the first portion 311A of the internal connection portion 311 in the second direction x toward the side where the plurality of second semiconductor elements 22 are located.
  • the plurality of third portions 311C may be arranged along the third direction y. As shown in FIGS. 16 and 17, the plurality of third portions 311C may be individually conductively bonded to the second principal surface electrodes 222 of the plurality of second semiconductor elements 22 via the conductive bonding layer 29.
  • each of the multiple third conductive members 43 may be configured to straddle the first portion 311A of the internal connection portion 311. As shown in FIGS. 15 to 17, each of the multiple third portions 311C of the internal connection portion 311 may be configured to straddle, for example, the first conductive layer 11 and the second conductive layer 12.
  • the first terminal 31 may be configured not to include the first pedestal portion 314.
  • semiconductor device A20 The effects of semiconductor device A20 are explained below.
  • the semiconductor device A20 may include a first conductive layer 11, a first semiconductor element 21, a second conductive layer 12, a second semiconductor element 22, a first gate wiring 141, a first terminal 31, and a first conductive member 41.
  • the first terminal 31 may include an internal connection portion 311, an intermediate portion 312, and an external connection portion 313.
  • the intermediate portion 312 may be located on the opposite side of the first semiconductor element 21 with respect to the first gate wiring 141 in the second direction x.
  • the internal connection portion 311 may include a first surface 31A that faces the same side as the first main surface 111 of the first conductive layer 11 in the first direction z.
  • the intermediate portion 312 may include a second surface 31B that is connected to the first surface 31A.
  • the normal direction N of the second surface 31B may intersect with the first direction z.
  • This configuration may enable the semiconductor device A20 to be miniaturized. In addition to this, or independently of this, the possibility of poor bonding of the conductive member to the wiring can be reduced in the semiconductor device A20.
  • the semiconductor device A20 can have a configuration similar to that of the semiconductor device A10. As a result, the semiconductor device A20 can achieve the effects associated with this configuration.
  • the internal connection portion 311 of the first terminal 31 may include a third portion 311C extending from the first portion 311A to the side where the first semiconductor element 21 is located in the second direction x.
  • the third portion 311C may be conductively joined to the second semiconductor element 22.
  • Appendix 1 a first conductive layer including a first main surface facing a first direction; a first semiconductor element bonded to the first main surface; a second conductive layer including a second main surface facing the same side as the first main surface in the first direction and spaced apart from the first conductive layer in a second direction perpendicular to the first direction; A second semiconductor element bonded to the second main surface; a first gate wiring located on the opposite side of the second semiconductor element with respect to the first semiconductor element in the second direction and disposed on the first main surface; a first terminal electrically connected to the second semiconductor element; a first conductive member conductively connected to the first semiconductor element and the first gate wiring; the first terminal includes an internal connection portion located closest to the second semiconductor element, an intermediate portion connected to the internal connection portion, and an external connection portion located on the opposite side of the internal connection portion with respect to the intermediate portion in the second direction and connected to the intermediate portion, the intermediate portion is located on an opposite side to the first semiconductor element with respect to
  • Appendix 2 The semiconductor device according to claim 1, wherein in the first direction, the internal connection portion is located closer to the first main surface than the external connection portion. Appendix 3. 3. The semiconductor device according to claim 2, wherein a dimension of the intermediate portion in the first direction is greater than a dimension of the intermediate portion in the second direction. Appendix 4. 4. The semiconductor device according to claim 3, wherein, when viewed in the first direction, the intermediate portion overlaps the first main surface. Appendix 5.
  • the internal connection portion includes a first portion located on an opposite side of the first gate wiring with respect to the first semiconductor element in the second direction, and a second portion connected to the first portion and the intermediate portion;
  • the first portion extends in a third direction perpendicular to the first direction and the second direction,
  • the semiconductor device according to claim 4 wherein the second portion includes the first surface and is located on one side of the first semiconductor element in the third direction.
  • the intermediate portion extends in the third direction, 6.
  • Appendix 7. a first detection wiring disposed on the first main surface; a second conductive member conductively connected to the first semiconductor element and the first detection wiring, 7.
  • the semiconductor device wherein the first detection wiring is located between the first gate wiring and the intermediate portion in the second direction.
  • Appendix 8. The semiconductor device according to claim 7, wherein, as viewed in the first direction, the first terminal is spaced apart from each of the first gate wiring and the first detection wiring.
  • Appendix 9. a first insulating layer bonded to the first main surface; 9. The semiconductor device according to claim 8, wherein the first gate wiring and the first detection wiring are mounted on the first insulating layer.
  • Appendix 10. the first semiconductor element is conductively bonded to the first main surface; 10.
  • the semiconductor device 5, wherein the second semiconductor element is conductively bonded to the second main surface.
  • Appendix 11. a third conductive member conductively connected to the first semiconductor element and the second main surface, 11.
  • the third conductive member spans the first portion.
  • the internal connection portion includes a third portion extending from the first portion to a side where the second semiconductor element is located in the second direction, 12.
  • the semiconductor device of claim 11 wherein the third portion is conductively joined to the second semiconductor element.
  • Appendix 13. a second terminal conductively connected to the first main surface; 12.
  • the semiconductor device according to claim 11, wherein the second terminal is spaced apart from the external connection portion in the third direction.
  • Appendix 14. a third terminal conductively connected to the second main surface; 14.
  • the semiconductor device according to claim 13, wherein the third terminal is located on the opposite side of the first terminal with respect to the second semiconductor element in the second direction.
  • the base material includes a substrate and a heat dissipation layer located on an opposite side of the substrate from the first conductive layer and the second conductive layer, the substrate is covered with the sealing resin, 17.
  • the heat dissipation layer is bonded to the substrate and is exposed to the outside from the sealing resin.

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Abstract

半導体装置は、第１導電層、第１半導体素子、第２導電層、第２半導体素子、第１ゲート配線、第１端子および第１導通部材を備える。前記第１端子は、前記第２半導体素子から最も近くに位置する内部接続部と、前記内部接続部につながる中間部と、前記中間部につながる外部接続部とを含む。前記中間部は、第２方向において前記第１ゲート配線を基準として前記第１半導体素子とは反対側に位置する。前記内部接続部は、第１方向において前記第１導電層の第１主面と同じ側を向く第１面を含む。前記中間部は、前記第１面につながる第２面を含む。前記第２面の法線方向は、前記第１方向に交差する。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、スイッチング機能を有する半導体素子（ＭＯＳＦＥＴやＩＧＢＴなど）が搭載された半導体装置が知られており、たとえば電力変換用に利用されている。特許文献１には、このような半導体装置の一例が開示されている。同文献に開示された半導体装置は、互いに離れた第１配線層および第２配線層と、第１配線層に導電接合された第１半導体素子と、第２配線層に導電接合され、かつ第１半導体素子に導通する第２半導体素子と、第２半導体素子に導通する第１端子とを備える。さらに当該半導体装置は、第１配線層の上に配置された第１ゲート配線層と、第１半導体素子と第１ゲート配線層とに導電接合されたゲートワイヤとを備える。
　特許文献１に開示されている半導体装置において、第１端子は、第１ゲート配線層およびゲートワイヤの上に覆い被さっている。したがって、当該半導体装置の製造において、ボンディングツールを用いて第１半導体素子と第１ゲート配線層とにゲートワイヤを導電接合した後、第１端子を配置する。
　当該半導体装置と同様の機能を具備する別の半導体装置によっては、第１端子を配置した後、ボンディングツールを用いて第１半導体素子および第１ゲート配線層にゲートワイヤを導電接合することがあり得る。この製造工程により当該半導体装置の小型化を図った場合、ゲートワイヤを第１ゲート配線層に導電接合する際、ボンディングツールが第１端子に干渉しうる。ボンディングツールが第１端子に干渉すると、第１ゲート配線層に接するゲートワイヤの部分に十分な圧縮力が作用しなくなるため、第１ゲート配線層に対するゲートワイヤの接合不良が発生しうる。
特開２０２２－５３８０１号公報
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、先述の事情に鑑み、配線に対する導通部材の接合不良の可能性を低減することが可能な半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、第１方向を向く第１主面を有する第１導電層と、前記第１主面に接合された第１半導体素子と、前記第１方向において前記第１主面と同じ側を向く第２主面を有するとともに、前記第１方向に対して直交する第２方向において前記第１導電層から離れた第２導電層と、前記第２主面に接合された第２半導体素子と、前記第２方向において前記第１半導体素子を基準として前記第２半導体素子とは反対側に位置しており、かつ前記第１主面の上に配置された第１ゲート配線と、前記第２半導体素子に導通する第１端子と、前記第１半導体素子と前記第１ゲート配線とに導電接合された第１導通部材と、を備える。前記第１端子は、前記第２半導体素子から最も近くに位置する内部接続部と、前記内部接続部につながる中間部と、前記第２方向において前記中間部を基準として前記内部接続部とは反対側に位置しており、かつ前記中間部につながる外部接続部と、を含む。前記中間部は、前記第２方向において前記第１ゲート配線を基準とし て前記第１半導体素子とは反対側に位置している。前記内部接続部は、前記第１方向において前記第１主面と同じ側を向く第１面を含む。前記中間部は、前記第１面につながる第２面を含む。前記第２面の法線方向は、前記第１方向に交差する。
　上記構成によれば、たとえば半導体装置において、配線に対する導通部材の接合不良の可能性を低減しうる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２は、図１に示す半導体装置の底面図である 図３は、図１に示す半導体装置の左側面図である。 図４は、図１のＩＶ－ＩＶ線に沿う断面図である。 図５は、図１のＶ－Ｖ線に沿う断面図である。 図６は、図１のＶＩ－ＶＩ線に沿う断面図である。 図７は、図１のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図１のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図１のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図１のＸ－Ｘ線に沿う断面図である。 図１１は、図１のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図６の部分拡大図である。 図１３は、本開示の第１実施形態の第１変形例にかかる半導体装置の部分拡大断面図である。 図１４は、本開示の第１実施形態の第２変形例にかかる半導体装置の部分拡大断面図である。 図１５は、本開示の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図１５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図１２に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、一対の基材１０、第１導電層１１、第２導電層１２、複数の第１半導体素子２１、複数の第２半導体素子２２、第１端子３１、第２端子３２、第３端子３３および封止樹脂５０を備えうる。半導体装置Ａ１０は、第１絶縁層１３、第１ゲートリード１４、第１検出リード１５、複数の第１導通部材４１、複数の第２導通部材４２、複数の第３導通部材４３、および複数の第４導通部材４４をさらに備えうる。
　半導体装置Ａ１０は、第２絶縁層１６、第２ゲートリード１７、第２検出リード１８、複数の第５導通部材４５、および複数の第６導通部材４６をさらに備えうる。図１は、理解の便宜上、封止樹脂５０を透過して示している。図１において透過した封止樹脂５０の外形を想像線（二点鎖線）で示している。図１において、ＩＶ－ＩＶ線、Ｖ－Ｖ線、およびＶＩ－ＶＩ線をそれぞれ一点鎖線で示している。 
　半導体装置Ａ１０の説明においては、便宜上、たとえば第１導電層１１（後述）の第１主面１１１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する１つの方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。
　半導体装置Ａ１０は、第１端子３１および第２端子３２に印加された直流電力を、複数の第１半導体素子２１、および複数の第２半導体素子２２により交流電力に変換しうる。変換された交流電力は、第３端子３３からモータなどの電力供給対象に入力されうる。半導体装置Ａ１０は、インバータなどの電力変換回路の一部を構成しうる。
　一対の基材１０は、図４および図５に示すように、第１方向ｚにおいて第１導電層１１および第２導電層１２を基準として複数の第１半導体素子２１、および複数の第２半導体素子２２とは反対側に位置しうる。一対の基材１０は、第１導電層１１および第２導電層１２を個別に支持しうる。半導体装置Ａ１０においては、一対の基材１０の各々は、ＤＢＣ（Direct Bonded Copper）基板から構成されうる。図４～図６に示すように、一対の基材１０の各々は、基板１０１、支持層１０２および放熱層１０３を含みうる。一対の基材１０は、放熱層１０３の一部を除き封止樹脂５０に覆われうる。
　図４～図６に示すように、基板１０１は、第１方向ｚにおいて支持層１０２および放熱層１０３の間に位置する部分を含みうる。基板１０１は、熱伝導率が比較的高い材料から構成しうる。基板１０１は、たとえば、窒化アルミニウム（ＡｌＮ）を含むセラミックスから構成しうる。基板１０１の第１方向ｚの寸法は、第１導電層１１および第２導電層１２の各々の第１方向ｚの寸法より小さくしうる。
　図４～図６に示すように、支持層１０２は、第１方向ｚにおいて、基板１０１および第１導電層１１の間、または、基板１０１および第２導電層１２の間に位置しうる。支持層１０２の組成は、銅（Ｃｕ）を含みうる。第１方向ｚに視て、支持層１０２は、基板１０１の周縁に囲まれうる。
　図４～図６に示すように、放熱層１０３は、第１方向ｚにおいて基板１０１を基準として支持層１０２とは反対側に位置しうる。図４に示すように、放熱層１０３は、封止樹脂５０から外部に露出しうる。半導体装置Ａ１０の使用の際、放熱層１０３には、ヒートシンク（図示略）が接合されうる。放熱層１０３の組成は、銅を含みうる。第１方向ｚに視て、放熱層１０３は、基板１０１の周縁に囲まれうる。
　第１導電層１１および第２導電層１２は、図４～図６に示すように、たとえばハンダを介して、一対の基材１０の各々の支持層１０２に個別に接合されうる。第１導電層１１および第２導電層１２の組成は、銅を含みうる。第２導電層１２は、第２方向ｘにおいて第１導電層１１から離れて位置しうる。図４～図６に示すように、第１導電層１１は、第１方向ｚにおいて第１導電層１１を基準として一対の基材１０が位置する側とは反対側を向く第１主面１１１を有しうる。第１主面１１１は、複数の第１半導体素子２１に対向しうる。図４～図６に示すように、第２導電層１２は、第１方向ｚにおいて第１主面１１１と同じ側を向く第２主面１２１を有しうる。第２主面１２１は、複数の第２半導体素子２２に対向しうる。
　複数の第１半導体素子２１は、図４および図５に示すように、第１導電層１１の第１主面１１１に接合されうる。複数の第１半導体素子２１は、いずれも同一種の素子でありうる。複数の第１半導体素子２１（あるいは少なくとも１つの第１半導体素子２１）は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）でありうる。この他、複数の第１半導体素子２１（あるいは少なくとも１つの第１半導体素子２１）は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタでありうる。半導体装置Ａ１０の説明においては、複数の第１半導体素子２１は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴであるが、本開示がこれに限定されるわけではない。複数の第１半導体素子２１（あるいは少なくとも１つの第１半導体素子２１）は、化合物半導体基板を含みうる。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含みうる。複数の第１半導体素子２１は、たとえば第３方向ｙに沿って配列されうる。
　複数の第１半導体素子２１の各々は、第１裏面電極２１１、第１主面電極２１２および第１ゲート電極２１３を有しうる。
　図４および図５に示すように、第１裏面電極２１１は、第１導電層１１の第１主面１１１に対向しうる。第１裏面電極２１１には、第１半導体素子２１により変換される前の電力に対応する電流が流れる構成とされうる。すなわち、第１裏面電極２１１は、第１半導体素子２１のドレイン電極に相当しうる。第１裏面電極２１１は、導電接合層２９を介して第１主面１１１に導電接合されうる。これにより、複数の第１半導体素子２１の各々の第１裏面電極２１１は、第１導電層１１に導通しうる。導電接合層２９は、たとえばハンダでありうる。この他、導電接合層２９は、たとえば銀を含む焼結金属でありうる。
　図４および図５に示すように、第１主面電極２１２は、第１方向ｚにおいて第１裏面電極２１１とは反対側に位置しうる。第１主面電極２１２には、第１半導体素子２１により変換された後の電力に対応する電流が流れうる。すなわち、第１主面電極２１２は、第１半導体素子２１のソース電極に相当しうる。
　図１に示すように、第１ゲート電極２１３は、第１方向ｚにおいて第１主面電極２１２と同じ側に位置しうる。第１ゲート電極２１３には、第１半導体素子２１を駆動するためのゲート電圧が印加されうる。第１方向ｚに視て、第１ゲート電極２１３の面積は、第１主面電極２１２の面積より小さくしうる。
　複数の第２半導体素子２２は、図４～図６に示すように、第２導電層１２の第２主面１２１に接合されうる。複数の第２半導体素子２２は、複数の第１半導体素子２１と同一種の素子でありうる。一例として、複数の第２半導体素子２２（あるいは少なくとも１つの第２半導体素子２２）は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴでありうる。複数の第２半導体素子２２は、たとえば第３方向ｙに沿って配列されうる。
　複数の第２半導体素子２２の各々は、第２裏面電極２２１、第２主面電極２２２および第２ゲート電極２２３を有しうる。
　図４～図６に示すように、第２裏面電極２２１は、第２導電層１２の第２主面１２１に対向しうる。第２裏面電極２２１には、第２半導体素子２２により変換される前の電力に対応する電流が流れうる。すなわち、第２裏面電極２２１は、第２半導体素子２２のドレイン電極に相当しうる。第２裏面電極２２１は、導電接合層２９を介して第２主面１２１に導電接合されうる。複数の第２半導体素子２２の各々の第２裏面電極２２１は、第２導電層１２に導通しうる。
　図４～図６に示すように、第２主面電極２２２は、第１方向ｚにおいて第２裏面電極２２１とは反対側に位置しうる。第２主面電極２２２には、第２半導体素子２２により変換された後の電力に対応する電流が流れうる。第２主面電極２２２は、第２半導体素子２２のソース電極に相当しうる。
　図１に示すように、第２ゲート電極２２３は、第１方向ｚにおいて第２主面電極２２２と同じ側に位置しうる。第２ゲート電極２２３には、第２半導体素子２２を駆動するための ゲート電圧が印加されうる。第１方向ｚに視て、第２ゲート電極２２３の面積は、第２主面電極２２２の面積より小さくしうる。
　第１絶縁層１３は、図４、図５、図７および図８に示すように、第１導電層１１の第１主面１１１に配置されうる。図１に示すように、第１絶縁層１３は、第２方向ｘにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置しうる。第１絶縁層１３は、第３方向ｙに延びる形態としうる。第１絶縁層１３は、第１主面１１１に接しうる。第１絶縁層１３は、たとえばエポキシ樹脂を含む絶縁性材料から構成しうる。この他、第１絶縁層１３は、金属などの導電性材料からなる芯材の表面に絶縁性材料からなる被覆層が設けられた構成としうる。第１絶縁層１３が絶縁性材料からなる場合、たとえば、第１絶縁層１３のガラス転移点は、封止樹脂５０のガラス転移点より高くしうる。
　第１ゲートリード１４は、図１および図７に示すように、第１絶縁層１３に搭載されうる。第１ゲートリード１４は、たとえば銅または銅合金を含む材料から構成しうる。第１ゲートリード１４は、第１ゲート配線１４１、第１ゲート端子１４２および連結部１４３を含みうる。
　図４、図５および図７に示すように、第１ゲート配線１４１は、第１絶縁層１３に搭載されうる。すなわち、第１ゲート配線１４１は、第１導電層１１の第１主面１１１の上に配置されうる。第１ゲート配線１４１は、第１絶縁層１３に接しうる。第１ゲート配線１４１は、第２方向ｘにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置しうる。第１ゲート配線１４１は、第３方向ｙに延びる形態としうる。第１ゲート配線１４１は、複数の第１半導体素子２１の各々の第１ゲート電極２１３に導通しうる。
　一例として、第１絶縁層１３および第１導電層１１の第１主面１１１の間の最大静止摩擦係数は、第１主面１１１および第１ゲート配線１４１の間の最大静止摩擦係数より大きくしうる。第１絶縁層１３および第１ゲート配線１４１の間の最大静止摩擦係数は、第１主面１１１および第１ゲート配線１４１の間の最大静止摩擦係数より大きくしうる。
　図７に示すように、第１ゲート端子１４２は、第１方向ｚにおいて第１ゲート配線１４１より第１絶縁層１３から遠くに位置しうる。図３および図７に示すように、第１ゲート端子１４２は、第１方向ｚに起立した部分を含みうる。当該部分は、封止樹脂５０から外部に露出しうる。第１ゲート端子１４２には、複数の第１半導体素子２１の各々を駆動するためのゲート電圧が印加されうる。
　図７に示すように、連結部１４３は、第１ゲート配線１４１と第１ゲート端子１４２とを連結しうる。第２方向ｘに視て、連結部１４３は、第１方向ｚに屈曲しうる。連結部１４３は、第１絶縁層１３から離れて位置しうる。
　第１検出リード１５は、図１および図８に示すように、第１絶縁層１３に搭載されうる。第１検出リード１５は、第２方向ｘにおいて第１ゲートリード１４の隣に位置しうる。第１検出リード１５は、たとえば銅または銅合金を含む材料から構成されうる。第１検出リード１５は、第１検出配線１５１、第１検出端子１５２および連結部１５３を含みうる。
　図４、図５および図８に示すように、第１検出配線１５１は、第１絶縁層１３に搭載されうる。すなわち、第１検出配線１５１は、第１導電層１１の第１主面１１１の上に配置されうる。第１検出配線１５１は、第１絶縁層１３に接しうる。第１検出配線１５１は、第２方向ｘにおいて、第１ゲートリード１４の第１ゲート配線１４１および第１端子３１（後述）の中間部３１２の間に位置しうる。第１検出配線１５１は、第３方向ｙに延びる形態としうる。第１検出配線１５１は、複数の第１半導体素子２１の各々の第１主面電極２１２に導通しうる。
　一例として、第１絶縁層１３および第１導電層１１の第１主面１１１の間の最大静止摩擦係数は、第１主面１１１および第１検出配線１５１の間の最大静止摩擦係数より大きくしうる。第１絶縁層１３および第１検出配線１５１の間の最大静止摩擦係数は、第１主面１１１および第１検出配線１５１の間の最大静止摩擦係数より大きくしうる。
　図８に示すように、第１検出端子１５２は、第１方向ｚにおいて第１検出配線１５１より第１絶縁層１３から遠くに位置しうる。図３および図８に示すように、第１検出端子１５２は、第１方向ｚに起立した部分を含みうる。当該部分は、封止樹脂５０から外部に露出しうる。第１検出端子１５２には、複数の第１半導体素子２１の各々の第１主面電極２１２に印加される電圧と等電位の電圧が印加されうる。
　図８に示すように、連結部１５３は、第１検出配線１５１および第１検出端子１５２を相互に連結しうる。第２方向ｘに視て、連結部１５３は、第１方向ｚに屈曲しうる。連結部１５３は、第１絶縁層１３から離れて位置しうる。
　複数の第１導通部材４１の各々は、図１に示すように、複数の第１半導体素子２１のいずれかの第１ゲート電極２１３および第１ゲートリード１４の第１ゲート配線１４１に導電接合されうる。これにより、複数の第１半導体素子２１の各々の第１ゲート電極２１３は、第１ゲートリード１４に導通しうる。半導体装置Ａ１０においては、複数の第１導通部材４１の各々はワイヤでありうる。複数の第１導通部材４１の各々は、ボールボンディングにより第１ゲート電極２１３に導電接合されうる。複数の第１導通部材４１の各々は、ウェッジボンディングにより第１ゲート配線１４１に導電接合されうる。複数の第１導通部材４１の組成は、金（Ａｕ）を含みうる。この他、複数の第１導通部材４１の組成は、たとえば銅およびアルミニウム（Ａｌ）の少なくとも一方を含みうる。
　複数の第２導通部材４２の各々は、図１および図５に示すように、複数の第１半導体素子２１のいずれかの第１主面電極２１２および第１検出リード１５の第１検出配線１５１に導電接合されうる。複数の第１半導体素子２１の各々の第１主面電極２１２は、第１検出リード１５に導通しうる。半導体装置Ａ１０において、複数の第２導通部材４２の各々は、たとえばワイヤでありうる。複数の第２導通部材４２の各々は、ボールボンディングにより第１主面電極２１２に導電接合されうる。複数の第２導通部材４２の各々は、ウェッジボンディングにより第１検出配線１５１に導電接合されうる。複数の第２導通部材４２の組成は、アルミニウムを含みうる。この他、複数の第２導通部材４２の組成は、たとえば銅を含みうる。
　第２絶縁層１６は、図４～図６、図９および図１０に示すように、第２導電層１２の第２主面１２１に配置されうる。図１に示すように、第２絶縁層１６は、第２方向ｘにおいて第３端子３３および複数の第２半導体素子２２の間に位置しうる。第２絶縁層１６は、第３方向ｙに延びる形態としうる。第２絶縁層１６は、第２主面１２１に接しうる。第２絶縁層１６は、たとえばエポキシ樹脂を含む絶縁性材料からなる構成としうる。この他、第２絶縁層１６は、金属などの導電性材料からなる芯材の表面に絶縁性材料からなる被覆層が設けられた構成としうる。第２絶縁層１６が絶縁性材料からなる場合、第２絶縁層１６のガラス転移点は、封止樹脂５０のガラス転移点より高くしうる。
　第２ゲートリード１７は、図１および図９に示すように、第２絶縁層１６に搭載されうる。第２ゲートリード１７は、たとえば銅または銅合金を含む材料から構成しうる。第２ゲートリード１７は、第２ゲート配線１７１、第２ゲート端子１７２および連結部１７３を含みうる。
　図４～図６、および図９に示すように、第２ゲート配線１７１は、第２絶縁層１６に搭載されうる。第２ゲート配線１７１は、第２導電層１２の第２主面１２１の上に配置されうる。第２ゲート配線１７１は、第２絶縁層１６に接しうる。第２ゲート配線１７１は、第２方向ｘにおいて、第３端子３３および複数の第２半導体素子２２の間に位置しうる。第２ゲート配線１７１は、第３方向ｙに延びる形態としうる。第２ゲート配線１７１は、複数の第２半導体素子２２の各々の第２ゲート電極２２３に導通しうる。
　第２絶縁層１６および第２導電層１２の第２主面１２１の間の最大静止摩擦係数は、第２主面１２１および第２ゲート配線１７１の間の最大静止摩擦係数より大きくしうる。第２絶縁層１６および第２ゲート配線１７１の間の最大静止摩擦係数は、第２主面１２１および第２ゲート配線１７１の間の最大静止摩擦係数より大きくしうる。
　図９に示すように、第２ゲート端子１７２は、第１方向ｚにおいて第２ゲート配線１７１より第２絶縁層１６から遠くに位置しうる。図３および図９に示すように、第２ゲート端子１７２は、第１方向ｚに起立した部分を含みうる。当該部分は、封止樹脂５０から外部に露出しうる。第２ゲート端子１７２には、複数の第２半導体素子２２の各々を駆動するためのゲート電圧が印加されうる。
　図９に示すように、連結部１７３は、第２ゲート配線１７１および第２ゲート端子１７２を相互に連結しうる。第２方向ｘに視て、連結部１７３は、第１方向ｚに屈曲しうる。連結部１７３は、第２絶縁層１６から離れて位置しうる。
　第２検出リード１８は、図１および図１０に示すように、第２絶縁層１６に搭載されうる。第２検出リード１８は、第２方向ｘにおいて第２ゲートリード１７の隣に位置しうる。第２検出リード１８は、たとえば銅または銅合金を含む材料から構成されうる。第２検出リード１８は、第２検出配線１８１、第２検出端子１８２および連結部１８３を含みうる。
　図４～図６、および図１０に示すように、第２検出配線１８１は、第２絶縁層１６に搭載されうる。第２検出配線１８１は、第２導電層１２の第２主面１２１の上に配置されうる。第２検出配線１８１は、第２絶縁層１６に接しうる。第２検出配線１８１は、第２方向ｘにおいて、第３端子３３および第２ゲートリード１７の第２ゲート配線１７１の間に位置しうる。第２検出配線１８１は、第３方向ｙに延びる形態としうる。第２検出配線１８１は、複数の第２半導体素子２２の各々の第２主面電極２２２に導通しうる。
　第２絶縁層１６および第２導電層１２の第２主面１２１の間の最大静止摩擦係数は、第２主面１２１および第２検出配線１８１の間の最大静止摩擦係数より大きくしうる。あわせて、第２絶縁層１６および第２検出配線１８１の間の最大静止摩擦係数は、第２主面１２１および第２検出配線１８１の間の最大静止摩擦係数より大きくしうる。
　図１０に示すように、第２検出端子１８２は、第１方向ｚにおいて第２検出配線１８１より第２絶縁層１６から遠くに位置しうる。図３および図１０に示すように、第２検出端子１８２は、第１方向ｚに起立した部分を含みうる。当該部分は、封止樹脂５０から外部に露出しうる。第２検出端子１８２には、複数の第２半導体素子２２の各々の第２主面電極２２２に印加される電圧と等電位の電圧が印加されうる。
　図１０に示すように、連結部１８３は、第２検出配線１８１および第２検出端子１８２を相互に連結している。第２方向ｘに視て、連結部１８３は、第１方向ｚに屈曲しうる。
　複数の第５導通部材４５の各々は、図１に示すように、複数の第２半導体素子２２のいずれかの第２ゲート電極２２３、および、第２ゲートリード１７の第２ゲート配線１７１に導電接合されうる。複数の第２半導体素子２２の各々の第２ゲート電極２２３は、第２ゲートリード１７に導通しうる。半導体装置Ａ１０において、複数の第５導通部材４５の各々はたとえばワイヤでありうる。複数の第５導通部材４５の各々は、ボールボンディングにより第２ゲート電極２２３に導電接合されうる。複数の第５導通部材４５の各々は、ウェッジボンディングにより第２ゲート配線１７１に導電接合されうる。複数の第５導通部材４５の組成は、金を含みうる。この他、複数の第１導通部材４１の組成は、たとえば銅およびアルミニウムの少なくとも一方を含みうる。
　複数の第６導通部材４６の各々は、図１、図５および図６に示すように、複数の第２半導体素子２２のいずれかの第２主面電極２２２、および、第２検出リード１８の第２検出配線１８１に導電接合されうる。複数の第２半導体素子２２の各々の第２主面電極２２２は、第２検出リード１８に導通しうる。半導体装置Ａ１０において、複数の第６導通部材４６の各々はたとえばワイヤでありうる。複数の第６導通部材４６の各々は、ボールボンディングにより第２主面電極２２２に導電接合されうる。複数の第６導通部材４６の各々は、ウェッジボンディングにより第２検出配線１８１に導電接合されうる。複数の第６導通部材４６の組成は、アルミニウムを含みうる。この他、複数の第６導通部材４６の組成は、たとえば銅を含みうる。
　半導体装置Ａ１０は、図１および図３に示すように、４つのダミー端子１９を備えうる。４つのダミー端子１９のうち２つのダミー端子１９は、第２方向ｘにおいて第１ゲートリード１４および第１検出リード１５を基準として互いに反対側に位置しうる。残りの２つのダミー端子１９は、第２方向ｘにおいて第２ゲートリード１７および第２検出リード１８を基準として互いに反対側に位置しうる。複数のダミー端子１９は、銅または銅合金を含む材料からなる金属リードでありうる。第１方向ｚに視て、４つのダミー端子１９の各々は、一対の基材１０から離れて位置しうる。４つのダミー端子１９の各々は、第１方向ｚに起立した部分を含みうる。当該部分は、封止樹脂５０から外部に露出しうる。
　第１端子３１は、図１に示すように、第１導電層１１の上に位置しうる。第１端子３１は、複数の第２半導体素子２２に導通しうる。第１方向ｚに視て、第１端子３１は、第１ゲートリード１４の第１ゲート配線１４１から、および、第１検出リード１５の第１検出配線１５１から離れて位置しうる。第１端子３１は、複数の第２半導体素子２２の各々の第２主面電極２２２に導通しうる。第１端子３１は、電力変換対象となる直流電力が印加されうるＮ端子（負極）であるが、本開示がこれに限定されるわけではない。第１端子３１は、内部接続部３１１、中間部３１２、外部接続部３１３および第１台座部３１４を含みうる。内部接続部３１１、中間部３１２および外部接続部３１３の組成は、銅を含みうる。
　図１に示すように、内部接続部３１１は、第１端子３１において複数の第２半導体素子２２から最も近くに位置しうる。第１方向ｚに視て、内部接続部３１１は、第２導電層１２から離れて位置しうる。内部接続部３１１は、第１方向ｚにおいて第１導電層１１の第１主面１１１から離れて位置しうる。第１方向ｚにおいて、内部接続部３１１は、外部接続部３１３より第１主面１１１の近くに位置しうる。内部接続部３１１は、封止樹脂５０に覆われうる。
　図１に示すように、内部接続部３１１は、第１部３１１Ａおよび第２部３１１Ｂを含みうる。第１部３１１Ａは、第２方向ｘにおいて複数の第１半導体素子２１を基準として第１ゲートリード１４の第１ゲート配線１４１とは反対側に位置しうる。第１部３１１Ａは、第３方向ｙに延びる形態としうる。第２部３１１Ｂは、第１部３１１Ａにつながりうる。第２部３１１Ｂは、複数の第１半導体素子２１の第３方向ｙの一方側に位置しうる。第２部３１１Ｂは、第２方向ｘに延びる形態としうる。
　図１および図６に示すように、中間部３１２は、内部接続部３１１の第２部３１１Ｂにつながりうる。中間部３１２は、第３方向ｙにおいて第１ゲートリード１４の第１ゲート配線１４１、および第１検出リード１５の第１検出配線１５１を基準として複数の第１半導体素子２１とは反対側に位置しうる。中間部３１２は、第３方向ｙに延びる形態としうる。第１方向ｚに視て、中間部３１２は、第１導電層１１の第１主面１１１に重なりうる。中間部３１２は、第１方向ｚにおいて第１主面１１１から離れて位置しうる。図１２に示すように、中間部３１２の第１方向ｚの寸法ｔ１は、中間部３１２の第２方向ｘの寸法ｔ２より大きくしうる。中間部３１２は、封止樹脂５０に覆われうる。
　図６に示すように、内部接続部３１１の第２部３１１Ｂは、第１面３１Ａを含みうる。第１面３１Ａは、第１方向ｚにおいて第１導電層１１の第１主面１１１と同じ側を向きうる。中間部３１２は、第１面３１Ａにつながる第２面３１Ｂを含みうる。図１０に示すように、第２面３１Ｂの法線方向Ｎは、第１方向ｚに交差しうる。半導体装置Ａ１０において、第２面３１Ｂの法線方向Ｎは、第１方向ｚに対して直交しうる。第１方向ｚは、第２面３１Ｂの面内方向（第２面３１Ｂに平行な方向）に含まれうる。第１面３１Ａおよび第２面３１Ｂの間の交差角αは、たとえば直角でありうる。
　図１、図４および図６に示すように、外部接続部３１３は、中間部３１２につながりうる。外部接続部３１３は、第２方向ｘにおいて中間部３１２を基準として内部接続部３１１とは反対側に位置しうる。外部接続部３１３は、第３方向ｙにおいて内部接続部３１１の第２部３１１Ｂから離れて位置しうる。第１方向ｚにおいて、外部接続部３１３は、第１導電層１１の第１主面１１１から離れて位置しうる。
　図４および図６に示すように、外部接続部３１３は、封止樹脂５０から外部に露出する部分を含みうる。当該部分には、第１取付け孔３１３Ａが設けられうる。第１取付け孔３１３Ａは、第１方向ｚに外部接続部３１３を貫通しうる。
　図４～図６、および図１１に示すように、第１台座部３１４は、第１導電層１１の第１主面１１１に配置されうる。図１に示すように、第１台座部３１４は、第２方向ｘにおいて複数の第１半導体素子２１と、複数の第２半導体素子２２との間に位置しうる。第１台座部３１４は、第３方向ｙに延びる形態としうる。第１台座部３１４は、第１主面１１１に接しうる。内部接続部３１１の第１部３１１Ａは、第１台座部３１４に搭載されうる。第１台座部３１４は、たとえばエポキシ樹脂を含む絶縁性材料から構成されうる。この他、第１台座部３１４は、金属などの導電性材料からなる芯材の表面に絶縁性材料からなる被覆層が設けられた構成でありうる。第１台座部３１４が絶縁性材料からなる場合、第１絶縁層１３のガラス転移点は、封止樹脂５０のガラス転移点より高くしうる。
　第１台座部３１４および第１導電層１１の第１主面１１１の間の最大静止摩擦係数は、第１主面１１１および内部接続部３１１の間の最大静止摩擦係数より大きくしうる。第１台座部３１４および内部接続部３１１の間の最大静止摩擦係数は、第１主面１１１および内部接続部３１１の間の最大静止摩擦係数より大きくしうる。
　第２端子３２は、図２および図３に示すように、第１導電層１１の第１主面１１１に導電接合されうる。第２端子３２は、複数の第１半導体素子２１の各々の第１裏面電極２１１に導通しうる。第２端子３２は、第２方向ｘにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置しうる。第２端子３２は、第３方向ｙにおいて第１端子３１の外部接続部３１３から離れて位置しうる。第２端子３２は、電力変換対象となる直流電力が印加されうるＰ端子（正極）でありうるが、本開示がこれに限定されるわけではない。
　図１および図５に示すように、第２端子３２は、本体部３２１および第２台座部３２２を含みうる。本体部３２１は、第１方向ｚにおいて第１導電層１１の第１主面１１１から離れて位置しうる。本体部３２１の組成は、銅を含みうる。本体部３２１は、封止樹脂５０から外部に露出する部分を含みうる。当該部分には、第２取付け孔３２１Ａが設けられうる。第２取付け孔３２１Ａは、第１方向ｚに本体部３２１を貫通しうる。第２台座部３２２は、第１主面１１１および本体部３２１の間に位置しうる。第２台座部３２２は、第１主面１１１に導電接合されうる。本体部３２１は、第２台座部３２２に導電接合されうる。第２台座部３２２は、金属を含みうる。第２方向ｘに視て、第１端子３１の中間部３１２は、第２台座部３２２に重なりうる。
　第３端子３３は、図２および図３に示すように、第２導電層１２の第２主面１２１に導電接合されうる。これにより、第３端子３３は、複数の第２半導体素子２２の各々の第２裏面電極２２１に導通しうる。第３端子３３は、第２方向ｘにおいて複数の第２半導体素子２２を基準として複数の第１半導体素子２１とは反対側に位置しうる。複数の第１半導体素子２１、および複数の第２半導体素子２２により変換された交流電力は、第３端子３３から出力されうる。
　図１、図５および図６に示すように、第３端子３３は、本体部３３１および第３台座部３３２を含みうる。本体部３３１は、第１方向ｚにおいて第２導電層１２の第２主面１２１から離れて位置しうる。本体部３３１の組成は、銅を含みうる。本体部３３１は、封止樹脂５０から外部に露出する部分を含みうる。当該部分には、第３取付け孔３３１Ａが設けられうる。第３取付け孔３３１Ａは、第１方向ｚに本体部３３１を貫通しうる。第３台座部３３２は、第２主面１２１と本体部３３１との間に位置しうる。第３台座部３３２は、第２主面１２１に導電接合されうる。本体部３３１は、第３台座部３３２に導電接合されうる。第３台座部３３２は、金属を含みうる。
　複数の第３導通部材４３の各々は、図１および図５に示すように、複数の第１半導体素子２１のいずれかの第１主面電極２１２、および、第２導電層１２の第２主面１２１に導電接合されうる。複数の第１半導体素子２１の各々の第１主面電極２１２は、複数の第２半導体素子２２の各々の第２裏面電極２２１に導通しうる。複数の第３導通部材４３の各々は、第１端子３１の内部接続部３１１の第１部３１１Ａを跨ぐ構成とされうる。半導体装置Ａ１０においては、複数の第３導通部材４３の各々はたとえばワイヤでありうる。複数の第３導通部材４３の組成は、アルミニウムを含みうる。この他、複数の第３導通部材４３の組成は、銅を含みうる。
　複数の第４導通部材４４の各々は、図１、図４および図６に示すように、複数の第２半導体素子２２のいずれかの第２主面電極２２２、および、第１端子３１の内部接続部３１１の第１部３１１Ａに導電接合されうる。第１端子３１は、複数の第２半導体素子２２の各々の第２主面電極２２２に導通しうる。半導体装置Ａ１０において、複数の第４導通部材４４の各々はたとえばワイヤでありうる。複数の第４導通部材４４の組成は、アルミニウムを含みうる。この他、複数の第４導通部材４４の組成は、銅を含みうる。
　封止樹脂５０は、図４～図６に示すように、一対の基材１０の各々の基板１０１、第１導電層１１、複数の第１半導体素子２１、第２導電層１２、および複数の第２半導体素子２２を覆いうる。封止樹脂５０は、第１端子３１、第２端子３２、第３端子３３、第１ゲートリード１４、第１検出リード１５、第２ゲートリード１７、第２検出リード１８、および複数のダミー端子１９の、各々一部を覆いうる。封止樹脂５０は、電気絶縁性を有しうる。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料から構成されうる。封止樹脂５０は、頂面５１、底面５２、一対の第１側面５３、および一対の第２側面５４を含みうる。
　図４～図６に示すように、頂面５１は、第１方向ｚにおいて第１導電層１１の第１主面１１１と同じ側を向きうる。底面５２は、第１方向ｚにおいて頂面５１とは反対側を向きうる。図２に示すように、底面５２から一対の基材１０の各々の放熱層１０３が外部に露出しうる。
　図３～図６に示すように、一対の第１側面５３は、第２方向ｘにおいて互いに離れて位置しうる。一対の第１側面５３は、頂面５１および底面５２につながりうる。一方の第１側面５３から、第１端子３１の外部接続部３１３、および、第２端子３２の本体部３２１が、外部に露出しうる。他方の第１側面５３から、第３端子３３の本体部３３１が外部に露出しうる。図７～図１１に示すように、一対の第２側面５４は、第３方向ｙにおいて互いに離れて位置しうる。一対の第２側面５４は、頂面５１および底面５２につながりうる。一方の第２側面５４から、第１ゲートリード１４の第１ゲート端子１４２、第１検出リード１５の第１検出端子１５２、第２ゲートリード１７の第２ゲート端子１７２、第２検出リード１８の第２検出端子１８２、および複数のダミー端子１９が外部に露出しうる。
　第１変形例：
　図１３に基づき、本開示の第１実施形態の第１変形例にかかる半導体装置Ａ１１について説明する。半導体装置Ａ１１においては、第１端子３１の構成が半導体装置Ａ１０の当該構成と異なりうる。
　図１３に示すように、中間部３１２に含まれる第２面３１Ｂの法線方向Ｎは、第１方向ｚに交差しうる。半導体装置Ａ１１において、第２面３１Ｂの法線方向Ｎは、第１方向ｚに対して傾斜しうる。内部接続部３１１の第２部３１１Ｂに含まれる第１面３１Ａおよび第２面３１Ｂの間の交差角αは鋭角でありうる。
　第２変形例：
　図１４に基づき、本開示の第１実施形態の第２変形例にかかる半導体装置Ａ１２について説明する。半導体装置Ａ１２においては、第１端子３１の構成が半導体装置Ａ１０の当該構成と異なりうる。
　図１４に示すように、中間部３１２に含まれる第２面３１Ｂの法線方向Ｎは、第１方向ｚに交差しうる。半導体装置Ａ１１においては、第２面３１Ｂの法線方向Ｎは、第１方向ｚに対して傾斜しうる。内部接続部３１１の第２部３１１Ｂに含まれる第１面３１Ａおよび第２面３１Ｂの間の交差角αは鈍角でありうる。
　半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１導電層１１、第１半導体素子２１、第２導電層１２、第２半導体素子２２、第１ゲート配線１４１、第１端子３１および第１導通部材４１を備えうる。第１端子３１は、内部接続部３１１、中間部３１２および外部接続部３１３を含みうる。中間部３１２は、第２方向ｘにおいて第１ゲート配線１４１を基準として第１半導体素子２１とは反対側に位置しうる。内部接続部３１１は、第１方向ｚにおいて第１導電層１１の第１主面１１１と同じ側を向く第１面３１Ａを含みうる。中間部３１２は、第１面３１Ａにつながる第２面３１Ｂを含みうる。第２面３１Ｂの法線方向Ｎは、第１方向ｚに交差しうる。本構成をとることにより、たとえば半導体装置Ａ１０の第２方向ｘの寸法の縮小を図った場合、第２方向ｘにおける、第１ゲート配線１４１および中間部３１２の間の間隔を広くしうる。これにより、第１導通部材４１を第１半導体素子２１および第１ゲート配線１４１に導電接合する際、第１半導体素子２１から第１ゲート配線１４１に移動するボンディングツールが、第１端子３１に干渉することを回避しうる。その結果、第１ゲート配線１４１に接する第１導通部材４１の部分に対し、ボンディングツールによって十分な圧縮力を作用させうる。これにより、たとえば、第１ゲート配線１４１に対する第１導通部材４１の接合不良の可能性を低減しうる。このように、本構成によれば、半導体装置Ａ１０の小型化を図りうる。これに加えて、あるいはこれとは独立に、半導体装置Ａ１０において、配線に対する導通部材の接合不良の可能性を低減しうる。
　上記の作用効果の発現にあたって、図１２に示すように、第２面３１Ｂの法線方向Ｎは、第１方向ｚに対して直交することは必須ではない。図１３および図１４に示すように、第２面３１Ｂの法線方向Ｎは、第１方向ｚに対して傾斜する構成としうる。
　第１方向ｚにおいて、第１端子３１の内部接続部３１１は、第１端子３１の外部接続部３１３より第１導電層１１の第１主面１１１の近くに位置しうる。第１方向ｚに視て、内部接続部３１１は、第１主面１１１に重なりうる。本構成をとることにより、第１導電層１１および第１端子３１の相互インダクタンスの作用が向上しうる。それにより、たとえば第１導電層１１および第１端子３１の各々に現れる寄生インダクタンスを低減しうる。あるいは、第１半導体素子２１に印加されうるサージ電圧を低減しうる。あるいは、半導体装置Ａ１０おける電力損失を低減しうる。
　第１端子３１の中間部３１２の第１方向ｚの寸法ｔ１は、中間部３１２の第２方向ｘの寸法より大きくしうる。本構成をとることにより、第２方向ｘにおける、第１ゲート配線１４１および中間部３１２の間の間隔を広く確保しつつ、中間部３１２の寄生抵抗の増加を低減しうる。
　第１方向ｚに視て、中間部３１２は、第１導電層１１の第１主面１１１に重なりうる。本構成をとることにより、半導体装置Ａ１０の第２方向ｘの寸法の縮小を図りつつ、第１導電層１１および第１端子３１の各々に現れる寄生インダクタンスを低減しうる。
　第２方向ｘに視て、第１端子３１の中間部３１２は、第２端子３２に重なりうる。本構成により、第１端子３１および第２端子３２の相互インダクタンスの作用を向上しうる。これにより、たとえば、第１端子３１および第２端子３２の各々における寄生インダクタンスを低減しうる。あるいは、第１半導体素子２１に印加されうるサージ電圧を低減しうる。あるいは、半導体装置Ａ１０おける電力損失を低減しうる。
　半導体装置Ａ１０は、第１導電層１１の第１主面１１１の上に配置された第１検出配線１５１と、第１半導体素子２１と第１検出配線１５１とに導電接合された第２導通部材４２とを備えうる。第１検出配線１５１は、第２方向ｘにおいて第１ゲート配線１４１および第１端子３１の中間部３１２の間に位置しうる。本構成をとることによって、第２導通部材４２を第１半導体素子２１および第１検出配線１５１に導電接合する際、第１半導体素子２１から第１検出配線１５１に移動するボンディングツールが、第１端子３１に干渉することを回避しうる。その結果、第１検出配線１５１に接する第２導通部材４２の部分に対して、ボンディングツールによって十分な圧縮力を作用させうる。これにより、たとえば、第１ゲート配線１４１に対する第１導通部材４１の接合不良の可能性を低減しうる。
　半導体装置Ａ１０は、第１導電層１１の第１主面１１１に配置された第１絶縁層１３を備えうる。第１ゲート配線１４１および第１検出配線１５１は、第１絶縁層１３に搭載されうる。本構成をとることにより、第１ゲート配線１４１および第１検出配線１５１の各々が第１導電層１１に対して電気絶縁されうる。
　上記の場合において、第１絶縁層１３および第１主面１１１の間の最大静止摩擦係数は、第１主面１１１および第１ゲート配線１４１の間の最大静止摩擦係数より大きくしうる。あわせて、第１絶縁層１３および第１ゲート配線１４１の間の最大静止摩擦係数は、第１主面１１１および第１ゲート配線１４１の間の最大静止摩擦係数より大きくしうる。これにより、第１主面１１１に対して第１絶縁層１３が接合されていない場合、第１主面１１１に対する第１絶縁層１３の位置ずれを低減しうる。同様に、第１絶縁層１３に対して第１ゲート配線１４１が接合されていない場合、第１絶縁層１３に対する第１ゲート配線１４１の位置ずれを低減しうる。
　第１端子３１の内部接続部３１１は、第１部３１１Ａおよび第２部３１１Ｂを含みうる。半導体装置Ａ１０は、第１半導体素子２１および第２導電層１２の第２主面１２１に導電接合された第３導通部材４３を備えうる。第３導通部材４３は、第１部３１１Ａを跨ぐ形態とされうる。本構成をとることにより、第１半導体素子２１および第２半導体素子２２の各々がオンの際、第３導通部材４３および第１端子３１の相互インダクタンスの作用が向上しうる。その結果、たとえば、第３導通部材４３および第１端子３１の各々に現れる寄生インダクタンスを低減しうる。
　半導体装置Ａ１０は、第１導電層１１および第２導電層１２の各々が接合された基材１０と、第１導電層１１、第１半導体素子２１、第２導電層１２および第２半導体素子２２を覆う封止樹脂５０を備えうる。基材１０は、基板１０１と、基板１０１を基準として第１導電層１１および第２導電層１２とは反対側に位置する放熱層１０３とを含みうる。放熱層１０３は、基板１０１に接合され、かつ封止樹脂５０から外部に露出しうる。本構成をとることにより、第１半導体素子２１および第２半導体素子２２の各々から発生する熱を放熱層１０３から効率よく外部に放出しうる。
　第２実施形態：
　図１５～図１７に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１５は、理解の便宜上、封止樹脂５０を透過して示している。図１５において透過した封止樹脂５０の外形を想像線で示している。図１５において、ＸＶＩ－ＸＶＩ線、およびＸＶＩＩ－ＸＶＩＩ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ２０は、第１端子３１の構成が半導体装置Ａ１０と異なりうる。あるいは、半導体装置Ａ２０は、複数の第４導通部材４４を具備しない点において、半導体装置Ａ１０と異なりうる。
　図１５に示すように、第１端子３１の内部接続部３１１は、複数の第３部３１１Ｃを含みうる。複数の第３部３１１Ｃは、内部接続部３１１の第１部３１１Ａから第２方向ｘにおいて複数の第２半導体素子２２が位置する側に延びる形態としうる。複数の第３部３１１Ｃは、第３方向ｙに沿って配列されうる。図１６および図１７に示すように、複数の第３部３１１Ｃは、導電接合層２９を介して複数の第２半導体素子２２の各々の第２主面電極２２２に個別に導電接合されうる。
　図１５に示すように、複数の第３導通部材４３の各々は、内部接続部３１１の第１部３１１Ａを跨ぐ形態とされうる。図１５～図１７に示すように、内部接続部３１１の複数の第３部３１１Ｃの各々は、たとえば、第１導電層１１および第２導電層１２の間を跨ぐ形態とされる。半導体装置Ａ２０においては、第１端子３１は、第１台座部３１４を具備しない構成とされうる。
　半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１導電層１１、第１半導体素子２１、第２導電層１２、第２半導体素子２２、第１ゲート配線１４１、第１端子３１および第１導通部材４１を備えうる。第１端子３１は、内部接続部３１１、中間部３１２および外部接続部３１３を含みうる。中間部３１２は、第２方向ｘにおいて第１ゲート配線１４１を基準として第１半導体素子２１とは反対側に位置しうる。内部接続部３１１は、第１方向ｚにおいて第１導電層１１の第１主面１１１と同じ側を向く第１面３１Ａを含みうる。中間部３１２は、第１面３１Ａにつながる第２面３１Ｂを含みうる。第２面３１Ｂの法線方向Ｎは、第１方向ｚに交差しうる。本構成によれば、半導体装置Ａ２０の小型化を図りうる。これに加えて、あるいはこれとは独立に、半導体装置Ａ２０において、配線に対する導通部材の接合不良の可能性を低減しうる。半導体装置Ａ２０は、半導体装置Ａ１０と同様の構成を具備しうる。これにより、半導体装置Ａ２０は、当該構成にかかる作用効果を奏しうる。
　半導体装置Ａ２０において、第１端子３１の内部接続部３１１は、第１部３１１Ａから第２方向ｘにおいて第１半導体素子２１が位置する側に延びる第３部３１１Ｃを含みうる。第３部３１１Ｃは、第２半導体素子２２に導電接合されうる。本構成をとることにより、第２半導体素子２２から第１端子３１の中間部３１２に至る導電経路長を短縮しうる。これにより、たとえば、半導体装置Ａ２０における寄生抵抗を低減しうる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　第１方向を向く第１主面を含む第１導電層と、
　前記第１主面に接合された第１半導体素子と、
　前記第１方向において前記第１主面と同じ側を向く第２主面を含むとともに、前記第１方向に対して直交する第２方向において前記第１導電層から離れた第２導電層と、
　前記第２主面に接合された第２半導体素子と、
　前記第２方向において前記第１半導体素子を基準として前記第２半導体素子とは反対側に位置しており、かつ前記第１主面の上に配置された第１ゲート配線と、
　前記第２半導体素子に導通する第１端子と、
　前記第１半導体素子と前記第１ゲート配線とに導電接合された第１導通部材と、を備え、
　前記第１端子は、前記第２半導体素子から最も近くに位置する内部接続部と、前記内部接続部につながる中間部と、前記第２方向において前記中間部を基準として前記内部接続部とは反対側に位置しており、かつ前記中間部につながる外部接続部と、を含み、
　前記中間部は、前記第２方向において前記第１ゲート配線を基準として前記第１半導体素子とは反対側に位置しており、
　前記内部接続部は、前記第１方向において前記第１主面と同じ側を向く第１面を含み、
　前記中間部は、前記第１面につながる第２面を含み、
　前記第２面の法線方向は、前記第１方向に交差する、半導体装置。
　付記２．
　前記第１方向において、前記内部接続部は、前記外部接続部より前記第１主面の近くに位置する、付記１に記載の半導体装置。
　付記３．
　前記中間部の前記第１方向の寸法は、前記中間部の前記第２方向の寸法より大きい、付記２に記載の半導体装置。
　付記４．
　前記第１方向に視て、前記中間部は、前記第１主面に重なっている、付記３に記載の半導体装置。
　付記５．
　前記内部接続部は、前記第２方向において前記第１半導体素子を基準として前記第１ゲート配線とは反対側に位置する第１部と、前記第１部および前記中間部につながる第２部と、を含み、
　前記第１部は、前記第１方向および前記第２方向に対して直交する第３方向に延びており、
　前記第２部は、前記第１面を含むとともに、前記第１半導体素子の前記第３方向の一方側に位置している、付記４に記載の半導体装置。
　付記６．
　前記中間部は、前記第３方向に延びており、
　前記外部接続部は、前記第３方向において前記第２部から離れている、付記５に記載の半導体装置。
　付記７．
　前記第１主面の上に配置された第１検出配線と、
　前記第１半導体素子と前記第１検出配線とに導電接合された第２導通部材と、をさらに備え、
　前記第１検出配線は、前記第２方向において前記第１ゲート配線と前記中間部との間に位置する、付記６に記載の半導体装置。
　付記８．
　前記第１方向に視て、前記第１端子は、前記第１ゲート配線および前記第１検出配線の各々から離れている、付記７に記載の半導体装置。
　付記９．
　前記第１主面に接合された第１絶縁層をさらに備え、
　前記第１ゲート配線および前記第１検出配線は、前記第１絶縁層に搭載されている、付記８に記載の半導体装置。
　付記１０．
　前記第１半導体素子は、前記第１主面に導電接合されており、
　前記第２半導体素子は、前記第２主面に導電接合されている、付記５ないし９のいずれかに記載の半導体装置。
　付記１１．
　前記第１半導体素子と前記第２主面とに導電接合された第３導通部材をさらに備え、
　前記第３導通部材は、前記第１部を跨いでいる、付記１０に記載の半導体装置。
　付記１２．
　前記内部接続部は、前記第１部から前記第２方向において前記第２半導体素子が位置する側に延びる第３部を含み、
　前記第３部は、前記第２半導体素子に導電接合されている、付記１１に記載の半導体装置。
　付記１３．
　前記第１主面に導電接合された第２端子をさらに備え、
　前記第２端子は、前記第３方向において前記外部接続部から離れている、付記１１に記載の半導体装置。
　付記１４．
　前記第２主面に導電接合された第３端子をさらに備え、
　前記第３端子は、前記第２方向において前記第２半導体素子を基準として前記第１端子とは反対側に位置する、付記１３に記載の半導体装置。
　付記１５．
　前記第１方向において前記第１導電層および前記第２導電層を基準として前記第１半導体素子および前記第２半導体素子とは反対側に位置する基材をさらに備え、
　前記第１導電層および前記第２導電層は、各々、前記基材に接合されている、付記１４に記載の半導体装置。 
　付記１６．
　前記第１導電層、前記第１半導体素子、前記第２導電層および前記第２半導体素子を覆う封止樹脂をさらに備え、
　前記内部接続部および前記中間部は、前記封止樹脂に覆われており、
　前記外部接続部は、前記封止樹脂から外部に露出している、付記１５に記載の半導体装置。
　付記１７．
　前記基材は、基板と、前記基板を基準として前記第１導電層および前記第２導電層とは反対側に位置する放熱層と、を含み、
　前記基板は、前記封止樹脂に覆われており、
　前記放熱層は、前記基板に接合されており、かつ前記封止樹脂から外部に露出している、付記１６に記載の半導体装置。
Ａ１０，Ａ２０：半導体装置　　　　１０：基材
１０１：基板　　　　１０２：支持層
１０３：放熱層　　　　１１：第１導電層
１１１：第１主面　　　　１２：第２導電層
１２１：第２主面　　　　１３：第１絶縁層
１４：第１ゲートリード　　　　１４１：第１ゲート配線
１４２：第１ゲート端子　　　　１４３：連結部
１５：第１検出リード　　　　１５１：第１検出配線
１５２：第１検出端子　　　　１５３：連結部
１６：第２絶縁層　　　　１７：第２ゲートリード
１７１：第２ゲート配線　　　　１７２：第２ゲート端子
１７３：連結部　　　　１８：第２検出リード
１８１：第２検出配線　　　　１８２：第２検出端子
１８３：連結部　　　　１９：ダミー端子
２１：第１半導体素子　　　　２１１：第１裏面電極
２１２：第１主面電極　　　　２１３：第１ゲート電極
２２：第２半導体素子　　　　２２１：第２裏面電極
２２２：第２主面電極　　　　２２３：第２ゲート電極
２９：導電接合層　　　　３１：第１端子
３１Ａ：第１面　　　　３１Ｂ：第２面
３１１：内部接続部　　　　３１１Ａ：第１部
３１１Ｂ：第２部　　　　３１１Ｃ：第３部
３１２：中間部　　　　３１３：外部接続部
３１３Ａ：第１取付け孔　　　　３１４：第１台座部
３２：第２端子　　　　３２１：本体部
３２１Ａ：第２取付け孔　　　　３２２：第２台座部
３３：第３端子　　　　３３１：本体部
３３１Ａ：第３取付け孔　　　　３３２：第３台座部
４１：第１導通部材　　　　４２：第２導通部材
４３：第３導通部材　　　　４４：第４導通部材
４５：第５導通部材　　　　４６：第６導通部材
５０：封止樹脂　　　　５１：頂面
５２：底面　　　　５３：第１側面
５４：第２側面　　　　ｚ：第１方向
ｘ：第２方向　　　　ｙ：第３方向

Claims (17)

  1. 　第１方向を向く第１主面を含む第１導電層と、
    　前記第１主面に接合された第１半導体素子と、
    　前記第１方向において前記第１主面と同じ側を向く第２主面を含むとともに、前記第１方向に対して直交する第２方向において前記第１導電層から離れた第２導電層と、
    　前記第２主面に接合された第２半導体素子と、
    　前記第２方向において前記第１半導体素子を基準として前記第２半導体素子とは反対側に位置しており、かつ前記第１主面の上に配置された第１ゲート配線と、
    　前記第２半導体素子に導通する第１端子と、
    　前記第１半導体素子と前記第１ゲート配線とに導電接合された第１導通部材と、を備え、
    　前記第１端子は、前記第２半導体素子から最も近くに位置する内部接続部と、前記内部接続部につながる中間部と、前記第２方向において前記中間部を基準として前記内部接続部とは反対側に位置しており、かつ前記中間部につながる外部接続部と、を含み、
    　前記中間部は、前記第２方向において前記第１ゲート配線を基準として前記第１半導体素子とは反対側に位置しており、
    　前記内部接続部は、前記第１方向において前記第１主面と同じ側を向く第１面を含み、
    　前記中間部は、前記第１面につながる第２面を含み、
    　前記第２面の法線方向は、前記第１方向に交差する、半導体装置。
  2. 　前記第１方向において、前記内部接続部は、前記外部接続部より前記第１主面の近くに位置する、請求項１に記載の半導体装置。
  3. 　前記中間部の前記第１方向の寸法は、前記中間部の前記第２方向の寸法より大きい、請求項２に記載の半導体装置。
  4. 　前記第１方向に視て、前記中間部は、前記第１主面に重なっている、請求項３に記載の半導体装置。
  5. 　前記内部接続部は、前記第２方向において前記第１半導体素子を基準として前記第１ゲート配線とは反対側に位置する第１部と、前記第１部および前記中間部につながる第２部と、を含み、
    　前記第１部は、前記第１方向および前記第２方向に対して直交する第３方向に延びており、
    　前記第２部は、前記第１面を含むとともに、前記第１半導体素子の前記第３方向の一方側に位置している、請求項４に記載の半導体装置。
  6. 　前記中間部は、前記第３方向に延びており、
    　前記外部接続部は、前記第３方向において前記第２部から離れている、請求項５に記載の半導体装置。
  7. 　前記第１主面の上に配置された第１検出配線と、
    　前記第１半導体素子と前記第１検出配線とに導電接合された第２導通部材と、をさらに備え、
    　前記第１検出配線は、前記第２方向において前記第１ゲート配線と前記中間部との間に位置する、請求項６に記載の半導体装置。
  8. 　前記第１方向に視て、前記第１端子は、前記第１ゲート配線および前記第１検出配線の各々から離れている、請求項７に記載の半導体装置。
  9. 　前記第１主面に接合された第１絶縁層をさらに備え、
    　前記第１ゲート配線および前記第１検出配線は、前記第１絶縁層に搭載されている、請求項８に記載の半導体装置。
  10. 　前記第１半導体素子は、前記第１主面に導電接合されており、
    　前記第２半導体素子は、前記第２主面に導電接合されている、請求項５ないし９のいずれかに記載の半導体装置。
  11. 　前記第１半導体素子と前記第２主面とに導電接合された第３導通部材をさらに備え、
    　前記第３導通部材は、前記第１部を跨いでいる、請求項１０に記載の半導体装置。
  12. 　前記内部接続部は、前記第１部から前記第２方向において前記第２半導体素子が位置する側に延びる第３部を含み、
    　前記第３部は、前記第２半導体素子に導電接合されている、請求項１１に記載の半導体装置。
  13. 　前記第１主面に導電接合された第２端子をさらに備え、
    　前記第２端子は、前記第３方向において前記外部接続部から離れている、請求項１１に記載の半導体装置。
  14. 　前記第２主面に導電接合された第３端子をさらに備え、
    　前記第３端子は、前記第２方向において前記第２半導体素子を基準として前記第１端子とは反対側に位置する、請求項１３に記載の半導体装置。
  15. 　前記第１方向において前記第１導電層および前記第２導電層を基準として前記第１半導体素子および前記第２半導体素子とは反対側に位置する基材をさらに備え、
    　前記第１導電層および前記第２導電層は、各々、前記基材に接合されている、請求項１４に記載の半導体装置。
  16. 　前記第１導電層、前記第１半導体素子、前記第２導電層および前記第２半導体素子を覆う封止樹脂をさらに備え、
    　前記内部接続部および前記中間部は、前記封止樹脂に覆われており、
    　前記外部接続部は、前記封止樹脂から外部に露出している、請求項１５に記載の半導体装置。
  17. 　前記基材は、基板と、前記基板を基準として前記第１導電層および前記第２導電層とは反対側に位置する放熱層と、を含み、
    　前記基板は、前記封止樹脂に覆われており、
    　前記放熱層は、前記基板に接合されており、かつ前記封止樹脂から外部に露出している、請求項１６に記載の半導体装置。
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