WO2024111367A1 - 半導体装置 - Google Patents

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WO2024111367A1
WO2024111367A1 PCT/JP2023/039386 JP2023039386W WO2024111367A1 WO 2024111367 A1 WO2024111367 A1 WO 2024111367A1 JP 2023039386 W JP2023039386 W JP 2023039386W WO 2024111367 A1 WO2024111367 A1 WO 2024111367A1
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WO
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layer
conductive layer
electrode
semiconductor device
insulating layer
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PCT/JP2023/039386
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Inventor
匡司 林口
健二 林
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ローム株式会社
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • This disclosure relates to a semiconductor device equipped with a switching element.
  • Patent Document 1 discloses an example of such a semiconductor device.
  • the semiconductor device disclosed in the document includes a first wiring layer and a second wiring layer, a first semiconductor element conductively bonded to the first wiring layer, a second semiconductor element conductively bonded to the second wiring layer and conductive to the first semiconductor element, and a substrate supporting the first wiring layer and the second wiring layer.
  • the semiconductor device further includes a heat dissipation layer bonded to the substrate and a sealing resin covering the first semiconductor element and the second semiconductor element. The heat dissipation layer is exposed to the outside from the sealing resin. This allows heat generated from each of the first semiconductor element and the second semiconductor element to be dissipated to the outside from the heat dissipation layer.
  • the semiconductor device disclosed in Patent Document 1 most of the heat generated from the first semiconductor element and the second semiconductor element is released to the outside from one side in the direction in which the first wiring layer and the second wiring layer are stacked on the substrate. Therefore, the semiconductor device has a biased heat dissipation property.
  • One of the objectives of this disclosure is to provide a semiconductor device that is an improvement over conventional devices.
  • one of the objectives of this disclosure is to provide a semiconductor device that can achieve uniform heat dissipation of the device.
  • a semiconductor device provided by one aspect of the present disclosure includes a first insulating layer, a first conductive layer, a second conductive layer, a first heat dissipation layer, a first semiconductor element, a second semiconductor element, a third conductive layer, a second insulating layer, a second heat dissipation layer, and a sealing resin.
  • the first conductive layer is bonded to one side of the first insulating layer in a first direction.
  • the second conductive layer is located on the same side as the first conductive layer with respect to the first insulating layer in the first direction, and is bonded to the first insulating layer.
  • the first heat dissipation layer is located on the opposite side of the first conductive layer and the second conductive layer with respect to the first insulating layer, and is bonded to the first insulating layer.
  • the first semiconductor element has a first electrode and a second electrode located opposite each other in the first direction, and the first electrode is conductively bonded to the first conductive layer.
  • the second semiconductor element has a third electrode and a fourth electrode located opposite each other in the first direction, and the fourth electrode is conductively bonded to the first conductive layer.
  • the third conductive layer is conductively bonded to the second electrode and the third electrode.
  • the second insulating layer is located on the opposite side of the third conductive layer from the first semiconductor element and the second semiconductor element, and is bonded to the third conductive layer.
  • the second heat dissipation layer is located on the opposite side of the second insulating layer from the third conductive layer, and is bonded to the second insulating layer.
  • the sealing resin covers the first semiconductor element and the second semiconductor element.
  • the first semiconductor element is a switching element.
  • the polarity of the second electrode and the polarity of the third electrode are different from each other.
  • the first heat dissipation layer and the second heat dissipation layer are exposed to the outside from the sealing resin.
  • the above configuration makes it possible to achieve uniform heat dissipation for the semiconductor device.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view corresponding to FIG. 1, showing a plurality of first semiconductor elements and sealing resin through a transparent view, while omitting the illustration of the first insulating layer, the first conductive layer, the second conductive layer, the first heat dissipation layer, etc.
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 4 is a plan view corresponding to FIG. 3, showing a plurality of second semiconductor elements and sealing resin through a see-through manner, while omitting the second insulating layer, the third conductive layer, the second heat dissipation layer, and the like.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view corresponding to FIG. 1, showing a plurality of first semiconductor elements and sealing resin through a transparent view, while omitting the illustration of the first
  • FIG. 5 is a right side view of the semiconductor device shown in FIG.
  • FIG. 6 is a front view of the semiconductor device shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG.
  • FIG. 10 is a cross-sectional view taken along line XX in FIG.
  • FIG. 11 is a cross-sectional view taken along line XI-XI in FIG.
  • FIG. 12 is a partially enlarged view of FIG. 9, showing the first semiconductor element, the first spacer and their vicinity.
  • FIG. 13 is a partially enlarged view of FIG.
  • the semiconductor device A10 includes a first insulating layer 11, a first conductive layer 12, a second conductive layer 13, a third conductive layer 14, a second insulating layer 15, a first heat dissipation layer 16, a second heat dissipation layer 17, a plurality of first semiconductor elements 21, a plurality of second semiconductor elements 22, a plurality of first spacers 31, a plurality of second spacers 32, and a sealing resin 60.
  • FIG. 2 shows the multiple first semiconductor elements 21 and the sealing resin 60 in a see-through manner. Also, FIG. 2 omits the illustration of the first insulating layer 11, the first conductive layer 12, the second conductive layer 13, the first heat dissipation layer 16, the first wiring 51, and the like.
  • FIG. 4 shows the multiple second semiconductor elements 22 and the sealing resin 60 in a see-through manner. Also, FIG. 4 omits the illustration of the second insulating layer 15, the third conductive layer 14, the second heat dissipation layer 17, the second wiring 52, and the like.
  • the see-through elements are shown by imaginary lines (two-dot chain lines). In FIG. 2, the VII-VII line, the VIII-VIII line, and the IX-IX line are each shown by a dashed line.
  • first direction z An example of a direction perpendicular to the first direction z will be referred to as the "second direction x”.
  • second direction x An example of a direction perpendicular to the first direction z and the second direction x will be referred to as the "third direction y”.
  • the semiconductor device A10 converts DC power supplied to a first power terminal 41 and two second power terminals 42 (described later) among the multiple power terminals 40 into AC power using multiple first semiconductor elements 21 and multiple second semiconductor elements 22.
  • the converted AC power is input to a power supply target such as a motor from two third power terminals 43 (described later) among the multiple power terminals 40.
  • the semiconductor device A10 constitutes part of a power conversion circuit such as an inverter.
  • the sealing resin 60 covers the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22.
  • the sealing resin 60 is an insulator.
  • the sealing resin 60 is made of a material that contains, for example, black epoxy resin. A portion of the sealing resin 60 is sandwiched between each of the first conductive layer 12 and the second conductive layer 13 and the third conductive layer 14 in the first direction z.
  • the sealing resin 60 has a top surface 61, a bottom surface 62, a first side surface 63, and a second side surface 64.
  • the top surface 61 faces the same side in the first direction z as the third main surface 14A of the third conductive layer 14 described below.
  • the bottom surface 62 faces the opposite side to the top surface 61 in the first direction z.
  • first side 63 and the second side 64 face in opposite directions in the third direction y.
  • Each of the first side 63 and the second side 64 is connected to the top surface 61 and the bottom surface 62.
  • the first insulating layer 11 is housed in a sealing resin 60.
  • the first insulating layer 11 is made of a material having a relatively high thermal conductivity.
  • the first insulating layer 11 is made of ceramics including, for example, silicon nitride ( Si3N4 ) or aluminum nitride (AlN).
  • the dimension of the first insulating layer 11 in the first direction z is smaller than the dimensions of each of the first conductive layer 12, the second conductive layer 13, and the first heat dissipation layer 16 in the first direction z.
  • the first conductive layer 12 is bonded to one side of the first insulating layer 11 in the first direction z, as shown in Figures 7, 9, and 10.
  • the first conductive layer 12 carries a plurality of first semiconductor elements 21 and a first wiring 51.
  • the first conductive layer 12 is surrounded by the periphery 111 of the first insulating layer 11 when viewed in the first direction z.
  • the first conductive layer 12 is covered with a sealing resin 60.
  • the composition of the first conductive layer 12 includes copper (Cu).
  • the first conductive layer 12 has a first main surface 12A facing one side of the first direction z.
  • the first main surface 12A faces the plurality of first semiconductor elements 21 and the first wiring 51.
  • the second conductive layer 13 is located on the same side as the first conductive layer 12 with respect to the first insulating layer 11 in the first direction z, and is joined to the first insulating layer 11. As shown in Figure 4, the second conductive layer 13 is surrounded by the periphery 111 of the first insulating layer 11 when viewed in the first direction z. The second conductive layer 13 is covered with a sealing resin 60. The composition of the second conductive layer 13 includes copper.
  • the second conductive layer 13 has a second main surface 13A that faces the same side as the first main surface 12A of the first conductive layer 12 in the first direction z.
  • the second main surface 13A faces a plurality of second spacers 32.
  • the first heat dissipation layer 16 is located on the opposite side of the first conductive layer 12 and the second conductive layer 13 in the first direction z with the first insulating layer 11 as a reference.
  • the first heat dissipation layer 16 is bonded to the first insulating layer 11.
  • the first heat dissipation layer 16 when viewed in the first direction z, the first heat dissipation layer 16 is surrounded by the periphery 111 of the first insulating layer 11.
  • the composition of the first heat dissipation layer 16 includes copper.
  • a heat dissipation member such as a heat sink is attached to the first heat dissipation layer 16.
  • the first heat dissipation layer 16 is exposed to the outside from the top surface 61 of the sealing resin 60. As shown in Figure 14, at least a portion of the first heat dissipation layer 16 protrudes to the outside from the top surface 61. In the semiconductor device A10, the entire first heat dissipation layer 16 protrudes to the outside from the top surface 61. As a result, the first insulating layer 11 is exposed to the outside from the top surface 61.
  • the first semiconductor elements 21 are conductively bonded to the first main surface 12A of the first conductive layer 12, as shown in Figs. 7, 9, and 10.
  • the first semiconductor elements 21 are all the same switching elements.
  • the first semiconductor elements 21 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the first semiconductor elements 21 may be field effect transistors including MISFETs (Metal-Insulator-Semiconductor Field-Effect Transistors) or bipolar transistors such as IGBTs (Insulated Gate Bipolar Transistors).
  • the first semiconductor elements 21 are n-channel MOSFETs with a vertical structure.
  • the first semiconductor elements 21 include a compound semiconductor substrate.
  • the composition of the compound semiconductor substrate includes silicon carbide (SiC).
  • the first semiconductor elements 21 are arranged along the second direction x.
  • each of the multiple first semiconductor elements 21 has a first electrode 211, a second electrode 212, a first gate electrode 213, and two first detection electrodes 214.
  • the first electrode 211 faces the first main surface 12A of the first conductive layer 12.
  • a current corresponding to the power before being converted by the first semiconductor element 21 flows through the first electrode 211.
  • the first electrode 211 corresponds to the drain electrode of the first semiconductor element 21.
  • the first electrode 211 is conductively bonded to the first main surface 12A via the conductive bonding layer 29.
  • the first electrode 211 of each of the multiple first semiconductor elements 21 is conductive to the first conductive layer 12.
  • the conductive bonding layer 29 is a sintered metal containing silver (Ag) or the like. Alternatively, the conductive bonding layer 29 may be solder.
  • the second electrode 212 is located on the opposite side of the first conductive layer 12 facing the first main surface 12A in the first direction z. Therefore, the first electrode 211 and the second electrode 212 are located on opposite sides of each other in the first direction z. A current corresponding to the power converted by the first semiconductor element 21 flows through the second electrode 212. In other words, the second electrode 212 corresponds to the source electrode of the first semiconductor element 21.
  • the first gate electrode 213 is located on the opposite side to the side facing the first main surface 12A of the first conductive layer 12 in the first direction z. Therefore, the first gate electrode 213 is located on the same side as the second electrode 212 in the first direction z.
  • a gate voltage for driving the first semiconductor element 21 is applied to the first gate electrode 213.
  • the area of the first gate electrode 213 is smaller than the area of the second electrode 212 when viewed in the first direction z.
  • the two first detection electrodes 214 are located on the same side as the second electrode 212 and the first gate electrode 213 in the first direction z.
  • the two first detection electrodes 214 are located on both sides of the first gate electrode 213 in the second direction x.
  • a voltage equivalent to the voltage applied to the second electrode 212 is applied to each of the two first detection electrodes 214.
  • the area of each of the two first detection electrodes 214 is approximately equal to the area of the first gate electrode 213.
  • the first spacers 31 are conductors. As shown in FIG. 4, the first spacers 31 are individually conductively bonded to the second electrodes 212 of the first semiconductor elements 21 via the conductive bonding layer 29. The first spacers 31 are located between the third conductive layer 14 and the first semiconductor elements 21 in the first direction z. As shown in FIG. 2 and FIG. 4, each of the first spacers 31 is rectangular when viewed in the first direction z. Alternatively, each of the first spacers 31 may be circular when viewed in the first direction z. As shown in FIG. 4, the area of each of the first spacers 31 is smaller than the area of the second electrode 212 when viewed in the first direction z.
  • the composition of the first spacers 31 includes copper and molybdenum (Mo).
  • Mo molybdenum
  • the second spacers 32 are conductive. As shown in FIG. 11, the second spacers 32 are conductively bonded to the second main surface 13A of the second conductive layer 13 via a conductive bonding layer 29. The second spacers 32 are arranged along the second direction x. The second spacers 32 are located between the second semiconductor elements 22 and the second conductive layer 13 in the first direction z. As shown in FIG. 2 and FIG. 4, each of the second spacers 32 is rectangular when viewed in the first direction z. Alternatively, each of the second spacers 32 may be circular when viewed in the first direction z. As shown in FIG. 2, the area of each of the second spacers 32 is smaller than the area of the fourth electrode 222 of each of the second semiconductor elements 22 described later.
  • the composition of the second spacers 32 includes copper and molybdenum.
  • the dimension in the first direction z of each of the multiple second semiconductor elements 22 is greater than the dimension in the first direction z of each of the first conductive layer 12, the second conductive layer 13, and the third conductive layer 14.
  • the third conductive layer 14 is separated from the first conductive layer 12 and the second conductive layer 13 in the first direction z toward the side toward which the first main surface 12A of the first conductive layer 12 faces.
  • the third conductive layer 14 carries a plurality of second semiconductor elements 22 and a second wiring 52.
  • the third conductive layer 14 is surrounded by the periphery 151 of the second insulating layer 15 when viewed in the first direction z.
  • the third conductive layer 14 is covered with a sealing resin 60.
  • the composition of the third conductive layer 14 includes copper.
  • the third conductive layer 14 has a third main surface 14A facing the side opposite the first main surface 12A of the first conductive layer 12 in the first direction z.
  • the third main surface 14A faces the plurality of second semiconductor elements 22 and the second wiring 52.
  • the area of the third main surface 14A is greater than the sum of the area of the first main surface 12A and the area of the second main surface 13A.
  • the multiple second semiconductor elements 22 are conductively bonded to the third main surface 14A of the third conductive layer 14, as shown in Figures 8, 9, and 11.
  • the multiple second semiconductor elements 22 are the same switching elements as the multiple first semiconductor elements 21. Therefore, the multiple second semiconductor elements 22 are n-channel type MOSFETs with a vertical structure.
  • the multiple second semiconductor elements 22 are arranged along the second direction x.
  • each of the multiple second semiconductor elements 22 has a third electrode 221, a fourth electrode 222, a second gate electrode 223, and two second detection electrodes 224.
  • the third electrode 221 faces the third main surface 14A of the third conductive layer 14.
  • a current corresponding to the power before being converted by the second semiconductor element 22 flows through the third electrode 221.
  • the third electrode 221 corresponds to the drain electrode of the second semiconductor element 22.
  • the third electrode 221 is conductively bonded to the third main surface 14A via the conductive bonding layer 29.
  • the third electrode 221 of each of the multiple second semiconductor elements 22 is conductive to the third conductive layer 14.
  • the fourth electrode 222 is located on the opposite side to the side facing the third main surface 14A of the third conductive layer 14 in the first direction z. Therefore, the third electrode 221 and the fourth electrode 222 are located on opposite sides to each other in the first direction z. A current corresponding to the power converted by the second semiconductor element 22 flows through the fourth electrode 222. In other words, the fourth electrode 222 corresponds to the source electrode of the second semiconductor element 22.
  • the second gate electrode 223 is located on the opposite side to the side facing the third major surface 14A of the third conductive layer 14 in the first direction z. Therefore, the second gate electrode 223 is located on the same side as the fourth electrode 222 in the first direction z.
  • a gate voltage for driving the second semiconductor element 22 is applied to the second gate electrode 223.
  • the area of the second gate electrode 223 is smaller than the area of the fourth electrode 222 when viewed in the first direction z.
  • the two second detection electrodes 224 are located on the same side as the fourth electrode 222 and the second gate electrode 223 in the first direction z.
  • the two second detection electrodes 224 are located on both sides of the second gate electrode 223 in the second direction x.
  • a voltage equivalent to the voltage applied to the fourth electrode 222 is applied to each of the two second detection electrodes 224.
  • the area of each of the two second detection electrodes 224 is approximately equal to the area of the second gate electrode 223.
  • the multiple first spacers 31 are conductively bonded to the third main surface 14A of the third conductive layer 14 via the conductive bonding layer 29. That is, the second electrode 212 of each of the multiple first semiconductor elements 21 is conductively bonded to the third conductive layer 14 via one of the multiple first spacers 31. As a result, the second electrode 212 of each of the multiple first semiconductor elements 21 is conductively connected to the third conductive layer 14.
  • the multiple second spacers 32 are individually conductively bonded to the fourth electrodes 222 of the multiple second semiconductor elements 22 via the conductive bonding layer 29. That is, the fourth electrodes 222 of the multiple second semiconductor elements 22 are conductively bonded to the second conductive layer 13 via one of the multiple second spacers 32. As a result, the fourth electrodes 222 of the multiple second semiconductor elements 22 are electrically connected to the second conductive layer 13.
  • the multiple first semiconductor elements 21 form part of an upper arm circuit
  • the second semiconductor elements 22 form part of a lower arm circuit.
  • the configuration of the multiple second semiconductor elements 22 is equal to the configuration when the multiple first semiconductor elements 21 are inverted around the second direction x. Therefore, the polarity of the second electrode 212 of each of the multiple first semiconductor elements 21 and the polarity of the third electrode 221 of each of the multiple second semiconductor elements 22 are different from each other.
  • the second insulating layer 15 is located on the opposite side of the third conductive layer 14 from the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22.
  • the second insulating layer 15 is bonded to the third conductive layer 14.
  • the second insulating layer 15 is housed in a sealing resin 60.
  • the second insulating layer 15 is made of a material with a relatively high thermal conductivity.
  • the second insulating layer 15 is made of a ceramic containing, for example, either silicon nitride or aluminum nitride.
  • the dimension of the second insulating layer 15 in the first direction z is smaller than the dimension of each of the third conductive layer 14 and the second heat dissipation layer 17 in the first direction z.
  • the second heat dissipation layer 17 is located on the opposite side of the third conductive layer 14 with respect to the second insulating layer 15 in the first direction z.
  • the second heat dissipation layer 17 is bonded to the second insulating layer 15.
  • the second heat dissipation layer 17 is surrounded by the periphery 151 of the second insulating layer 15.
  • the composition of the second heat dissipation layer 17 includes copper.
  • a heat dissipation member such as a heat sink is attached to the second heat dissipation layer 17.
  • the second heat dissipation layer 17 is exposed to the outside from the bottom surface 62 of the sealing resin 60. At least a portion of the second heat dissipation layer 17 protrudes to the outside from the bottom surface 62. In the semiconductor device A10, the entire second heat dissipation layer 17 protrudes to the outside from the bottom surface 62. As a result, the second insulating layer 15 is exposed to the outside from the bottom surface 62.
  • the first wiring 51 is bonded to the first main surface 12A of the first conductive layer 12, as shown in Figs. 7 and 9.
  • the first wiring 51 is located on the opposite side of the second semiconductor elements 22 from the first semiconductor elements 21 in the third direction y.
  • the first wiring 51 is located closer to the first insulating layer 11 than the second insulating layer 15 in the first direction z.
  • the first wiring 51 is electrically connected to the first semiconductor elements 21 and the first conductive layer 12.
  • the first wiring 51 has a first mounting layer 511, a first metal layer 512, a first gate wiring layer 513, a first detection wiring layer 514, and a second detection wiring layer 515.
  • the first mounting layer 511 carries a first gate wiring layer 513, a first detection wiring layer 514, and a second detection wiring layer 515.
  • the first mounting layer 511 is an insulator.
  • the first mounting layer 511 is made of ceramics, for example. Alternatively, the first mounting layer 511 may be made of an insulating resin sheet.
  • the first metal layer 512 is located on the side facing the first main surface 12A of the first conductive layer 12 with the first mounting layer 511 as a reference in the first direction z.
  • the first metal layer 512 is bonded to the first mounting layer 511.
  • the composition of the first metal layer 512 includes copper.
  • the first metal layer 512 is bonded to the first main surface 12A, for example, via solder.
  • the first gate wiring layer 513 is located on the opposite side of the first metal layer 512 with respect to the first mounting layer 511.
  • the first gate wiring layer 513 is bonded to the first mounting layer 511.
  • a plurality of first wires 71 are conductively bonded to the first gate wiring layer 513.
  • the plurality of first wires 71 are individually conductively bonded to the first gate electrodes 213 of the plurality of first semiconductor elements 21.
  • the first gate wiring layer 513 is electrically connected to the first gate electrodes 213 of the plurality of first semiconductor elements 21.
  • the first detection wiring layer 514 is located on the opposite side to the first metal layer 512 with respect to the first mounting layer 511.
  • the first detection wiring layer 514 is bonded to the first mounting layer 511.
  • a plurality of second wires 72 are conductively bonded to the first detection wiring layer 514.
  • the plurality of second wires 72 are individually conductively bonded to one of the two first detection electrodes 214 of each of the plurality of first semiconductor elements 21.
  • the first detection wiring layer 514 is electrically connected to one of the two first detection electrodes 214 of each of the plurality of first semiconductor elements 21.
  • the second detection wiring layer 515 is located on the opposite side to the first metal layer 512 with respect to the first mounting layer 511.
  • the second detection wiring layer 515 is bonded to the first mounting layer 511.
  • a third wire 73 is conductively bonded to the second detection wiring layer 515.
  • the third wire 73 is further conductively bonded to the first main surface 12A of the first conductive layer 12. This provides electrical continuity between the second detection wiring layer 515 and the first conductive layer 12.
  • the second wiring 52 is bonded to the third main surface 14A of the third conductive layer 14, as shown in Figs. 7 and 9.
  • the second wiring 52 is located on the opposite side of the first semiconductor elements 21 with respect to the second semiconductor elements 22 in the third direction y.
  • the second wiring 52 is located closer to the second insulating layer 15 than the first insulating layer 11 in the first direction z.
  • the second wiring 52 is electrically connected to the second semiconductor elements 22 and the third conductive layer 14.
  • the second wiring 52 has a second mounting layer 521, a second metal layer 522, a second gate wiring layer 523, a third detection wiring layer 524, a fourth detection wiring layer 525, and two temperature detection wiring layers 526.
  • the second mounting layer 521 carries a second gate wiring layer 523, a third detection wiring layer 524, and a fourth detection wiring layer 525.
  • the second mounting layer 521 is an insulator.
  • the second mounting layer 521 is made of ceramics, for example.
  • the second mounting layer 521 may be made of an insulating resin sheet.
  • the second metal layer 522 is located on the side facing the third main surface 14A of the third conductive layer 14 with the second mounting layer 521 as a reference in the first direction z.
  • the second metal layer 522 is bonded to the second mounting layer 521.
  • the composition of the second metal layer 522 includes copper.
  • the second metal layer 522 is bonded to the third main surface 14A, for example, via solder.
  • the second gate wiring layer 523 is located on the opposite side to the second metal layer 522 with respect to the second mounting layer 521.
  • the second gate wiring layer 523 is bonded to the second mounting layer 521.
  • a plurality of fourth wires 74 are conductively bonded to the second gate wiring layer 523.
  • the plurality of fourth wires 74 are individually conductively bonded to the second gate electrodes 223 of the plurality of second semiconductor elements 22.
  • the second gate wiring layer 523 is electrically connected to the second gate electrodes 223 of the plurality of second semiconductor elements 22.
  • the third detection wiring layer 524 is located on the opposite side to the second metal layer 522 with respect to the second mounting layer 521.
  • the third detection wiring layer 524 is bonded to the second mounting layer 521.
  • a plurality of fifth wires 75 are conductively bonded to the third detection wiring layer 524.
  • the plurality of fifth wires 75 are individually conductively bonded to one of the two second detection electrodes 224 of each of the plurality of second semiconductor elements 22.
  • the third detection wiring layer 524 is electrically connected to one of the two second detection electrodes 224 of each of the plurality of second semiconductor elements 22.
  • the fourth detection wiring layer 525 is located on the opposite side to the second metal layer 522 with respect to the second mounting layer 521.
  • the fourth detection wiring layer 525 is bonded to the second mounting layer 521.
  • a sixth wire 76 is conductively bonded to the fourth detection wiring layer 525.
  • the sixth wire 76 is further conductively bonded to the third main surface 14A of the third conductive layer 14.
  • the fourth detection wiring layer 525 is electrically connected to the third conductive layer 14.
  • the two temperature detection wiring layers 526 are located on the opposite side of the second metal layer 522 with respect to the second mounting layer 521.
  • the two temperature detection wiring layers 526 are bonded to the second mounting layer 521.
  • the two temperature detection wiring layers 526 are adjacent to each other in the second direction x.
  • the thermistors 59 are conductively bonded to the two temperature detection wiring layers 526.
  • each of the multiple power terminals 40 is conductively joined to either the first conductive layer 12, the second conductive layer 13, or the third conductive layer 14. A portion of each of the multiple power terminals 40 protrudes to the outside from the sealing resin 60.
  • the multiple power terminals 40 include a first power terminal 41, two second power terminals 42, and two third power terminals 43.
  • the first power terminal 41 is conductively joined to the first main surface 12A of the first conductive layer 12. As a result, the first power terminal 41 is electrically connected to the first electrodes 211 of the first semiconductor elements 21 via the first conductive layer 12.
  • the first power terminal 41 is located on the opposite side of the second semiconductor elements 22 from the first semiconductor elements 21 in the third direction y.
  • the first power terminal 41 is a metal lead made of a material containing copper or a copper alloy. A portion of the first power terminal 41 protrudes to the outside from the first side surface 63 of the sealing resin 60.
  • the first power terminal 41 is a P terminal (positive electrode) to which DC power to be converted is supplied.
  • each of the two second power terminals 42 is conductively joined to the second main surface 13A of the second conductive layer 13. As a result, each of the second power terminals 42 is electrically connected to the fourth electrodes 222 of the second semiconductor elements 22 via the second conductive layer 13.
  • the two second power terminals 42 are located on the same side as the first power terminal 41 with respect to the first semiconductor elements 21 in the third direction y.
  • the two second power terminals 42 are located on opposite sides with respect to the first power terminal 41 in the second direction x.
  • the two second power terminals 42 are metal leads made of a material containing copper or a copper alloy. A portion of each of the two second power terminals 42 protrudes to the outside from the first side surface 63 of the sealing resin 60.
  • the two second power terminals 42 are N terminals (negative electrodes) to which DC power to be converted is supplied.
  • each of the two third power terminals 43 is conductively joined to the third main surface 14A of the third conductive layer 14.
  • the two third power terminals 43 are located on the opposite side of the first power terminal 41 and the two second power terminals 42 in the third direction y with respect to the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22.
  • the two third power terminals 43 are spaced apart from each other in the second direction x.
  • the two third power terminals 43 are metal leads made of a material containing copper or a copper alloy. A portion of each of the two third power terminals 43 protrudes to the outside from the second side surface 64 of the sealing resin 60. AC power converted by the multiple first semiconductor elements 21 and the multiple second semiconductor elements 22 is output from each of the two third power terminals 43.
  • the first signal terminal 441 is located next to one of the two second power terminals 42 in the second direction x.
  • the first signal terminal 441 is conductively joined to the first gate wiring layer 513 of the first wiring 51.
  • the first signal terminal 441 is electrically connected to the first gate electrode 213 of each of the multiple first semiconductor elements 21.
  • the first signal terminal 441 is a metal lead made of a material containing copper or a copper alloy. A portion of the first signal terminal 441 protrudes to the outside from the first side surface 63 of the sealing resin 60.
  • a gate voltage for driving the multiple first semiconductor elements 21 is applied to the first signal terminal 441.
  • the second signal terminal 442 is located next to one of the two third power terminals 43 in the second direction x.
  • the second signal terminal 442 is conductively joined to the second gate wiring layer 523 of the second wiring 52.
  • the second signal terminal 442 is electrically connected to the second gate electrodes 223 of each of the multiple second semiconductor elements 22.
  • the second signal terminal 442 is a metal lead made of a material containing copper or a copper alloy. A portion of the second signal terminal 442 protrudes to the outside from the second side surface 64 of the sealing resin 60.
  • a gate voltage for driving the multiple second semiconductor elements 22 is applied to the second signal terminal 442.
  • the third signal terminal 451 is located next to the first signal terminal 441 in the second direction x, as shown in Figures 1, 3, and 4.
  • the third signal terminal 451 is conductively joined to the first detection wiring layer 514 of the first wiring 51.
  • the third signal terminal 451 is electrically connected to one of the two first detection electrodes 214 of each of the multiple first semiconductor elements 21.
  • the third signal terminal 451 is a metal lead made of a material containing copper or a copper alloy. A portion of the third signal terminal 451 protrudes to the outside from the first side surface 63 of the sealing resin 60.
  • the fourth signal terminal 452 is located next to the second signal terminal 442 in the second direction x.
  • the fourth signal terminal 452 is conductively joined to the third detection wiring layer 524 of the second wiring 52.
  • the fourth signal terminal 452 is electrically connected to one of the two second detection electrodes 224 of each of the multiple second semiconductor elements 22.
  • the fourth signal terminal 452 is a metal lead made of a material containing copper or a copper alloy. A portion of the fourth signal terminal 452 protrudes to the outside from the second side surface 64 of the sealing resin 60.
  • the fifth signal terminal 461 is located between the third signal terminal 451 and the first power terminal 41 in the second direction x, as shown in Figures 1, 3, and 4.
  • the fifth signal terminal 461 is conductively joined to the second detection wiring layer 515 of the first wiring 51. This allows the fifth signal terminal 461 to be electrically connected to the first conductive layer 12.
  • the fifth signal terminal 461 is a metal lead made of a material containing copper or a copper alloy. A portion of the fifth signal terminal 461 protrudes to the outside from the first side surface 63 of the sealing resin 60.
  • the sixth signal terminal 462 is located next to the fourth signal terminal 452 in the second direction x.
  • the sixth signal terminal 462 is conductively joined to the fourth detection wiring layer 525 of the second wiring 52. This allows the sixth signal terminal 462 to be electrically connected to the third conductive layer 14.
  • the sixth signal terminal 462 is a metal lead made of a material containing copper or a copper alloy. A portion of the sixth signal terminal 462 protrudes to the outside from the second side surface 64 of the sealing resin 60.
  • the two seventh signal terminals 47 are located on the opposite side of the second signal terminal 442 and the fourth signal terminal 452 with respect to the sixth signal terminal 462 in the second direction x.
  • the two seventh signal terminals 47 are located between one of the two third power terminals 43 and the sixth signal terminal 462 in the second direction x.
  • the two seventh signal terminals 47 are individually conductively joined to the two temperature detection wiring layers 526 of the second wiring 52. As a result, the two seventh signal terminals 47 are electrically connected to the thermistor 59.
  • the two seventh signal terminals 47 are metal leads made of a material containing copper or a copper alloy. A portion of each of the two seventh signal terminals 47 protrudes to the outside from the second side surface 64 of the sealing resin 60.
  • the semiconductor device A10 includes a first insulating layer 11, a first conductive layer 12, a second conductive layer 13, a first heat dissipation layer 16, a first semiconductor element 21, a second semiconductor element 22, a third conductive layer 14, a second insulating layer 15, a second heat dissipation layer 17, and a sealing resin 60.
  • a first electrode 211 of the first semiconductor element 21 is conductively bonded to the first conductive layer 12.
  • a second electrode 212 of the first semiconductor element 21 and a third electrode 221 of the second semiconductor element 22 are conductively bonded to the third conductive layer 14. The polarity of the second electrode 212 and the polarity of the third electrode 221 are mutually different.
  • a fourth electrode 222 of the second semiconductor element 22 is conductively bonded to the second conductive layer 13.
  • the first heat dissipation layer 16 and the second heat dissipation layer 17 are exposed to the outside from the sealing resin 60.
  • the heat generated from each of the first semiconductor element 21 and the second semiconductor element 22 is dissipated to the outside from the first heat dissipation layer 16 via either the first conductive layer 12 or the second conductive layer 13 and the first insulating layer 11.
  • the heat generated from each of the first semiconductor element 21 and the second semiconductor element 22 is dissipated to the outside from the second heat dissipation layer 17 via the third conductive layer 14 and the second insulating layer 15. Therefore, with this configuration, in the semiconductor device A10, it is possible to achieve uniform heat dissipation properties of the semiconductor device A10.
  • the length of the conductive path from the second electrode 212 of the first semiconductor element 21 to the third electrode 221 of the second semiconductor element 22 is further shortened, so that it is also possible to reduce the parasitic inductance of the semiconductor device A10.
  • the entire first heat dissipation layer 16 and the entire second heat dissipation layer 17 protrude from the sealing resin 60 to the outside. This configuration increases the surface area of each of the first heat dissipation layer 16 and the second heat dissipation layer 17 that is exposed to the outside. This further improves the heat dissipation performance of the semiconductor device A10.
  • the semiconductor device A10 further includes a first spacer 31 and a second spacer 32, which are conductors.
  • the second electrode 212 of the first semiconductor element 21 is conductively joined to the third conductive layer 14 via the first spacer 31.
  • the fourth electrode 222 of the second semiconductor element 22 is conductively joined to the second conductive layer 13 via the second spacer 32.
  • a part of the sealing resin 60 is sandwiched between each of the first conductive layer 12 and the second conductive layer 13 and the third conductive layer 14 in the first direction z.
  • the first insulating layer 11 and the second insulating layer 15 are restrained from each other in the first direction z, and the displacement in the first direction z is restricted by the sealing resin 60. This makes it possible to prevent the first insulating layer 11 and the second insulating layer 15 from falling off the sealing resin 60.
  • the dimension in the first direction z of each of the first spacer 31 and the second spacer 32 is greater than the dimension in the first direction z of each of the first conductive layer 12, the second conductive layer 13, and the third conductive layer 14. This configuration makes it possible to more reliably prevent interference of the first semiconductor element 21 with the third conductive layer 14 and interference of the second semiconductor element 22 with the second conductive layer 13.
  • the semiconductor device A10 further includes a first wiring 51 that is electrically connected to the first semiconductor element 21.
  • the first wiring 51 is located closer to the first insulating layer 11 than the second insulating layer 15 in the first direction z. This configuration makes it possible to electrically connect each of the first wire 71 and the second wire 72 to the first semiconductor element 21 and the first wiring 51 by wire bonding.
  • the semiconductor device A10 further includes a second wiring 52 that is electrically connected to the second semiconductor element 22.
  • the second wiring 52 is located closer to the second insulating layer 15 than the first insulating layer 11 in the first direction z. This configuration makes it possible to electrically connect each of the fourth wire 74 and the fifth wire 75 to the second semiconductor element 22 and the second wiring 52 by wire bonding.
  • FIG. 15 A semiconductor device A20 according to a second embodiment of the present disclosure will be described with reference to Figures 15 to 19.
  • elements that are the same as or similar to those of the semiconductor device A10 described above are given the same reference numerals, and duplicated descriptions will be omitted.
  • Figure 17 corresponds to Figure 9 showing the semiconductor device A10.
  • Figure 18 corresponds to Figure 10 showing the semiconductor device A10.
  • semiconductor device A20 the configuration of the first heat dissipation layer 16 and the second heat dissipation layer 17 differs from that of semiconductor device A10.
  • the first heat dissipation layer 16 has a first base 161 and a plurality of first protrusions 162.
  • the first base 161 is bonded to the first insulating layer 11. At least a portion of the first base 161 is exposed to the outside from the top surface 61 of the sealing resin 60.
  • the first insulating layer 11 is covered with the sealing resin 60.
  • the plurality of first protrusions 162 protrude from the first base 161 in the first direction z.
  • the plurality of first protrusions 162 are exposed to the outside. As shown in FIG. 19, the dimension t2 in the first direction z of each of the plurality of first protrusions 162 is greater than the dimension t1 in the first direction z of the first base 161.
  • the second heat dissipation layer 17 has a second base 171 and multiple second protrusions 172.
  • the second base 171 is bonded to the second insulating layer 15. At least a portion of the second base 171 is exposed to the outside from the bottom surface 62 of the sealing resin 60.
  • the second insulating layer 15 is covered with the sealing resin 60.
  • the multiple second protrusions 172 protrude from the second base 171 in the first direction z.
  • the multiple second protrusions 172 are exposed to the outside.
  • the dimension in the first direction z of each of the multiple second protrusions 172 is greater than the dimension in the first direction z of the second base 171.
  • the semiconductor device A20 includes a first insulating layer 11, a first conductive layer 12, a second conductive layer 13, a first heat dissipation layer 16, a first semiconductor element 21, a second semiconductor element 22, a third conductive layer 14, a second insulating layer 15, a second heat dissipation layer 17, and a sealing resin 60.
  • the first electrode 211 of the first semiconductor element 21 is conductively bonded to the first conductive layer 12.
  • the second electrode 212 of the first semiconductor element 21 and the third electrode 221 of the second semiconductor element 22 are conductively bonded to the third conductive layer 14.
  • the polarity of the second electrode 212 and the polarity of the third electrode 221 are different from each other.
  • the fourth electrode 222 of the second semiconductor element 22 is conductively bonded to the second conductive layer 13.
  • the first heat dissipation layer 16 and the second heat dissipation layer 17 are exposed to the outside from the sealing resin 60. Therefore, according to this configuration, the semiconductor device A20 can also achieve uniform heat dissipation of the semiconductor device A20. Furthermore, by having the same configuration as the semiconductor device A10, the semiconductor device A20 also achieves the same effects as the configuration.
  • the first heat dissipation layer 16 has a first base 161 bonded to the first insulating layer 11, and a plurality of first protrusions 162 protruding from the first base 161 in the first direction z. At least a portion of the first base 161 is exposed from the sealing resin 60. This configuration further increases the surface area of the first heat dissipation layer 16 exposed to the outside. This further improves the heat dissipation properties of the semiconductor device A20.
  • the dimension t2 in the first direction z of each of the multiple first protrusions 162 is greater than the dimension t1 in the first direction z of the first base 161.
  • FIG. 20 A semiconductor device A30 according to a third embodiment of the present disclosure will be described with reference to Figures 20 to 24.
  • elements that are the same as or similar to those of the semiconductor device A10 described above are given the same reference numerals, and duplicated descriptions will be omitted.
  • Figure 22 corresponds to Figure 9 showing the semiconductor device A10.
  • Figure 23 corresponds to Figure 10 showing the semiconductor device A10.
  • semiconductor device A30 the configuration of the first heat dissipation layer 16 and the second heat dissipation layer 17 differs from that of semiconductor device A10.
  • the first heat dissipation layer 16 has a plurality of first protrusions 162 and a first frame portion 163.
  • the entirety of the plurality of first protrusions 162 and the entirety of the first frame portion 163 protrude from the sealing resin 60 to the outside.
  • Each of the plurality of first protrusions 162 and the first frame portion 163 protrudes from the first insulating layer 11 in the first direction z.
  • the first insulating layer 11 is exposed to the outside from the top surface 61 of the sealing resin 60.
  • the first frame portion 163 surrounds the plurality of first protrusions 162. When viewed in the first direction z, the first frame portion 163 overlaps the periphery 111 of the first insulating layer 11.
  • the dimension t3 in the first direction z of the first frame portion 163 is equal to the dimension t4 in the first direction z of each of the plurality of first protrusions 162.
  • the first frame portion 163 includes a pair of first portions 163A spaced apart from each other in the second direction x. As shown in Figure 24, the dimension b3 in the second direction x of each of the pair of first portions 163A is greater than the dimension b4 in the second direction x of each of the multiple first protrusions 162. As shown in Figures 20 and 22, the first frame portion 163 includes a pair of second portions 163B spaced apart from each other in the third direction y. Each of the pair of second portions 163B is connected to the pair of first portions 163A. The dimension in the third direction y of each of the pair of second portions 163B is greater than the dimension in the third direction y of each of the multiple first protrusions 162.
  • the second heat dissipation layer 17 has a plurality of second protrusions 172 and a second frame portion 173.
  • the entirety of the plurality of second protrusions 172 and the entirety of the second frame portion 173 protrude from the sealing resin 60 to the outside.
  • Each of the plurality of second protrusions 172 and the second frame portion 173 protrudes from the second insulating layer 15 in the first direction z.
  • the second insulating layer 15 is exposed to the outside from the bottom surface 62 of the sealing resin 60.
  • the second frame portion 173 surrounds the plurality of second protrusions 172. When viewed in the first direction z, the second frame portion 173 overlaps the periphery 151 of the second insulating layer 15.
  • the dimension of the second frame portion 173 in the first direction z is equal to the dimension of each of the plurality of second protrusions 172 in the first direction z.
  • the semiconductor device A30 includes a first insulating layer 11, a first conductive layer 12, a second conductive layer 13, a first heat dissipation layer 16, a first semiconductor element 21, a second semiconductor element 22, a third conductive layer 14, a second insulating layer 15, a second heat dissipation layer 17, and a sealing resin 60.
  • the first electrode 211 of the first semiconductor element 21 is conductively bonded to the first conductive layer 12.
  • the second electrode 212 of the first semiconductor element 21 and the third electrode 221 of the second semiconductor element 22 are conductively bonded to the third conductive layer 14.
  • the polarity of the second electrode 212 and the polarity of the third electrode 221 are different from each other.
  • the fourth electrode 222 of the second semiconductor element 22 is conductively bonded to the second conductive layer 13.
  • the first heat dissipation layer 16 and the second heat dissipation layer 17 are exposed to the outside from the sealing resin 60. Therefore, according to this configuration, the semiconductor device A30 can also achieve uniform heat dissipation of the semiconductor device A30. Furthermore, by having the same configuration as the semiconductor device A10, the semiconductor device A30 also achieves the same effects as the configuration.
  • the semiconductor device A30 has a plurality of first protrusions 162 and a first frame portion 163.
  • the entirety of the plurality of first protrusions 162 and the entirety of the first frame portion 163 protrude to the outside from the sealing resin 60.
  • Each of the plurality of first protrusions 162 and the first frame portion 163 protrudes from the first insulating layer 11 in the first direction z. This configuration further increases the surface area of the first heat dissipation layer 16 exposed to the outside. This further improves the heat dissipation properties of the semiconductor device A30.
  • the first frame portion 163 surrounds the multiple first protrusions 162.
  • the dimension t3 of the first frame portion 163 in the first direction z is equal to the dimension t4 of each of the multiple first protrusions 162 in the first direction z.
  • the dimension b3 in the second direction x of each of the pair of second portions 163B of the first protrusion 162 is greater than the dimension b4 in the second direction x of each of the multiple first protrusions 162.
  • Appendix 2 The semiconductor device according to claim 1, wherein at least a portion of the first heat dissipation layer and at least a portion of the second heat dissipation layer protrude to the outside from the sealing resin. Appendix 3. 3. The semiconductor device according to claim 2, wherein the entire first heat dissipation layer and the entire second heat dissipation layer protrude to the outside from the sealing resin. Appendix 4. 4. The semiconductor device according to claim 3, wherein each of the first insulating layer and the second insulating layer is exposed from the sealing resin. Appendix 5. the first heat dissipation layer has a first base portion bonded to the first insulating layer and a plurality of first protrusions protruding from the first base portion in the first direction; 3.
  • the semiconductor device according to claim 2 wherein at least a portion of the first base is exposed to the outside from the sealing resin.
  • Appendix 6. The semiconductor device according to claim 5, wherein the first insulating layer is covered with the sealing resin.
  • Appendix 7. 7. The semiconductor device according to claim 6, wherein a dimension of each of the plurality of first protrusions in the first direction is greater than a dimension of the first base in the first direction.
  • Appendix 8. the first heat dissipation layer has a plurality of first protrusions and a first frame portion, each of the plurality of first protrusions and the first frame portion protrudes from the first insulating layer in the first direction; 5.
  • Appendix 9. The semiconductor device according to claim 8, wherein a dimension of the first frame portion in the first direction is equal to a dimension of each of the plurality of first protrusions in the first direction.
  • Appendix 10. 10. The semiconductor device according to claim 9, wherein, when viewed in the first direction, the first frame portion overlaps a peripheral edge of the first insulating layer.
  • Appendix 11. the first frame portion includes a pair of first portions spaced apart from each other in a second direction perpendicular to the first direction, 11.
  • the semiconductor device according to claim 10 wherein a dimension in the second direction of each of the pair of first portions is greater than a dimension in the second direction of each of the plurality of first protrusions.
  • Appendix 12. 12 12.
  • the second semiconductor element is a switching element.
  • Appendix 13 Further comprising a first spacer and a second spacer which are conductors; the second electrode is conductively connected to the third conductive layer via the first spacer; 13.
  • Appendix 14. 14.
  • Appendix 15. a first wiring electrically connected to the first semiconductor element; 15.
  • a second wiring is provided which is electrically connected to the second semiconductor element, 16.
  • Appendix 17. Further comprising a plurality of power terminals; each of the plurality of power terminals is conductively joined to any one of the first conductive layer, the second conductive layer, and the third conductive layer; 17.

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Abstract

半導体装置は、第１絶縁層、第１導電層、第２導電層、第１放熱層、第１半導体素子、第２半導体素子、第３導電層、前記第２絶縁層、第２放熱層および封止樹脂を備える。前記第１半導体素子の第１電極は、前記第１導電層に導電接合されている。前記第１半導体素子の第２電極と、前記第２半導体素子の第３電極とは、前記第３導電層に導電接合されている。前記第２電極の極性と、前記第３電極の極性とは、互いに異なる。前記第２半導体素子の第４電極は、前記第２導電層に導電接合されている。前記第１半導体素子は、スイッチング素子である。前記第１放熱層および前記第２放熱層は、前記封止樹脂から外部に露出している。

Description

半導体装置
　本開示は、スイッチング素子が搭載された半導体装置に関する。
　従来、スイッチング素子（ＭＯＳＦＥＴやＩＧＢＴなど）が搭載された半導体装置が広く知られており、主に電力変換用に利用されている。特許文献１には、このような半導体装置の一例が開示されている。同文献に開示された半導体装置は、第１配線層および第２配線層と、第１配線層に導電接合された第１半導体素子と、第２配線層に導電接合され、かつ第１半導体素子に導通する第２半導体素子と、第１配線層および第２配線層を支持する基板とを備える。さらに当該半導体装置は、基板に接合された放熱層と、第１半導体素子および第２半導体素子を覆う封止樹脂とを備える。放熱層は、封止樹脂から外部に露出している。これにより、第１半導体素子および第２半導体素子の各々から発生した熱は、放熱層から外部に放出することができる。
　特許文献１に開示されている半導体装置においては、第１半導体素子および第２半導体素子から発生した熱の大半は、基板に対して第１配線層および第２配線層が積層されている方向の一方側から外部に放出される。したがって、当該半導体装置においては、放熱性に偏りがある状態となっている。
特開２０２２－５３８０１号公報
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、装置の放熱性の均一化を図ることが可能な半導体装置を提供することをその一の課題とする。
　本開示の一の側面によって提供される半導体装置は、第１絶縁層、第１導電層、第２導電層、第１放熱層、第１半導体素子、第２半導体素子、第３導電層、第２絶縁層、第２放熱層および封止樹脂を備える。前記第１導電層は、前記第１絶縁層の第１方向の一方側に接合されている。前記第２導電層は、前記第１方向において前記第１絶縁層を基準として前記第１導電層と同じ側に位置しており、かつ前記第１絶縁層に接合されている。前記第１放熱層は、前記第１絶縁層を基準として前記第１導電層および前記第２導電層とは反対側に位置しており、かつ前記第１絶縁層に接合されている。前記第１半導体素子は、前記第１方向において互いに反対側に位置する第１電極および第２電極を有するとともに、前記第１電極が前記第１導電層に導電接合されている。前記第２半導体素子は、前記第１方向において互いに反対側に位置する第３電極および第４電極を有するとともに、前記第４電極が前記第１導電層に導電接合されている。前記第３導電層は、前記第２電極および前記第３電極に導電接合されている。前記第２絶縁層は、前記第３導電層を基準として前記第１半導体素子および前記第２半導体素子とは反対側に位置しており、かつ前記第３導電層に接合されている。前記第２放熱層は、前記第２絶縁層を基準として前記第３導電層とは反対側に位置しており、かつ前記第２絶縁層に接合されている。前記封止樹脂は、前記第１半導体素子および前記第２半導体素子を覆っている。前記第１半導体素子は、スイッチング素子である。前記第２電極の極性と、前記第３電極の極性とは、互いに異なっている。前記第１放熱層および前記第２放熱層は、前記封止樹脂から外部に露出している。
　上記構成によれば、当該半導体装置の放熱性の均一化を図ることが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図である。 図２は、図１に対応する平面図であり、複数の第１半導体素子、および封止樹脂などを透過して示すとともに、第１絶縁層、第１導電層、第２導電層および第１放熱層などの図示を省略している。 図３は、図１に示す半導体装置の底面図である。 図４は、図３に対応する平面図であり、複数の第２半導体素子、および封止樹脂などを透過して示すとともに、第２絶縁層、第３導電層および第２放熱層などの図示を省略している。 図５は、図１に示す半導体装置の右側面図である。 図６は、図１に示す半導体装置の正面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図２のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図２のＸ－Ｘ線に沿う断面図である。 図１１は、図２のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図９の部分拡大図であり、第１半導体素子、第１スペーサおよびその近傍を示している。 図１３は、図９の部分拡大図であり、第２半導体素子、第２スペーサおよびその近傍を示している。 図１４は、図１０の部分拡大図である。 図１５は、本開示の第２実施形態にかかる半導体装置の平面図である。 図１６は、図１５に示す半導体装置の底面図である。 図１７は、図１５に示す半導体装置の断面図であり、図９に対応している。 図１８は、図１５に示す半導体装置の断面図であり、図１０に対応している。 図１９は、図１８の部分拡大図である。 図２０は、本開示の第３実施形態にかかる半導体装置の平面図である。 図２１は、図２０に示す半導体装置の底面図である。 図２２は、図２０に示す半導体装置の断面図であり、図９に対応している。 図２３は、図２０に示す半導体装置の断面図であり、図１０に対応している。 図２４は、図２３の部分拡大図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図１４に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１絶縁層１１、第１導電層１２、第２導電層１３、第３導電層１４、第２絶縁層１５、第１放熱層１６、第２放熱層１７、複数の第１半導体素子２１、複数の第２半導体素子２２、複数の第１スペーサ３１、複数の第２スペーサ３２、および封止樹脂６０を備える。さらに半導体装置Ａ１０は、複数の電力端子４０、第１信号端子４４１、第２信号端子４４２、第３信号端子４５１、第４信号端子４５２、第５信号端子４６１、第６信号端子４６２、２つの第７信号端子４７、第１配線５１および第２配線５２を備える。
　ここで、図２は、理解の便宜上、複数の第１半導体素子２１、および封止樹脂６０などを透過して示している。あわせて図２は、第１絶縁層１１、第１導電層１２、第２導電層１３、第１放熱層１６および第１配線５１などの図示を省略している。図４は、理解の便宜上、複数の第２半導体素子２２、および封止樹脂６０などを透過して示している。あわせて図４は、第２絶縁層１５、第３導電層１４、第２放熱層１７および第２配線５２などの図示を省略している。図２および図４において透過した要素を想像線（二点鎖線）で示している。図２において、ＶＩＩ－ＶＩＩ線、ＶＩＩＩ－ＶＩＩＩ線、およびＩＸ－ＩＸ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ１０の説明においては、便宜上、例えば後述する第３導電層１４の第３主面１４Ａの法線方向の一例を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向の一例を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘに対して直交する方向の一例を「第３方向ｙ」と呼ぶ。
　半導体装置Ａ１０は、複数の電力端子４０のうち後述する第１電力端子４１、および２つの第２電力端子４２に供給された直流電力を、複数の第１半導体素子２１、および複数の第２半導体素子２２により交流電力に変換する。変換された交流電力は、複数の電力端子４０のうち後述する２つの第３電力端子４３からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、インバータなどの電力変換回路の一部を構成する。
　封止樹脂６０は、図９～図１１に示すように、複数の第１半導体素子２１、および複数の第２半導体素子２２を覆っている。封止樹脂６０は、絶縁体である。封止樹脂６０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂６０の一部は、第１方向ｚにおいて第１導電層１２および第２導電層１３の各々と、第３導電層１４との間に挟まれている。
　図５に示すように、封止樹脂６０は、頂面６１、底面６２、第１側面６３および第２側面６４を有する。図７～図９に示すように、頂面６１は、第１方向ｚにおいて後述する第３導電層１４の第３主面１４Ａと同じ側を向く。底面６２は、第１方向ｚにおいて頂面６１とは反対側を向く。
　図１、図３および図５に示すように、第１側面６３および第２側面６４は、第３方向ｙにおいて互いに反対側を向く。第１側面６３および第２側面６４の各々は、頂面６１および底面６２につながっている。
　第１絶縁層１１は、図７～図１１に示すように、封止樹脂６０に収容されている。第１絶縁層１１は、熱伝導率が比較的高い材料からなる。第１絶縁層１１は、たとえば、窒化ケイ素（Ｓｉ3Ｎ4）および窒化アルミニウム（ＡｌＮ）のいずれかを含むセラミックスからなる。第１絶縁層１１の第１方向ｚの寸法は、第１導電層１２、第２導電層１３および第１放熱層１６の各々の第１方向ｚの寸法よりも小さい。
　第１導電層１２は、図７、図９および図１０に示すように、第１絶縁層１１の第１方向ｚの一方側に接合されている。第１導電層１２は、複数の第１半導体素子２１、および第１配線５１を搭載している。図４に示すように、第１方向ｚに視て、第１導電層１２は、第１絶縁層１１の周縁１１１に囲まれている。第１導電層１２は、封止樹脂６０に覆われている。第１導電層１２の組成は、銅（Ｃｕ）を含む。第１導電層１２は、第１方向ｚの一方側を向く第１主面１２Ａを有する。第１主面１２Ａは、複数の第１半導体素子２１、および第１配線５１に対向している。
　第２導電層１３は、図７、図９および図１０に示すように、第１方向ｚにおいて第１絶縁層１１を基準として第１導電層１２と同じ側に位置しており、かつ第１絶縁層１１に接合されている。図４に示すように、第１方向ｚに視て、第２導電層１３は、第１絶縁層１１の周縁１１１に囲まれている。第２導電層１３は、封止樹脂６０に覆われている。第２導電層１３の組成は、銅を含む。第２導電層１３は、第１方向ｚにおいて第１導電層１２の第１主面１２Ａと同じ側を向く第２主面１３Ａを有する。第２主面１３Ａは、複数の第２スペーサ３２に対向している。
　第１放熱層１６は、図７、図９および図１０に示すように、第１方向ｚにおいて第１絶縁層１１を基準として第１導電層１２および第２導電層１３とは反対側に位置する。第１放熱層１６は、第１絶縁層１１に接合されている。図１に示すように、第１方向ｚに視て、第１放熱層１６は、第１絶縁層１１の周縁１１１に囲まれている。第１放熱層１６の組成は、銅を含む。半導体装置Ａ１０の使用の際、第１放熱層１６にはヒートシンクなどの放熱部材が取り付けられる。
　図５～図１１に示すように、第１放熱層１６は、封止樹脂６０の頂面６１から外部に露出している。図１４に示すように、第１放熱層１６の少なくとも一部は、頂面６１から外部に突出している。半導体装置Ａ１０においては、第１放熱層１６の全体が頂面６１から外部に突出している。これにより、第１絶縁層１１は、頂面６１から外部に露出している。
　複数の第１半導体素子２１は、図７、図９および図１０に示すように、第１導電層１２の第１主面１２Ａに導電接合されている。複数の第１半導体素子２１は、いずれも同一のスイッチング素子である。複数の第１半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の第１半導体素子２１は、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタでもよい。半導体装置Ａ１０の説明においては、複数の第１半導体素子２１は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。複数の第１半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。第１半導体素子２１は、第２方向ｘに沿って配列されている。
　図４および図１２に示すように、複数の第１半導体素子２１の各々は、第１電極２１１、第２電極２１２、第１ゲート電極２１３、および２つの第１検出電極２１４を有する。
　図１２に示すように、第１電極２１１は、第１導電層１２の第１主面１２Ａに対向している。第１電極２１１には、第１半導体素子２１により変換される前の電力に対応する電流が流れる。すなわち、第１電極２１１は、第１半導体素子２１のドレイン電極に相当する。第１電極２１１は、導電接合層２９を介して第１主面１２Ａに導電接合されている。これにより、複数の第１半導体素子２１の各々の第１電極２１１は、第１導電層１２に導通している。導電接合層２９は、銀（Ａｇ）などを含む焼結金属である。この他、導電接合層２９は、ハンダでもよい。
　図１２に示すように、第２電極２１２は、第１方向ｚにおいて第１導電層１２の第１主面１２Ａに対向する側とは反対側に位置する。したがって、第１電極２１１および第２電極２１２は、第１方向ｚにおいて互いに反対側に位置する。第２電極２１２には、第１半導体素子２１により変換された後の電力に対応する電流が流れる。すなわち、第２電極２１２は、第１半導体素子２１のソース電極に相当する。
　図１２に示すように、第１ゲート電極２１３は、第１方向ｚにおいて第１導電層１２の第１主面１２Ａに対向する側とは反対側に位置する。したがって、第１ゲート電極２１３は、第１方向ｚにおいて第２電極２１２と同じ側に位置する。第１ゲート電極２１３には、第１半導体素子２１を駆動するためのゲート電圧が印加される。図４に示すように、第１方向ｚに視て、第１ゲート電極２１３の面積は、第２電極２１２の面積よりも小さい。
　図４に示すように、２つの第１検出電極２１４は、第１方向ｚにおいて第２電極２１２および第１ゲート電極２１３と同じ側に位置する。２つの第１検出電極２１４は、第２方向ｘにおいて第１ゲート電極２１３の両側に位置する。２つの第１検出電極２１４の各々には、第２電極２１２に印加される電圧と等価な電圧が印加される。第１方向ｚに視て、２つの第１検出電極２１４の各々の面積は、第１ゲート電極２１３の面積と略等しい。
　複数の第１スペーサ３１は、導電体である。複数の第１スペーサ３１は、図４に示すように、導電接合層２９を介して複数の第１半導体素子２１の各々の第２電極２１２に個別に導電接合されている。複数の第１スペーサ３１は、第１方向ｚにおいて第３導電層１４と複数の第１半導体素子２１との間に位置する。図２および図４に示すように、複数の第１スペーサ３１の各々は、第１方向ｚに視て矩形状である。この他、複数の第１スペーサ３１の各々は、第１方向ｚに視て円形状でもよい。図４に示すように、第１方向ｚに視て、複数の第１スペーサ３１の各々の面積は、第２電極２１２の面積よりも小さい。複数の第１スペーサ３１の組成は、銅およびモリブデン（Ｍｏ）を含む。複数の第１スペーサ３１の各々の第１方向ｚの寸法は、第１導電層１２、第２導電層１３および第３導電層１４の各々の第１方向ｚの寸法よりも大きい。
　複数の第２スペーサ３２は、導電体である。複数の第２スペーサ３２は、図１１に示すように、導電接合層２９を介して第２導電層１３の第２主面１３Ａに導電接合されている。複数の第２スペーサ３２は、第２方向ｘに沿って配列されている。複数の第２スペーサ３２は、第１方向ｚにおいて複数の第２半導体素子２２と、第２導電層１３との間に位置する。図２および図４に示すように、複数の第２スペーサ３２の各々は、第１方向ｚに視て矩形状である。この他、複数の第２スペーサ３２の各々は、第１方向ｚに視て円形状でもよい。図２に示すように、第１方向ｚに視て、複数の第２スペーサ３２の各々の面積は、後述する複数の第２半導体素子２２の各々の第４電極２２２の面積よりも小さい。複数の第２スペーサ３２の組成は、銅およびモリブデンを含む。複数の第２半導体素子２２の各々の第１方向ｚの寸法は、第１導電層１２、第２導電層１３および第３導電層１４の各々の第１方向ｚの寸法よりも大きい。
　第３導電層１４は、図７、図９および図１０に示すように、第１方向ｚにおいて第１導電層１２の第１主面１２Ａが向く側に第１導電層１２および第２導電層１３から離れている。第３導電層１４は、複数の第２半導体素子２２、および第２配線５２を搭載している。図２に示すように、第１方向ｚに視て、第３導電層１４は、第２絶縁層１５の周縁１５１に囲まれている。第３導電層１４は、封止樹脂６０に覆われている。第３導電層１４の組成は、銅を含む。第３導電層１４は、第１方向ｚにおいて第１導電層１２の第１主面１２Ａに対向する側を向く第３主面１４Ａを有する。第３主面１４Ａは、複数の第２半導体素子２２、および第２配線５２に対向している。第３主面１４Ａの面積は、第１主面１２Ａの面積と第２主面１３Ａの面積との合計よりも大きい。
　複数の第２半導体素子２２は、図８、図９および図１１に示すように、第３導電層１４の第３主面１４Ａに導電接合されている。複数の第２半導体素子２２は、複数の第１半導体素子２１と同一のスイッチング素子である。したがって、複数の第２半導体素子２２は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴである。複数の第２半導体素子２２は、第２方向ｘに沿って配列されている。
　図２および図１３に示すように、複数の第２半導体素子２２の各々は、第３電極２２１、第４電極２２２、第２ゲート電極２２３、および２つの第２検出電極２２４を有する。
　図１３に示すように、第３電極２２１は、第３導電層１４の第３主面１４Ａに対向している。第３電極２２１には、第２半導体素子２２により変換される前の電力に対応する電流が流れる。すなわち、第３電極２２１は、第２半導体素子２２のドレイン電極に相当する。第３電極２２１は、導電接合層２９を介して第３主面１４Ａに導電接合されている。これにより、複数の第２半導体素子２２の各々の第３電極２２１は、第３導電層１４に導通している。
　図１３に示すように、第４電極２２２は、第１方向ｚにおいて第３導電層１４の第３主面１４Ａに対向する側とは反対側に位置する。したがって、第３電極２２１および第４電極２２２は、第１方向ｚにおいて互いに反対側に位置する。第４電極２２２には、第２半導体素子２２により変換された後の電力に対応する電流が流れる。すなわち、第４電極２２２は、第２半導体素子２２のソース電極に相当する。
　図１３に示すように、第２ゲート電極２２３は、第１方向ｚにおいて第３導電層１４の第３主面１４Ａに対向する側とは反対側に位置する。したがって、第２ゲート電極２２３は、第１方向ｚにおいて第４電極２２２と同じ側に位置する。第２ゲート電極２２３には、第２半導体素子２２を駆動するためのゲート電圧が印加される。図１２に示すように、第１方向ｚに視て、第２ゲート電極２２３の面積は、第４電極２２２の面積よりも小さい。
　図２に示すように、２つの第２検出電極２２４は、第１方向ｚにおいて第４電極２２２および第２ゲート電極２２３と同じ側に位置する。２つの第２検出電極２２４は、第２方向ｘにおいて第２ゲート電極２２３の両側に位置する。２つの第２検出電極２２４の各々には、第４電極２２２に印加される電圧と等価な電圧が印加される。第１方向ｚに視て、２つの第２検出電極２２４の各々の面積は、第２ゲート電極２２３の面積と略等しい。
　図７、図９および図１０に示すように、複数の第１スペーサ３１は、導電接合層２９を介して第３導電層１４の第３主面１４Ａに導電接合されている。すなわち、複数の第１半導体素子２１の各々の第２電極２１２は、複数の第１スペーサ３１のいずれかを介して第３導電層１４に導電接合されている。これにより、複数の第１半導体素子２１の各々の第２電極２１２は、第３導電層１４に導通している。
　図８、図９および図１１に示すように、複数の第２スペーサ３２は、導電接合層２９を介して複数の第２半導体素子２２の各々の第４電極２２２に個別に導電接合されている。すなわち、複数の第２半導体素子２２の各々の第４電極２２２は、複数の第２スペーサ３２のいずれかを介して第２導電層１３に導電接合されている。これにより、複数の第２半導体素子２２の各々の第４電極２２２は、第２導電層１３に導通している。
　半導体装置Ａ１０においては、複数の第１半導体素子２１が上アーム回路の一部を構成し、かつ第２半導体素子２２が下アーム回路の一部を構成している。さらに半導体装置Ａ１０においては、複数の第２半導体素子２２の構成は、第２方向ｘの回りに複数の第１半導体素子２１を反転させたときの構成に等しい。したがって、複数の第１半導体素子２１の各々の第２電極２１２の極性と、複数の第２半導体素子２２の各々の第３電極２２１の極性とは、互いに異なっている。
　第２絶縁層１５は、図９に示すように、第３導電層１４を基準として複数の第１半導体素子２１、および複数の第２半導体素子２２とは反対側に位置する。第２絶縁層１５は、第３導電層１４に接合されている。第２絶縁層１５は、封止樹脂６０に収容されている。第２絶縁層１５は、熱伝導率が比較的高い材料からなる。第２絶縁層１５は、たとえば、窒化ケイ素および窒化アルミニウムのいずれかを含むセラミックスからなる。第２絶縁層１５の第１方向ｚの寸法は、第３導電層１４および第２放熱層１７の各々の第１方向ｚの寸法よりも小さい。
　第２放熱層１７は、図７～図１１に示すように、第１方向ｚにおいて第２絶縁層１５を基準として第３導電層１４とは反対側に位置する。第２放熱層１７は、第２絶縁層１５に接合されている。第１方向ｚに視て、第２放熱層１７は、第２絶縁層１５の周縁１５１に囲まれている。第２放熱層１７の組成は、銅を含む。半導体装置Ａ１０の使用の際、第２放熱層１７にはヒートシンクなどの放熱部材が取り付けられる。
　図５～図１１に示すように、第２放熱層１７は、封止樹脂６０の底面６２から外部に露出している。第２放熱層１７の少なくとも一部は、底面６２から外部に突出している。半導体装置Ａ１０においては、第２放熱層１７の全体が底面６２から外部に突出している。これにより、第２絶縁層１５は、底面６２から外部に露出している。
　第１配線５１は、図７および図９に示すように、第１導電層１２の第１主面１２Ａに接合されている。第１配線５１は、第３方向ｙにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置する。第１配線５１は、第１方向ｚにおいて第２絶縁層１５よりも第１絶縁層１１の近くに位置する。第１配線５１は、複数の第１半導体素子２１と、第１導電層１２とに導通している。図４および図９に示すように、第１配線５１は、第１搭載層５１１、第１金属層５１２、第１ゲート配線層５１３、第１検出配線層５１４および第２検出配線層５１５を有する。
　図４に示すように、第１搭載層５１１は、第１ゲート配線層５１３、第１検出配線層５１４、第２検出配線層５１５を搭載している。第１搭載層５１１は、絶縁体である。第１搭載層５１１は、たとえばセラミックスからなる。この他、第１搭載層５１１は、絶縁樹脂シートからなる場合でもよい。
　図９に示すように、第１金属層５１２は、第１方向ｚにおいて第１搭載層５１１を基準として第１導電層１２の第１主面１２Ａに対向する側に位置する。第１金属層５１２は、第１搭載層５１１に接合されている。第１金属層５１２の組成は、銅を含む。第１金属層５１２は、たとえばハンダを介して第１主面１２Ａに接合されている。
　図４に示すように、第１ゲート配線層５１３は、第１搭載層５１１を基準として第１金属層５１２とは反対側に位置する。第１ゲート配線層５１３は、第１搭載層５１１に接合されている。第１ゲート配線層５１３には、複数の第１ワイヤ７１が導電接合されている。さらに複数の第１ワイヤ７１は、複数の第１半導体素子２１の各々の第１ゲート電極２１３に個別に導電接合されている。これにより、第１ゲート配線層５１３は、複数の第１半導体素子２１の各々の第１ゲート電極２１３に導通している。
　図４に示すように、第１検出配線層５１４は、第１搭載層５１１を基準として第１金属層５１２とは反対側に位置する。第１検出配線層５１４は、第１搭載層５１１に接合されている。第１検出配線層５１４には、複数の第２ワイヤ７２が導電接合されている。さらに複数の第２ワイヤ７２は、複数の第１半導体素子２１の各々の２つの第１検出電極２１４のいずれかに個別に導電接合されている。これにより、第１検出配線層５１４は、複数の第１半導体素子２１の各々の２つの第１検出電極２１４のいずれかに導通している。
　図４に示すように、第２検出配線層５１５は、第１搭載層５１１を基準として第１金属層５１２とは反対側に位置する。第２検出配線層５１５は、第１搭載層５１１に接合されている。第２検出配線層５１５には、第３ワイヤ７３が導電接合されている。さらに第３ワイヤ７３は、第１導電層１２の第１主面１２Ａに導電接合されている。これにより、第２検出配線層５１５は、第１導電層１２に導通している。
　第２配線５２は、図７および図９に示すように、第３導電層１４の第３主面１４Ａに接合されている。第２配線５２は、第３方向ｙにおいて複数の第２半導体素子２２を基準として複数の第１半導体素子２１とは反対側に位置する。第２配線５２は、第１方向ｚにおいて第１絶縁層１１よりも第２絶縁層１５の近くに位置する。第２配線５２は、複数の第２半導体素子２２と、第３導電層１４とに導通している。図２および図９に示すように、第２配線５２は、第２搭載層５２１、第２金属層５２２、第２ゲート配線層５２３、第３検出配線層５２４、第４検出配線層５２５、および２つの温度検出配線層５２６を有する。
　図２に示すように、第２搭載層５２１は、第２ゲート配線層５２３、第３検出配線層５２４および第４検出配線層５２５を搭載している。第２搭載層５２１は、絶縁体である。第２搭載層５２１は、たとえばセラミックスからなる。この他、第２搭載層５２１は、絶縁樹脂シートからなる場合でもよい。
　図９に示すように、第２金属層５２２は、第１方向ｚにおいて第２搭載層５２１を基準として第３導電層１４の第３主面１４Ａに対向する側に位置する。第２金属層５２２は、第２搭載層５２１に接合されている。第２金属層５２２の組成は、銅を含む。第２金属層５２２は、たとえばハンダを介して第３主面１４Ａに接合されている。
　図２に示すように、第２ゲート配線層５２３は、第２搭載層５２１を基準として第２金属層５２２とは反対側に位置する。第２ゲート配線層５２３は、第２搭載層５２１に接合されている。第２ゲート配線層５２３には、複数の第４ワイヤ７４が導電接合されている。さらに複数の第４ワイヤ７４は、複数の第２半導体素子２２の各々の第２ゲート電極２２３に個別に導電接合されている。これにより、第２ゲート配線層５２３は、複数の第２半導体素子２２の各々の第２ゲート電極２２３に導通している。
　図２に示すように、第３検出配線層５２４は、第２搭載層５２１を基準として第２金属層５２２とは反対側に位置する。第３検出配線層５２４は、第２搭載層５２１に接合されている。第３検出配線層５２４には、複数の第５ワイヤ７５が導電接合されている。さらに複数の第５ワイヤ７５は、複数の第２半導体素子２２の各々の２つの第２検出電極２２４のいずれかに個別に導電接合されている。これにより、第３検出配線層５２４は、複数の第２半導体素子２２の各々の２つの第２検出電極２２４のいずれかに導通している。
　図２に示すように、第４検出配線層５２５は、第２搭載層５２１を基準として第２金属層５２２とは反対側に位置する。第４検出配線層５２５は、第２搭載層５２１に接合されている。第４検出配線層５２５には、第６ワイヤ７６が導電接合されている。さらに第６ワイヤ７６は、第３導電層１４の第３主面１４Ａに導電接合されている。これにより、第４検出配線層５２５は、第３導電層１４に導通している。
　図２に示すように、２つの温度検出配線層５２６は、第２搭載層５２１を基準として第２金属層５２２とは反対側に位置する。２つの温度検出配線層５２６は、第２搭載層５２１に接合されている。２つの温度検出配線層５２６は、第２方向ｘにおいて互いに隣り合っている。２つの温度検出配線層５２６には、サーミスタ５９が導電接合されている。
　複数の電力端子４０の各々は、図７および図８に示すように、第１導電層１２、第２導電層１３および第３導電層１４のいずれかに導電接合されている。複数の電力端子４０の各々の一部は、封止樹脂６０から外部に突出している。複数の電力端子４０は、第１電力端子４１、２つの第２電力端子４２、および２つの第３電力端子４３を含む。
　第１電力端子４１は、図４および図７に示すように、第１導電層１２の第１主面１２Ａに導電接合されている。これにより、第１電力端子４１は、第１導電層１２を介して複数の第１半導体素子２１の各々の第１電極２１１に導通している。第１電力端子４１は、第３方向ｙにおいて複数の第１半導体素子２１を基準として複数の第２半導体素子２２とは反対側に位置する。第１電力端子４１は、銅または銅合金を含む材料からなる金属リードである。第１電力端子４１の一部は、封止樹脂６０の第１側面６３から外部に突出している。第１電力端子４１は、電力変換対象となる直流電力が供給されるＰ端子（正極）である。
　２つの第２電力端子４２の各々は、図４および図８示すように、第２導電層１３の第２主面１３Ａに導電接合されている。これにより、第２電力端子４２の各々は、第２導電層１３を介して複数の第２半導体素子２２の各々の第４電極２２２に導通している。２つの第２電力端子４２は、第３方向ｙにおいて複数の第１半導体素子２１を基準として第１電力端子４１と同じ側に位置する。２つの第２電力端子４２は、第２方向ｘにおいて第１電力端子４１を基準として互いに反対側に位置する。２つの第２電力端子４２は、銅または銅合金を含む材料からなる金属リードである。２つの第２電力端子４２の各々の一部は、封止樹脂６０の第１側面６３から外部に突出している。２つの第２電力端子４２は、電力変換対象となる直流電力が供給されるＮ端子（負極）である。
　２つの第３電力端子４３の各々は、図２および図８に示すように、第３導電層１４の第３主面１４Ａに導電接合されている。２つの第３電力端子４３は、第３方向ｙにおいて複数の第１半導体素子２１、および複数の第２半導体素子２２を基準として第１電力端子４１、および２つの第２電力端子４２とは反対側に位置する。２つの第３電力端子４３は、第２方向ｘにおいて互いに離れている。２つの第３電力端子４３は、銅または銅合金を含む材料からなる金属リードである。２つの第３電力端子４３の各々の一部は、封止樹脂６０の第２側面６４から外部に突出している。２つの第３電力端子４３の各々から、複数の第１半導体素子２１、および複数の第２半導体素子２２により変換された交流電力が出力される。
　第１信号端子４４１は、図１、図３および図４に示すように、第２方向ｘにおいて２つの第２電力端子４２のいずれかの隣に位置する。第１信号端子４４１は、第１配線５１の第１ゲート配線層５１３に導電接合されている。これにより、第１信号端子４４１は、複数の第１半導体素子２１の各々の第１ゲート電極２１３に導通している。第１信号端子４４１は、銅または銅合金を含む材料からなる金属リードである。第１信号端子４４１の一部は、封止樹脂６０の第１側面６３から外部に突出している。第１信号端子４４１には、複数の第１半導体素子２１が駆動するためのゲート電圧が印加される。
　第２信号端子４４２は、図１～図３に示すように、第２方向ｘにおいて２つの第３電力端子４３のいずれかの隣に位置する。第２信号端子４４２は、第２配線５２の第２ゲート配線層５２３に導電接合されている。これにより、第２信号端子４４２は、複数の第２半導体素子２２の各々の第２ゲート電極２２３に導通している。第２信号端子４４２は、銅または銅合金を含む材料からなる金属リードである。第２信号端子４４２の一部は、封止樹脂６０の第２側面６４から外部に突出している。第２信号端子４４２には、複数の第２半導体素子２２が駆動するためのゲート電圧が印加される。
　第３信号端子４５１は、図１、図３および図４に示すように、第２方向ｘにおいて第１信号端子４４１の隣に位置する。第３信号端子４５１は、第１配線５１の第１検出配線層５１４に導電接合されている。これにより、第３信号端子４５１は、複数の第１半導体素子２１の各々の２つの第１検出電極２１４のいずれかに導通している。第３信号端子４５１は、銅または銅合金を含む材料からなる金属リードである。第３信号端子４５１の一部は、封止樹脂６０の第１側面６３から外部に突出している。
　第４信号端子４５２は、図１～図３に示すように、第２方向ｘにおいて第２信号端子４４２の隣に位置する。第４信号端子４５２は、第２配線５２の第３検出配線層５２４に導電接合されている。これにより、第４信号端子４５２は、複数の第２半導体素子２２の各々の２つの第２検出電極２２４のいずれかに導通している。第４信号端子４５２は、銅または銅合金を含む材料からなる金属リードである。第４信号端子４５２の一部は、封止樹脂６０の第２側面６４から外部に突出している。
　第５信号端子４６１は、図１、図３および図４に示すように、第２方向ｘにおいて第３信号端子４５１と第１電力端子４１との間に位置する。第５信号端子４６１は、第１配線５１の第２検出配線層５１５に導電接合されている。これにより、第５信号端子４６１は、第１導電層１２に導通している。第５信号端子４６１は、銅または銅合金を含む材料からなる金属リードである。第５信号端子４６１の一部は、封止樹脂６０の第１側面６３から外部に突出している。
　第６信号端子４６２は、図１～図３に示すように、第２方向ｘにおいて第４信号端子４５２の隣に位置する。第６信号端子４６２は、第２配線５２の第４検出配線層５２５に導電接合されている。これにより、第６信号端子４６２は、第３導電層１４に導通している。第６信号端子４６２は、銅または銅合金を含む材料からなる金属リードである。第６信号端子４６２の一部は、封止樹脂６０の第２側面６４から外部に突出している。
　２つの第７信号端子４７は、図１～図３に示すように、第２方向ｘにおいて第６信号端子４６２を基準として第２信号端子４４２および第４信号端子４５２とは反対側に位置する。２つの第７信号端子４７は、第２方向ｘにおいて２つの第３電力端子４３のいずれかと、第６信号端子４６２との間に位置する。２つの第７信号端子４７は、第２配線５２の２つの温度検出配線層５２６に個別に導電接合されている。これにより、２つの第７信号端子４７は、サーミスタ５９に導通している。２つの第７信号端子４７は、銅または銅合金を含む材料からなる金属リードである。２つの第７信号端子４７の各々の一部は、封止樹脂６０の第２側面６４から外部に突出している。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１絶縁層１１、第１導電層１２、第２導電層１３、第１放熱層１６、第１半導体素子２１、第２半導体素子２２、第３導電層１４、第２絶縁層１５、第２放熱層１７および封止樹脂６０を備える。第１半導体素子２１の第１電極２１１は、第１導電層１２に導電接合されている。第１半導体素子２１の第２電極２１２と、第２半導体素子２２の第３電極２２１とは、第３導電層１４に導電接合されている。第２電極２１２の極性と、第３電極２２１の極性とは、互いに異なる。第２半導体素子２２の第４電極２２２は、第２導電層１３に導電接合されている。第１放熱層１６および第２放熱層１７は、封止樹脂６０から外部に露出している。本構成をとることにより、第１半導体素子２１および第２半導体素子２２の各々から発生した熱は、第１導電層１２および第２導電層１３のいずれかと、第１絶縁層１１とを介して第１放熱層１６から外部に放出される。さらに第１半導体素子２１および第２半導体素子２２の各々から発生した熱は、第３導電層１４および第２絶縁層１５を介して第２放熱層１７から外部に放出される。したがって、本構成によれば、半導体装置Ａ１０においては、半導体装置Ａ１０の放熱性の均一化を図ることが可能となる。
　さらに上記構成によれば、第１半導体素子２１の第２電極２１２から、第２半導体素子２２の第３電極２２１に至る導電経路の長さがより短縮されるため、半導体装置Ａ１０の寄生インダクタンスの低減を図ることも可能である。
　第１放熱層１６の全体と、第２放熱層１７の全体とが封止樹脂６０から外部に突出している。本構成をとることにより、外部に露出する第１放熱層１６および第２放熱層１７の各々の表面積がより拡大する。これにより、半導体装置Ａ１０の放熱性をより向上できる。
　半導体装置Ａ１０は、導電体である第１スペーサ３１および第２スペーサ３２をさらに備える。第１半導体素子２１の第２電極２１２は、第１スペーサ３１を介して第３導電層１４に導電接合されている。第２半導体素子２２の第４電極２２２は、第２スペーサ３２を介して第２導電層１３に導電接合されている。この場合において、第１方向ｚにおいて第１導電層１２および第２導電層１３の各々と、第３導電層１４との間には、封止樹脂６０の一部が挟まれている。本構成をとることにより、第１絶縁層１１および第２絶縁層１５は、第１方向ｚにおいて互いに拘束されるとともに、封止樹脂６０によって第１方向ｚの変位が規制される。これにより、第１絶縁層１１および第２絶縁層１５が封止樹脂６０から脱落することを防止できる。
　第１スペーサ３１および第２スペーサ３２の各々の第１方向ｚの寸法は、第１導電層１２、第２導電層１３および第３導電層１４の各々の第１方向ｚの寸法よりも大きい。本構成をとることにより、第３導電層１４に対する第１半導体素子２１の干渉と、第２導電層１３に対する第２半導体素子２２の干渉とを、より確実に防止できる。
　半導体装置Ａ１０は、第１半導体素子２１に導通する第１配線５１をさらに備える。第１配線５１は、第１方向ｚにおいて第２絶縁層１５よりも第１絶縁層１１の近くに位置する。本構成をとることによって、第１ワイヤ７１および第２ワイヤ７２の各々を、ワイヤボンディングにより第１半導体素子２１と第１配線５１とに導電接合することが可能となる。
　半導体装置Ａ１０は、第２半導体素子２２に導通する第２配線５２をさらに備える。第２配線５２は、第１方向ｚにおいて第１絶縁層１１よりも第２絶縁層１５の近くに位置する。本構成をとることによって、第４ワイヤ７４および第５ワイヤ７５の各々を、ワイヤボンディングにより第２半導体素子２２と第２配線５２とに導電接合することが可能となる。
　第２実施形態：
　図１５～図１９に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１７は、半導体装置Ａ１０を示す図９に対応している。図１８は、半導体装置Ａ１０を示す図１０に対応している。 　　　
　半導体装置Ａ２０においては、第１放熱層１６および第２放熱層１７の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１５、図１７および図１８に示すように、第１放熱層１６は、第１基部１６１、および複数の第１凸部１６２を有する。第１基部１６１は、第１絶縁層１１に接合されている。第１基部１６１の少なくとも一部は、封止樹脂６０の頂面６１から外部に露出している。第１絶縁層１１は、封止樹脂６０に覆われている。複数の第１凸部１６２は、第１基部１６１から第１方向ｚに突出している。複数の第１凸部１６２は、外部に露出している。図１９に示すように、複数の第１凸部１６２の各々の第１方向ｚの寸法ｔ２は、第１基部１６１の第１方向ｚの寸法ｔ１よりも大きい。
　図１６～図１８に示すように、第２放熱層１７は、第２基部１７１、および複数の第２凸部１７２を有する。第２基部１７１は、第２絶縁層１５に接合されている。第２基部１７１の少なくとも一部は、封止樹脂６０の底面６２から外部に露出している。第２絶縁層１５は、封止樹脂６０に覆われている。複数の第２凸部１７２は、第２基部１７１から第１方向ｚに突出している。複数の第２凸部１７２は、外部に露出している。第１放熱層１６と同様に、複数の第２凸部１７２の各々の第１方向ｚの寸法は、第２基部１７１の第１方向ｚの寸法よりも大きい。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１絶縁層１１、第１導電層１２、第２導電層１３、第１放熱層１６、第１半導体素子２１、第２半導体素子２２、第３導電層１４、第２絶縁層１５、第２放熱層１７および封止樹脂６０を備える。第１半導体素子２１の第１電極２１１は、第１導電層１２に導電接合されている。第１半導体素子２１の第２電極２１２と、第２半導体素子２２の第３電極２２１とは、第３導電層１４に導電接合されている。第２電極２１２の極性と、第３電極２２１の極性とは、互いに異なる。第２半導体素子２２の第４電極２２２は、第２導電層１３に導電接合されている。第１放熱層１６および第２放熱層１７は、封止樹脂６０から外部に露出している。したがって、本構成によれば、半導体装置Ａ２０においても、半導体装置Ａ２０の放熱性の均一化を図ることが可能となる。さらに半導体装置Ａ２０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ２０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ２０においては、第１放熱層１６は、第１絶縁層１１に接合された第１基部１６１と、第１基部１６１から第１方向ｚに突出する複数の第１凸部１６２を有する。第１基部１６１の少なくとも一部は、封止樹脂６０から露出している。本構成をとることにより、外部に露出する第１放熱層１６の表面積がより拡大する。これにより、半導体装置Ａ２０の放熱性をより向上できる。
　上記の場合において、複数の第１凸部１６２の各々の第１方向ｚの寸法ｔ２は、第１基部１６１の第１方向ｚの寸法ｔ１よりも大きい。本構成をとることにより、外部に露出する第１放熱層１６の表面積がさらに拡大する。
　第３実施形態：
　図２０～図２４に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２２は、半導体装置Ａ１０を示す図９に対応している。図２３は、半導体装置Ａ１０を示す図１０に対応している。
　半導体装置Ａ３０においては、第１放熱層１６および第２放熱層１７の構成が、半導体装置Ａ１０の当該構成と異なる。
　図２０、図２２および図２３に示すように、第１放熱層１６は、複数の第１凸部１６２、および第１枠部１６３を有する。複数の第１凸部１６２の全体と、第１枠部１６３の全体とが封止樹脂６０から外部に突出している。複数の第１凸部１６２の各々と、第１枠部１６３は、第１絶縁層１１から第１方向ｚに突出している。第１絶縁層１１は、封止樹脂６０の頂面６１から外部に露出している。第１枠部１６３は、複数の第１凸部１６２を囲んでいる。第１方向ｚに視て、第１枠部１６３は、第１絶縁層１１の周縁１１１に重なっている。図２４に示すように、第１枠部１６３の第１方向ｚの寸法ｔ３は、複数の第１凸部１６２の各々の第１方向ｚの寸法ｔ４に等しい。
　図２０および図２３に示すように、第１枠部１６３は、第２方向ｘにおいて互いに離れた一対の第１部１６３Ａを含む。図２４に示すように、一対の第１部１６３Ａの各々の第２方向ｘの寸法ｂ３は、複数の第１凸部１６２の各々の第２方向ｘの寸法ｂ４よりも大きい。図２０および図２２に示すように、第１枠部１６３は、第３方向ｙにおいて互いに離れた一対の第２部１６３Ｂを含む。一対の第２部１６３Ｂの各々は、一対の第１部１６３Ａにつながっている。一対の第２部１６３Ｂの各々の第３方向ｙの寸法は、複数の第１凸部１６２の各々の第３方向ｙの寸法よりも大きい。
　図２１～図２３に示すように、第２放熱層１７は、複数の第２凸部１７２、および第２枠部１７３を有する。複数の第２凸部１７２の全体と、第２枠部１７３の全体とが封止樹脂６０から外部に突出している。複数の第２凸部１７２の各々と、第２枠部１７３は、第２絶縁層１５から第１方向ｚに突出している。第２絶縁層１５は、封止樹脂６０の底面６２から外部に露出している。第２枠部１７３は、複数の第２凸部１７２を囲んでいる。第１方向ｚに視て、第２枠部１７３は、第２絶縁層１５の周縁１５１に重なっている。第１放熱層１６と同様に、第２枠部１７３の第１方向ｚの寸法は、複数の第２凸部１７２の各々の第１方向ｚの寸法に等しい。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、第１絶縁層１１、第１導電層１２、第２導電層１３、第１放熱層１６、第１半導体素子２１、第２半導体素子２２、第３導電層１４、第２絶縁層１５、第２放熱層１７および封止樹脂６０を備える。第１半導体素子２１の第１電極２１１は、第１導電層１２に導電接合されている。第１半導体素子２１の第２電極２１２と、第２半導体素子２２の第３電極２２１とは、第３導電層１４に導電接合されている。第２電極２１２の極性と、第３電極２２１の極性とは、互いに異なる。第２半導体素子２２の第４電極２２２は、第２導電層１３に導電接合されている。第１放熱層１６および第２放熱層１７は、封止樹脂６０から外部に露出している。したがって、本構成によれば、半導体装置Ａ３０においても、半導体装置Ａ３０の放熱性の均一化を図ることが可能となる。さらに半導体装置Ａ３０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ３０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ３０においては、複数の第１凸部１６２、および第１枠部１６３を有する。複数の第１凸部１６２の全体と、第１枠部１６３の全体とが封止樹脂６０から外部に突出している。複数の第１凸部１６２の各々と、第１枠部１６３は、第１絶縁層１１から第１方向ｚに突出している。本構成をとることにより、外部に露出する第１放熱層１６の表面積がより拡大する。これにより、半導体装置Ａ３０の放熱性をより向上できる。
　上記の場合において、第１枠部１６３は、複数の第１凸部１６２を囲んでいる。第１枠部１６３の第１方向ｚの寸法ｔ３は、複数の第１凸部１６２の各々の第１方向ｚの寸法ｔ４に等しい。本構成をとることにより、ヒートシンクなどの放熱部材に半導体装置Ａ３０を取り付ける際、第１枠部１６３を当該放熱部材に支持させることが可能となる。この場合において、複数の第１凸部１６２の放熱部材への干渉を防止できる。
　さらに第１凸部１６２の一対の第２部１６３Ｂの各々の第２方向ｘの寸法ｂ３は、複数の第１凸部１６２の各々の第２方向ｘの寸法ｂ４よりも大きい。本構成をとることにより、ヒートシンクなどの放熱部材に半導体装置Ａ３０を取り付ける際、第１枠部１６３の座屈を抑制できる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　第１絶縁層と、
　前記第１絶縁層の第１方向の一方側に接合された第１導電層と、
　前記第１方向において前記第１絶縁層を基準として前記第１導電層と同じ側に位置しており、かつ前記第１絶縁層に接合された第２導電層と、
　前記第１絶縁層を基準として前記第１導電層および前記第２導電層とは反対側に位置しており、かつ前記第１絶縁層に接合された第１放熱層と、
　前記第１方向において互いに反対側に位置する第１電極および第２電極を有するとともに、前記第１電極が前記第１導電層に導電接合された第１半導体素子と、
　前記第１方向において互いに反対側に位置する第３電極および第４電極を有するとともに、前記第４電極が前記第２導電層に導電接合された第２半導体素子と、
　前記第２電極および前記第３電極に導電接合された第３導電層と、
　前記第３導電層を基準として前記第１半導体素子および前記第２半導体素子とは反対側に位置しており、かつ前記第３導電層に接合された第２絶縁層と、
　前記第２絶縁層を基準として前記第３導電層とは反対側に位置しており、かつ前記第２絶縁層に接合された第２放熱層と、
　前記第１半導体素子および前記第２半導体素子を覆う封止樹脂と、を備え、
　前記第１半導体素子は、スイッチング素子であり、
　前記第２電極の極性と、前記第３電極の極性とは、互いに異なっており、
　前記第１放熱層および前記第２放熱層は、前記封止樹脂から外部に露出している、半導体装置。
　付記２．
　前記第１放熱層の少なくとも一部と、前記第２放熱層の少なくとも一部とは、前記封止樹脂から外部に突出している、付記１に記載の半導体装置。
　付記３．
　前記第１放熱層の全体と、前記第２放熱層の全体とが前記封止樹脂から外部に突出している、付記２に記載の半導体装置。
　付記４．
　前記第１絶縁層および前記第２絶縁層の各々は、前記封止樹脂から露出している、付記３に記載の半導体装置。
　付記５．
　前記第１放熱層は、前記第１絶縁層に接合された第１基部と、前記第１基部から前記第１方向に突出する複数の第１凸部を有し、
　前記第１基部の少なくとも一部は、前記封止樹脂から外部に露出している、付記２に記載の半導体装置。
　付記６．
　前記第１絶縁層は、前記封止樹脂に覆われている、付記５に記載の半導体装置。
　付記７．
　前記複数の第１凸部の各々の前記第１方向の寸法は、前記第１基部の前記第１方向の寸法よりも大きい、付記６に記載の半導体装置。
　付記８．
　前記第１放熱層は、複数の第１凸部、および第１枠部を有し、
　前記複数の第１凸部の各々と、前記第１枠部とは、前記第１絶縁層から前記第１方向に突出しており、
　前記第１枠部は、前記複数の第１凸部を囲んでいる、付記４に記載の半導体装置。
　付記９．
　前記第１枠部の前記第１方向の寸法は、前記複数の第１凸部の各々の前記第１方向の寸法に等しい、付記８に記載の半導体装置。
　付記１０．
　前記第１方向に視て、前記第１枠部は、前記第１絶縁層の周縁に重なっている、付記９に記載の半導体装置。
　付記１１．
　前記第１枠部は、前記第１方向に対して直交する第２方向において互いに離れた一対の第１部を含み、
　前記一対の第１部の各々の前記第２方向の寸法は、前記複数の第１凸部の各々の前記第２方向の寸法よりも大きい、付記１０に記載の半導体装置。
　付記１２．
　前記第２半導体素子は、スイッチング素子である、付記２ないし１１のいずれかに記載の半導体装置。
　付記１３．
　導電体である第１スペーサおよび第２スペーサをさらに備え、
　前記第２電極は、前記第１スペーサを介して前記第３導電層に導電接合されており、
　前記第４電極は、前記第２スペーサを介して前記第２導電層に導電接合されている、付記１２に記載の半導体装置。
　付記１４．
　前記第１スペーサおよび前記第２スペーサの各々の前記第１方向の寸法は、前記第１導電層、前記第２導電層および前記第３導電層の各々の前記第１方向の寸法よりも大きい、付記１３に記載の半導体装置。
　付記１５．
　前記第１半導体素子に導通する第１配線をさらに備え、
　前記第１配線は、前記第１方向において前記第２絶縁層よりも前記第１絶縁層の近くに位置する、付記１４に記載の半導体装置。
　付記１６．
　前記第２半導体素子に導通する第２配線をさらに備え、
　前記第２配線は、前記第１方向において前記第１絶縁層よりも前記第２絶縁層の近くに位置する、付記１５に記載の半導体装置。
　付記１７．
　複数の電力端子をさらに備え、
　前記複数の電力端子の各々は、前記第１導電層、前記第２導電層および前記第３導電層のいずれかに導電接合されており、
　前記複数の電力端子の各々の一部は、前記封止樹脂から外部に突出している、付記１６に記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０：半導体装置　　　１１：第１絶縁層
１１１：周縁　　　１２：第１導電層
１２Ａ：第１主面　　　１３：第２導電層
１３Ａ：第２主面　　　１４：第３導電層
１４Ａ：第３主面　　　１５：第２絶縁層
１５１：周縁　　　１６：第１放熱層
１６１：第１基部　　　１６２：第１凸部
１６３：第１枠部　　　１６３Ａ：第１部
１６３Ｂ：第２部　　　１７：第２放熱層
１７１：第２基部　　　１７２：第２凸部
１７３：第２枠部　　　２１：第１半導体素子
２１１：第１電極　　　２１２：第２電極
２１３：第１ゲート電極　　　２１４：第１検出電極
２２：第１半導体素子　　　２２１：第３電極
２２２：第４電極　　　２２３：第２ゲート電極
２２４：第２検出電極　　　２９：導電接合層
３１：第１スペーサ　　　３２：第２スペーサ
４０：電力端子　　　４１：第１電力端子
４２：第２電力端子　　　４３：第３電力端子
４４１：第１信号端子　　　４４２：第２信号端子
４５１：第３信号端子　　　４５２：第４信号端子
４６１：第５信号端子　　　４６２：第６信号端子
４７：第７信号端子　　　５１：第１配線
５１１：第１搭載層　　　５１２：第１金属層
５１３：第１ゲート配線層　　　５１４：第１検出配線層
５１５：第２検出配線層　　　５２：第２配線
５２１：第２搭載層　　　５２３：第２ゲート配線層
５２４：第３検出配線層　　　５２５：第４検出配線層
５２６：温度検出配線層　　　５９：サーミスタ
６０：封止樹脂　　　６１：頂面
６２：底面　　　６３：第１側面
６４：第２側面　　　７１～７６：第１ワイヤ～第６ワイヤ
ｚ：第１方向　　　ｘ：第２方向
ｙ：第３方向

Claims (17)

  1. 　第１絶縁層と、
    　前記第１絶縁層の第１方向の一方側に接合された第１導電層と、
    　前記第１方向において前記第１絶縁層を基準として前記第１導電層と同じ側に位置しており、かつ前記第１絶縁層に接合された第２導電層と、
    　前記第１絶縁層を基準として前記第１導電層および前記第２導電層とは反対側に位置しており、かつ前記第１絶縁層に接合された第１放熱層と、
    　前記第１方向において互いに反対側に位置する第１電極および第２電極を有するとともに、前記第１電極が前記第１導電層に導電接合された第１半導体素子と、
    　前記第１方向において互いに反対側に位置する第３電極および第４電極を有するとともに、前記第４電極が前記第２導電層に導電接合された第２半導体素子と、
    　前記第２電極および前記第３電極に導電接合された第３導電層と、
    　前記第３導電層を基準として前記第１半導体素子および前記第２半導体素子とは反対側に位置しており、かつ前記第３導電層に接合された第２絶縁層と、
    　前記第２絶縁層を基準として前記第３導電層とは反対側に位置しており、かつ前記第２絶縁層に接合された第２放熱層と、
    　前記第１半導体素子および前記第２半導体素子を覆う封止樹脂と、を備え、
    　前記第１半導体素子は、スイッチング素子であり、
    　前記第２電極の極性と、前記第３電極の極性とは、互いに異なっており、
    　前記第１放熱層および前記第２放熱層は、前記封止樹脂から外部に露出している、半導体装置。
  2. 　前記第１放熱層の少なくとも一部と、前記第２放熱層の少なくとも一部とは、前記封止樹脂から外部に突出している、請求項１に記載の半導体装置。
  3. 　前記第１放熱層の全体と、前記第２放熱層の全体とが前記封止樹脂から外部に突出している、請求項２に記載の半導体装置。
  4. 　前記第１絶縁層および前記第２絶縁層の各々は、前記封止樹脂から露出している、請求項３に記載の半導体装置。
  5. 　前記第１放熱層は、前記第１絶縁層に接合された第１基部と、前記第１基部から前記第１方向に突出する複数の第１凸部を有し、
    　前記第１基部の少なくとも一部は、前記封止樹脂から外部に露出している、請求項２に記載の半導体装置。
  6. 　前記第１絶縁層は、前記封止樹脂に覆われている、請求項５に記載の半導体装置。
  7. 　前記複数の第１凸部の各々の前記第１方向の寸法は、前記第１基部の前記第１方向の寸法よりも大きい、請求項６に記載の半導体装置。
  8. 　前記第１放熱層は、複数の第１凸部、および第１枠部を有し、
    　前記複数の第１凸部の各々と、前記第１枠部とは、前記第１絶縁層から前記第１方向に突出しており、
    　前記第１枠部は、前記複数の第１凸部を囲んでいる、請求項４に記載の半導体装置。
  9. 　前記第１枠部の前記第１方向の寸法は、前記複数の第１凸部の各々の前記第１方向の寸法に等しい、請求項８に記載の半導体装置。
  10. 　前記第１方向に視て、前記第１枠部は、前記第１絶縁層の周縁に重なっている、請求項９に記載の半導体装置。
  11. 　前記第１枠部は、前記第１方向に対して直交する第２方向において互いに離れた一対の第１部を含み、
    　前記一対の第１部の各々の前記第２方向の寸法は、前記複数の第１凸部の各々の前記第２方向の寸法よりも大きい、請求項１０に記載の半導体装置。
  12. 　前記第２半導体素子は、スイッチング素子である、請求項２ないし１１のいずれかに記載の半導体装置。
  13. 　導電体である第１スペーサおよび第２スペーサをさらに備え、
    　前記第２電極は、前記第１スペーサを介して前記第３導電層に導電接合されており、
    　前記第４電極は、前記第２スペーサを介して前記第２導電層に導電接合されている、請求項１２に記載の半導体装置。
  14. 　前記第１スペーサおよび前記第２スペーサの各々の前記第１方向の寸法は、前記第１導電層、前記第２導電層および前記第３導電層の各々の前記第１方向の寸法よりも大きい、請求項１３に記載の半導体装置。
  15. 　前記第１半導体素子に導通する第１配線をさらに備え、
    　前記第１配線は、前記第１方向において前記第２絶縁層よりも前記第１絶縁層の近くに位置する、請求項１４に記載の半導体装置。
  16. 　前記第２半導体素子に導通する第２配線をさらに備え、
    　前記第２配線は、前記第１方向において前記第１絶縁層よりも前記第２絶縁層の近くに位置する、請求項１５に記載の半導体装置。
  17. 　複数の電力端子をさらに備え、
    　前記複数の電力端子の各々は、前記第１導電層、前記第２導電層および前記第３導電層のいずれかに導電接合されており、
    　前記複数の電力端子の各々の一部は、前記封止樹脂から外部に突出している、請求項１６に記載の半導体装置。
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