JP2017079215A - 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体 - Google Patents

樹脂封止型半導体装置、およびその製造方法、ならびにその実装体 Download PDF

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Abstract

【課題】従来の半導体装置およびリード端子のサイズをほとんど変更することなく、プリント基板実装体のハンダ接続強度を大きく向上させる樹脂封止型半導体装置を提供する。【解決手段】半導体装置１１は、半導体チップ１２と、半導体チップ１２と電気的に接続される複数のリード端子１５と、半導体チップ１２および複数のリード端子１５を封止する封止樹脂部１６とを備え、複数のリード端子１５は、頂面から見て封止樹脂部１６の最外周の辺で構成される方形の封止樹脂領域よりも内側に形成されており、複数のリード端子１５のうち少なくとも一つは、封止樹脂領域内において頂面が封止樹脂から露出している頂面露出リード端子１７である。【選択図】図１

Description

本開示は、半導体チップおよびリードフレームを封止樹脂で封止した樹脂封止型半導体装置、およびその実装体に関するものであり、特にリード端子の一部の面を封止樹脂から露出させるようにした構造に関するものである。
近年、ＯＡ（Office Automation）機器や家電製品等の軽薄短小化、および一般ユーザーからの幅広い要望に応える多種多機能化にともない、電子機器に搭載される半導体装置は小型化・薄型化・多ピン化が進んでいる。一方で、最近では自動車や航空機器の電子化にともないプリント基板実装体に対しては、車載レベルに充分耐え得る信頼性が求められてきている。狭小面積のリード端子を用いて、高耐性の実装信頼性を実現するために、実装体のハンダ接合部の強度向上は必須課題となってきている。
このような要求に対して、例えば、特許文献１に記載されている半導体装置が知られている。
以下、従来の半導体装置について図１１を参照しながら説明する。図１１は、従来の半導体装置の構成を示す側面断面図である。従来の半導体装置１００は、半導体チップ１０１が搭載されるチップ搭載部１０２、及びリード端子１０３となる端子部を備えたリードフレームと、チップ搭載部１０２に搭載され、端子部と電気的に接続された半導体チップ１０１と、端子部を半導体チップ１０１側の面である一方の面から他方の面に厚さ方向に貫通する貫通溝と、端子部の一方の面側の貫通溝の端部を塞ぐ蓋部１０４と、端子部の他方の面及び貫通溝の内側面を露出するように半導体チップ１０１を封止する樹脂部１０５と、を有し、端子部の他方の面及び貫通溝の内側面がメッキ膜１０６で被覆されている。この構成により、半導体装置１００のリード端子１０３の側面にハンダが付き易いとされている。このような構成を採用することにより、半導体装置１００のリード端子１０３の側面はハンダ濡れ性向上に寄与し、さらに半導体装置１００の実装体においてはハンダ接続強度向上を維持できるとしている。
特開２０１３−２２５５９５号公報
しかしながら上記の構成では、図１２に示すように、ハンダ接合部に厚み方向の応力ダメージが掛かった場合、半導体装置１００がプリント基板１０７から離反しようとする応力を完全に留めることができないため、半導体装置１００のオープン不良を招く恐れがある。
かかる点に鑑みて、本開示は、従来の半導体装置およびリード端子のサイズをほとんど変更することなく、プリント基板実装体のハンダ接続強度を大きく向上させることを課題とする。
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、半導体装置は、半導体チップと、前記半導体チップと電気的に接続される複数のリード端子と、前記半導体チップおよび前記複数のリード端子を封止する封止樹脂部とを備え、前記複数のリード端子は、頂面から見て前記封止樹脂部の最外周の辺で構成される方形の封止樹脂領域よりも内側に形成されており、前記複数のリード端子のうち少なくとも一つは、前記封止樹脂領域内において頂面が前記封止樹脂部から露出している頂面露出リード端子である。
このような半導体装置によると、プリント基板とハンダ接合する場合において、十分なハンダ接合強度を得ることができる。また、少なくとも１つのリード端子の頂面を露出させた頂面露出リード端子を配置すればよいため、リード端子のサイズを従来のものからほとんど変更する必要がない。
また、上記半導体装置は、前記半導体チップが載置されるダイパッドを備えていてもよく、この場合、前記封止樹脂部は、前記半導体チップおよび前記複数のリード端子、ならびに前記ダイパッドを封止すればよい。
なお、前記複数のリード端子の底面は前記封止樹脂部に覆われていなくてもよい。
また、前記頂面露出リード端子は、当該半導体装置のコーナー部に位置していてもよい。
このようにすると、最もストレスが集中する半導体装置のコーナー部のハンダ接合部のハンダ接合状態を強固にすることができるため、十分なハンダ接合強度を得ることができる。
なお、前記頂面露出リード端子は、上記半導体装置の４つのコーナー部に配置されていてもよい。
また、前記頂面露出リード端子の、頂面、底面、および側面の少なくとも１つには、メッキ膜が被覆されていてもよい。
このようにすると、ハンダ濡れ性が飛躍的に向上するため、プリント基板に半導体装置を実装する場合において、十分なハンダ接合強度を得ることができる。
前記頂面露出リード端子の頂面は、当該半導体装置の中央部から外周部に向かって当該半導体装置の底面側に傾斜している。
このようにすると、頂面露出リード端子の頂面側にハンダ材料が届き易くなり、濡れ拡がり面積の拡大および濡れ拡がり速度の向上が実現でき、ひいてはハンダフィレットが形成されやすくなる。
また、前記頂面露出リード端子の頂面には溝部または凹部が形成されていてもよい。
このようにすると、頂面露出リード端子の頂面側にハンダ材料が接触した際に、いわゆる毛細管現象によりハンダ材料が溝部や凹部に沿って濡れ拡がるようになる。したがって、濡れ拡がり面積の拡大および濡れ拡がり速度の向上が実現でき、ひいてはハンダフィレットが形成されやすくなる。
なお、前記溝部または前記凹部は、当該半導体装置の中央部から外周部に向かって形成されていてもよい。
また、前記頂面露出リード端子は、当該半導体装置の外周部において、当該半導体装置の底面よりも外側に湾曲した形状であってもよい。
このようにすると、頂面露出リード端子のスタンドオフ高さが高く確保されることになり、そのためハンダ材料の厚みが必然的に増加し、より多くの歪を吸収できる構造となるため、接合強度の向上を図ることができる。また、スタンドオフ高さを高くすることにより、リフロー実装時におけるプリント基板の反りの影響を受けること無くハンダ接合実装が可能となる。これにより、プリント基板の反りによる半導体装置自身の製品持ち上がり現象や製品浮き現象を防止できるため、頂面露出リード端子を含むすべてのリード端子のオープン不良を防ぐことができる。
また、前記頂面露出リード端子の最上面は、前記封止樹脂部の上面と同じ高さであってもよい。
本開示に係る半導体装置の実装体は、上記いずれか１つの半導体装置と、配線パターンを有するプリント基板と、前記半導体装置の前記複数のリード端子と前記配線パターンとを接続するハンダ材料とを備え、前記ハンダ材料は、前記半導体装置の前記頂面露出リード端子の頂面にも配置されている。
これによると、半導体装置とプリント基板とを接続するハンダ材料の形状、いわゆるハンダフィレットを強固な形状とすることができ、信頼性の高い半導体装置の実装体を得ることができる。
本開示に係る半導体装置の第１の製造方法は、複数のリード端子と半導体チップとを準備する第１の工程と、前記半導体チップと前記複数のリード端子とを金属細線により接合する第２の工程と、前記複数のリード端子の少なくとも１つの頂面の一部に樹脂付着防止材料を載置する第３の工程と、前記複数のリード端子および前記半導体チップおよび前記金属細線を封止樹脂により封止する第４の工程と、前記樹脂付着防止材料を除去して、封止樹脂体を得る第５の工程と、前記封止樹脂体を個別に分割することによって、半導体装置を得る第６の工程とを備えている。
また、本開示に係る半導体装置の第２の製造方法は、複数のリード端子と半導体チップとを準備する第１の工程と、前記半導体チップと前記複数のリード端子とを金属細線により接合する第２の工程と、前記複数のリード端子の少なくとも１つの頂面の一部に樹脂付着防止材料を載置する第３の工程と、前記複数のリード端子および前記半導体チップおよび前記金属細線を封止樹脂で封止することによって成型される封止樹脂体を得る第４の工程と、前記封止樹脂体を個別に分割する第５の工程と、前記樹脂付着防止材料を除去することによって、半導体装置を得る第６の工程とを備えている。
なお、上記各製造方法において、前記第１の工程では、前記複数のリード端子と、前記半導体チップを載置するダイパッドと、前記ダイパッドを支持する吊りリードとを有するリードフレームを準備してもよく、前記第１の工程と前記第２の工程との間において、前記半導体チップを前記ダイパッド上に載置する第７の工程を備えていてもよい。
本開示に係る半導体装置およびその実装体は、半導体装置の表面側の封止樹脂を切り欠き、頂面を露出するリード端子を有することにより、リード端子のサイズをほとんど変更する必要がなく、プリント基板とのハンダ接合強度が向上するという効果を奏することができる。
図１は、第１の実施形態に係る半導体装置の構成を示す斜視図である。 図２は、図１の半導体装置を複数の方向から見た場合の図である。 図３は、第１の実施形態に係る半導体装置の別の例を示す平面図である。 図４は、図１に示す半導体装置の実装体の断面図である。 図５は、図１に示す半導体装置と従来の半導体装置との製造フローを比較するための図である。 図６は、第２の実施形態に係る半導体装置と従来の半導体装置との製造フローを比較するための図である。 図７は、第３の実施形態に係る半導体装置を備えた実装体の側面断面図である。 図８は、第４の実施形態に係る半導体装置の主要部を示す図である。 図９は、第５の実施形態に係る半導体装置を備えた実装体の側面断面図である。 図１０は、第６の実施形態に係る半導体装置を備えた実装体の側面断面図である。 図１１は、従来の半導体装置の構成を示す側面断面図である。 図１２は、従来の半導体装置の課題を説明するための図である。
以下、本発明の実施形態について図面を参照しながら説明する。
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体装置の斜視図である。
図１に示すように、本実施形態の半導体装置１１は、半導体チップ１２と、半導体チップ１２が載置されたダイパッド１３と、金属細線１４により半導体チップ１２と電気的に接続された複数のリード端子１５と、半導体チップ１２およびダイパッド１３および金属細線１４およびリード端子１５の少なくとも一部分を封止する封止樹脂部１６とを有している。
半導体装置１１は、その頂面方向から見ると、封止樹脂部１６の樹脂領域よりも内側に複数のリード端子１５が形成されている、いわゆるＱＦＮ（Quad-Flat-Non-Lead）パッケージと呼ばれる樹脂封止型半導体装置である。そして、少なくとも１本以上のリード端子１５の頂面の一部分が封止樹脂部１６から露出している構造を特徴としている。
一般にＱＦＮパッケージは方形であり、通常のＱＦＮパッケージでは、頂面側から見た場合、半導体装置の裏面側に配置されたリード端子は封止樹脂に覆われており、リード端子の上面は封止樹脂から露出していない。
これに対して、本実施形態では、方形のＱＦＮパッケージにおいて、頂面側から見た場合、封止樹脂領域内にリード端子の頂面方向の一部分が封止樹脂から露出している構造となっている。すなわち、半導体装置１１の裏面側に配置されたリード端子１５において、半導体装置１１の外周部（封止樹脂領域の外周部）に沿った上面に封止樹脂部１６の切り欠き部３０が存在する構造である。
なお、封止樹脂領域とは、封止樹脂部１６とリード端子１５とで形成される半導体装置１１の底面に等しい方形領域、或いは、封止樹脂部１６の最外周を構成する辺で形成される方形領域である。ここで、複数のリード端子１５のうち、頂面が封止樹脂部１６から露出しているリード端子１５を、特に頂面露出リード端子１７とする。
つまり、符号１５は、頂面が封止樹脂部１６に覆われているリード端子を表し、符号１７は、本開示の頂面露出リード端子を表す。
リード端子１５の端子巾が約０．１〜０．４ｍｍ、端子ピッチが約０．４〜１．２７ｍｍ間隔が多いが、近年のＱＦＮパッケージの小型化にともない、端子巾は０．１５〜０．２ｍｍ、端子ピッチは０．４〜０．６５ｍｍ間隔のものが主流である。
図２は、図１の半導体装置を複数の方向から見た場合の図であり、図２（ａ）は、半導体装置の頂面側から見た平面図、図２（ｂ）は、図２（ａ）の半導体装置をIIｂ−IIｂ線で切った場合の断面図、図２（ｃ）は、半導体装置の底面側から見た平面図である。
図２（ｃ）に示すように、半導体装置１１の底面では頂面露出リード端子１７を含むすべてのリード端子１５，１７の底面が露出しており、外見上は従来のＱＦＮパッケージと何ら変わることは無い。
一方、図２（ａ）に示すように、半導体装置１１を頂面側から見た場合、半導体装置１１の外周部側の封止樹脂部１６の一部に切り欠き部３０が形成されており、切り欠き部３０からリード端子の頂面が露出している（頂面露出リード端子１７）。
また、図２（ｂ）に示すように、半導体装置１１を側面側から見た場合、通常のリード端子１５の頂面は封止樹脂部１６によって完全に覆われているのに対して、頂面露出リード端子１７は、半導体装置１１のコーナー部、及び側面部において、半導体装置１１の外周部側の頂面の一部が露出している。
頂面露出リード端子１７の露出部分が、後述するリフロー実装工程においてプリント基板１８の配線パターン１９とハンダ接続するものである（図４参照）。
図３は、第１実施形態の他の例を示す頂面側から見た平面図である。図１および図２において、頂面露出リード端子１７を、半導体装置１１の外周部のうち、コーナー部とそのコーナー部に隣接する側面部に設置した一例を記載しているが、例えば、図３（ａ）に示すように、頂面露出リード端子１７をコーナー部のみに設けても良く、図３（ｂ）に示すように、側面部のみに設けてもよい。
通常、半導体装置のコーナー部のハンダ接合部に最もストレスが集中することが知られているため、後述する半導体装置１１の実装体２０において、このコーナー部に頂面露出リード端子１７を設置して、ハンダ接合状態を強固にすることは、信頼性向上に最も効果的であるといえる。
一方、近年の半導体装置の多機能化にともないリード端子は多ピン化傾向にあり、リード端子の数量を極力多く設置する工夫が必要である。この場合、頂面の面積が大きなリード端子をコーナー部に設けるよりも、側面部と同じ面積のリード端子を多数設置することが望ましいといえる。
以上の理由のほか、後述するプリント基板の配線パターンとの接合難易度、半導体装置の製造難易度、半導体装置の製造費用などを鑑み、頂面露出リード端子１７を、半導体装置１１の４つのコーナー部に設けてもよいし、対角線上の２つのコーナー部に設けてもよい。また、側面部における全リード端子１５の上面の一部を露出させて頂面露出リード端子１７としてもよい。また、一側面側のみに頂面露出リード端子１７を設けてもよく、頂面露出リード端子１７とリード端子１５とを交互に設けてもよい。また、頂面露出リード端子１７を、コーナー部および側面部のいずれか一方に設けてもよいし、両方に設けてもよい。つまり、複数のリード端子１５のうち少なくとも１つが頂面露出リード端子１７であればよい。
図４は、図１の半導体装置を用いた実装体の断面図である。図４に示すように、プリント基板１８の配線パターン１９にハンダペースト（図示せず）を塗布する。そして、そのハンダペーストと半導体装置１１のリード端子１５及び頂面露出リード端子１７とを対面位置合わせして載置し、リフロー装置などで高温加熱することにより本開示の半導体装置１１の実装体２０が完成する。
頂面露出リード端子１７の底面側は、ハンダ材料２１によりプリント基板１８の配線パターン１９と広くハンダ合金接続されるため電気信号を安定的に需給することができる。さらに、頂面露出リード端子１７の頂面側は、ハンダ材料２１によりプリント基板１８の配線パターン１９に押し付けられるようにハンダ合金接続されるため実装強度を高く維持することができる。
通常、プリント基板は厚みが０．５ｍｍ〜２．０ｍｍ程度のものが多く、その層構成は、導体層が片方の面にのみ存在する片面基板、導体層が表裏両方の面に存在する２層両面基板、導体層が内蔵されている多層基板、あるいはビルドアップ工法を用いた高密度配線基板などがあり、半導体装置の配線密度ルールや放熱性、使用するセット機器の世代など、必要に応じて使い分けられる。
また、ハンダペースト材料は、リフロー加熱装置への負担や半導体装置の耐熱性を考慮し、最高温度がおよそ２６０℃近傍までで溶融するのが望ましい。近年の環境問題を鑑みると、例えばＳｎ，Ａｇ，Ｃｕを代表とする鉛フリーハンダペーストが一般的に使用されていることが多い。
半導体装置１１をプリント基板１８へハンダ付けを行う、いわゆるリフロー実装においては、リフローの際の高温加熱とリフロー完了後の常温さらしにより、実装体２０の様々な箇所で膨張や収縮が起こりうる。
このことを図４に示す実装体２０で説明すると、半導体装置１１の厚みや平面方向のサイズ、リード端子１５および頂面露出リード端子１７や封止樹脂部１６やハンダ材料２１やプリント基板１８が持つ熱膨張係数などの物性スペック値、それぞれの加工方法、お互いを接続する製造フローや接続条件などにより、実装体２０は膨張と収縮の応力負荷を受ける。そのため、半導体装置１１とプリント基板１８とを接合しているハンダ材料２１には、特に大きな負荷がかかっている。
さらに、ＱＦＮパッケージのようにリード端子とプリント基板との距離が短い場合は、ガルウイングリードを持つＱＦＰ（Quad-Flat-Package）のように応力緩和が出来る構造ではないため、ハンダ材料２１に大きな負荷がかかることは明らかである。
また、近年、自動車や航空機器の電子化により実装信頼性の向上が強く求められてきている。また、一般ユーザーの不注意な取り扱いによる携帯電子機器の落下衝撃や折り曲げストレス、そして電子機器を包む筺体自身の簡素化などにより、筺体内部の実装体２０には、従来とは比較にならないほどのストレスが加わることが多く、電気的なオープン不良を引き起こすことは容易に想像できる。
その影響をもっとも受けやすいのが、図４に示す、半導体装置１１とプリント基板１８とを接続するハンダ材料２１に係る部分である。したがって、このハンダ材料２１の形状、いわゆるハンダフィレットを強固な形状とすることで、上述の実装体２０の信頼性を向上させることができるのは言うまでも無い。
本実施形態では、半導体チップ１２の電極（図示せず）とリード端子１５とを電気的に接続する手段として、半導体チップ１２の電極が頂面側に向いている、いわゆるフェースアップ方式の半導体チップ１２と金属細線１４を用いた例を挙げている。これに対して、半導体チップ１２の電極が底面側に向いている、いわゆるフェースダウン方式であってもよい。例えば、フリップチップ接合を利用してバンプを介在させたり、共晶合金の形成による直接接合などにより半導体チップ１２の電極とリード端子１５とを電気的に接続したりしてもよい。
金属細線１４としては、アルミニウム細線、金線などを用いることができる。
本実施形態では、半導体チップ１２を載置するダイパッド１３の底面には封止樹脂部１６は存在せず、ダイパッド１３の底面が露出している。ダイパッド１３は半導体チップ１２を支持する役割のほか、半導体チップ１２から発する熱を効率良く放出する役割も担っている。そのため、ハンダ材料２１によりプリント基板１８とハンダ接続することにより、半導体チップ１２の放熱性を高めることができ、半導体チップ１２の機能の安定化を維持することができる。
また、ダイパッド１３の底面を封止樹脂部１６で覆い隠す、いわゆるダイパッドアップセット方式のＱＦＮパッケージに対して、本実施形態を適用してもよい。また、ダイパッド１３を用いずに、リード端子１５の一部を絶縁化しその絶縁体の上で半導体チップ１２を支持してもよい。また、絶縁樹脂テープを設けてその絶縁樹脂テープの上に半導体チップ１２を搭載してもよい。すなわち、ダイパッド１３を用いる場合に替えて、ダイパッドレスリードフレームに対して本実施形態を適用してもよい。
本実施形態における頂面露出リード端子１７を含むすべてのリード端子１５およびダイパッド１３は、製造上の利点により、同一のリードフレームによって形成されていてもよいが、必ずしも同一でなくてもよい。例えば、放熱性の向上を追及するなどの理由により、異なる材質や異なる製造工法で製造したリード端子とダイパッドを、のちの工程で合体形成する工法で準備してもよい。
本実施形態におけるリードフレームは、銅（Ｃｕ）素材のフレームに、下地メッキとしてニッケル（Ｎｉ）層が、その上にパラジウム（Ｐｄ）層が、最上層に薄膜の金（Ａｕ）層が、それぞれメッキされた３層の金属メッキの場合を例に挙げている。ただし、銅（Ｃｕ）素材以外にも、例えば、鉄（Ｆｅ）系素材、４２アロイ素材を使用してもよい。また、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）以外の貴金属メッキが施されても良く、かならずしも３層メッキでなくてもよい。
さらに、メッキ膜を被覆する工程は、半導体チップ１２をダイパッド１３に載置する以前に行う、いわゆるプリメッキ（前メッキ）工法でもよい。また、半導体装置１１が樹脂封止された以降にメッキ膜の被覆を行う、いわゆる後メッキ工法でもよい。
次に、本実施形態の半導体装置１１の製造方法について、図５を参照しながら説明する。図５は、図１に示す半導体装置と従来の半導体装置との製造フローを比較するための図である。図５（ａ）〜（ｄ）において、一点鎖線の左側が本実施形態の半導体装置の製造フローを示す断面図であり、右側が従来の半導体装置の製造フローを示す断面図である。
まず、図５（ａ）に示すように、半導体チップ１２と、半導体チップ１２が接着剤、いわゆるダイボンド材によって接着載置されたダイパッド１３と、金属細線１４により半導体チップ１２と電気的に接続されたリード端子１５と、が設けられているリードフレーム２２を準備する。なお、ダイパッド１３は吊りリードによって支持されているが、図５中の断面には図示していない。また、吊りリードには厚み方向に曲げ加工がなされ、いわゆるディプレス部が形成されており、後述の封止樹脂によって一部分が覆われる構造となっている。また、リードフレーム２２の材質、リードフレーム２２の表面に被覆されるメッキ膜、半導体チップ１２の向き、金属細線１４の種類については前述の通りである。
次に、図５（ｂ）に示す工程では、後の工程により頂面露出リード端子１７となるリード端子１５の頂面に樹脂付着防止ピン２３を接触させる。なお、従来の製造フローでは、この工程は存在しない。また、封止樹脂部１６に被覆される通常のリード端子１５の頂面には樹脂付着防止ピン２３を設けない。
樹脂付着防止ピン２３は、樹脂封止時に、頂面露出リード端子１７の頂面に封止樹脂が回り込まないようにするマスクの役割を果たすためのものである。つまり、この樹脂付着防止ピン２３の存在によって頂面露出リード端子１７の頂面に封止樹脂バリが形成されるのを防止することができ、最終的には本開示の半導体装置１１の頂面露出リード端子１７の構造を決する重要な工程となるものである。この樹脂付着防止ピン２３は、樹脂封止用金型に併設されており、封止樹脂を注入する前に頂面露出リード端子１７に接触し、封止樹脂が硬化した後に取り外しが出来る構造となっている。また、樹脂封止用金型の費用抑制などのため、必ずしも樹脂封止用金型に併設されるものでは無く、後述のように樹脂封止時の高温環境に耐性があり、樹脂封止硬化完了後もしくは個別ダイシング後に取り外し、あるいは消滅する材質であってもよい。つまり、樹脂付着防止ピン２３を任意の方法により除去できればよい。
なお、本実施形態では、この樹脂付着防止ピン２３が接触している頂面露出リード端子１７には金属細線１４が接続され、電気的に有効な信号ピンとして図示しているが、例えば半導体装置１１の４隅のコーナー部に位置するリード端子、いわゆる補強ランドのみを頂面露出リード端子１７とし、樹脂付着防止ピン２３を接触させてもよい。すなわち、複数のリード端子１５のうち少なくとも１つの頂面に、樹脂付着防止ピン２３を接触させればよい。
次に、図５（ｃ）に示す工程で、封止樹脂を注入して、半導体チップ１２、金属細線１４、ダイパッド１３の一部、頂面露出リード端子１７の頂面の一部を除くすべてのリード端子１５の頂面を封止する封止樹脂部１６を形成する。
最後に、図５（ｄ）に示す工程で、頂面露出リード端子１７に接触していた樹脂付着防止ピン２３を取り外し、ダイシングソー２５などにより個別に分割することにより半導体装置１１が完成する。この工程において、樹脂付着防止ピン２３を除去することにより、封止樹脂部１６に切り欠き部３０が形成される。
頂面方向から見ると封止樹脂部１６の樹脂領域よりも内側にリード端子１５が形成されている、いわゆるＱＦＮパッケージと呼ばれる樹脂封止型半導体装置であり、少なくとも１本以上のリード端子１５の頂面方向の一部分が封止樹脂部１６から露出している構造（頂面露出リード端子１７）を持つ樹脂封止型半導体装置１１が完成する。
なお、先に述べたとおり、半導体装置１１が樹脂封止されたあとにメッキ膜を被覆する、いわゆる後メッキ工法を用いれば、本開示の頂面露出リード端子１７の頂面側の露出面や底面側の露出面にメッキ膜が形成されるのはもちろんである。さらに、ダイシングソー２５による切断で金属素材が剥き出しとなっている頂面露出リード端子１７を含むすべてのリード端子１５の側面側にもメッキ膜が形成することが可能となるため、ハンダ濡れ性が飛躍的に向上する。
なお、本実施形態では、リードフレーム２２を備えている半導体装置１１の製造方法の例を示したが、本開示の製造方法はリードフレーム２２を用いる場合に限定されるものでない。本開示の基本的な概念である頂面露出リード端子１７の形状は、半導体チップを搭載しリード端子を持つ半導体装置全般に適用できるものであり、例えば、基板タイプ、ＴＡＢタイプ、セラミックタイプなど広く応用することが可能である。
＜第２の実施形態＞
図６は、第２の実施形態に係る半導体装置と従来の半導体装置との製造フローを比較するための図である。なお、以下の説明において、実質的に同一の機能を有する構成要素については、第１の実施形態と同一の符号を付し、詳しい説明は省略する場合がある。
図６（ａ）〜（ｅ）において、一点鎖線の左側が本実施形態の半導体装置の製造フローを示す断面図であり、右側が従来の半導体装置の製造フローを示す断面図である。
まず、図６（ａ）については、前述の図５（ａ）と同様であるため詳細を省略する。
次に、図６（ｂ）に示す工程では、樹脂付着防止蓋材２４をリード端子１５の頂面に接触させる。この樹脂付着防止蓋材２４は頂面露出リード端子１７の頂面に樹脂封止時に封止樹脂が回り込まないようにするマスクの役割を果たすためのものである。つまり、この樹脂付着防止蓋材２４の存在によって頂面露出リード端子１７の頂面に封止樹脂バリが形成されるのを防止することができ、最終的には本開示の半導体装置１１の頂面露出リード端子１７の構造を決する重要な工程となるものである。この樹脂付着防止蓋材２４は、封止樹脂を注入する前に頂面露出リード端子１７となるリード端子１５に接触するように載置する。
なお、本実施形態では、この樹脂付着防止蓋材２４が接触している頂面露出リード端子１７には金属細線１４が接続され、電気的に有効な信号ピンとして図示しているが、例えば半導体装置１１の４隅のコーナー部に位置するリード端子、いわゆる補強ランドのみを頂面露出リード端子１７とし、樹脂付着防止蓋材２４を接触させてもよい。すなわち、複数のリード端子１５のうち少なくとも１つの頂面に、樹脂付着防止蓋材２４を接触させればよい。
次に、図６（ｃ）に示す工程で、封止樹脂を注入して、半導体チップ１２、金属細線１４、ダイパッド１３の一部、頂面露出リード端子１７の頂面の一部を除くすべてのリード端子１５の頂面を封止する封止樹脂部１６を形成する。
次に、図６（ｄ）に示す工程で、ダイシングソー２５などにより個別に分割することにより、頂面露出リード端子１７に接触している樹脂付着防止蓋材２４が半導体装置１１の側面に現出する。
最後に、図６（ｅ）に示す工程で、この樹脂付着防止蓋材２４を除去することにより、リード端子１５の頂面が露出する構造（頂面露出リード端子１７）ができる。この工程において、樹脂付着防止蓋材２４を除去することにより、封止樹脂部１６に切り欠き部３０が形成される。
樹脂付着防止蓋材２４は樹脂封止時の高温環境に対して耐性がある材質であって、さらに個別に分割したのちに消滅する（取り外す場合等を含む）ものであることが好ましい。例えば、ダイシングソー２５の回転ダメージを軽減するために、頂面露出リード端子１７と同一の金属材料や、封止樹脂部１６と同一のエポキシ樹脂材料であってもよい。また、例えば、ハンダ材料２１と同一組成で形成された金属片であれば１７０℃前後の樹脂封止工程の加熱に耐性があり、しかもリフロー実装時にはハンダペースト材料とともに溶融することができるため、良好なハンダフィレットの形成が期待できる。さらに、例えば、樹脂封止耐熱性を持つ水溶性材料であれば、樹脂封止工程の加熱に耐性があるだけではなく、図６（ｄ）の工程で分割する際に、樹脂付着防止蓋材２４がダイシングソー２５の冷却水に溶解することにより、消滅（除去）させることができる。
＜第３の実施形態＞
図７は、第３の実施形態に係る半導体装置を備えた実装体の側面断面図である。なお、以下の説明において、実質的に同一の機能を有する構成要素については、第１の実施形態と同一の符号を付し、詳しい説明は省略する場合がある。
本実施形態において、封止樹脂部１６からその上面を露出した頂面露出リード端子１７は、頂面と底面とが平行状態を成さず、半導体装置１１の外周部では頂面と底面から成る厚さ方向の距離が外周部に向かうに連れてテーパ状に薄くなっていくという構造を特徴としている。
頂面露出リード端子１７の底面は半導体装置１１の底面に平行であるのに対して、頂面露出リード端子１７の頂面は半導体装置１１の底面に対して斜面となっている。この構造を有することにより、頂面露出リード端子１７の頂面側にハンダ材料２１が届き易くなり、濡れ拡がり面積の拡大および濡れ拡がり速度の向上が実現でき、ひいてはハンダフィレットが形成されやすいという効果が期待できる。
これにより、頂面露出リード端子１７の頂面側は、ハンダ材料２１によりプリント基板１８の配線パターン１９に押し付けられるようにハンダ合金接続されるため実装強度を向上することができる。
なお、図３について説明したように、本実施形態における頂面露出リード１７においても、コーナー部もしくは側面部のいずれに設置してもよく、また、ハンダ接続信頼性をより高く維持するために、コーナー部と側面部のすべてのリード端子に適用してもよい。
＜第４の実施形態＞
図８は、第４の実施形態に係る半導体装置の主要部を示す図であり、図８（ａ）および図８（ｂ）は、半導体装置を頂面側から見た場合の平面図、図８（ｃ）は、図８（ａ）および図８（ｂ）の半導体装置をVIIIｃ−VIIIｃ線で切った場合の断面図である。
なお、以下の説明において、実質的に同一の機能を有する構成要素については、第１の実施形態と同一の符号を付し、詳しい説明は省略する場合がある。
第４の実施形態における封止樹脂部１６からその上面を露出した頂面露出リード端子１７は、頂面に溝部１７ａまたは凹部１７ａが形成されていることを特徴としている。溝部１７ａまたは凹部１７ａは、半導体装置１１の中心方向から半導体装置１１の外周部に向かう方向に伸びている。溝部１７ａまたは凹部１７ａは外周部に向かう方向に伸びていれば、図８（ａ）に示すように直線状であっても、図８（ｂ） に示すように曲線状であっても構わない。また、両方が同一の頂面露出リード端子１７に混在しても構わない。
この構造を有することにより、頂面露出リード端子１７の頂面側にハンダ材料２１が接触した際に、いわゆる毛細管現象により、ハンダ材料２１が溝部１７ａや凹部１７ａに沿って濡れ拡がることができる。その結果、濡れ拡がり面積の拡大および濡れ拡がり速度の向上が実現でき、ひいてはハンダフィレットが形成されやすいという効果が期待できる。
これにより、頂面露出リード端子１７の頂面側は、ハンダ材料２１によりプリント基板１８の配線パターン１９に押し付けられるようにハンダ合金接続されるため実装強度を向上することができる。
なお、図３について説明したように、本実施形態における頂面露出リード端子１７においても、コーナー部もしくは側面部のいずれに設置してもよく、また、ハンダ接続信頼性をより高く維持するために、コーナー部と側面部のすべてのリード端子に適用してもよい。また、第３の実施形態と組み合わせた構造としてもよい。
＜第５の実施形態＞
図９は、第５の実施形態に係る半導体装置を備えた実装体の側面断面図である。なお、以下の説明において、実質的に同一の機能を有する構成要素については、第１の実施形態と同一の符号を付し、詳しい説明は省略する場合がある。
第５の実施形態における封止樹脂部１６からその上面を露出した頂面露出リード端子１７は、半導体装置１１の外周部に近づくにつれて、プリント基板１８に向かって厚さ方向に湾曲した構造であることを特徴としている。
すなわち、頂面露出リード端子１７の端部は、半導体装置１１の底面（封止樹脂部１６の底面）よりもプリント基板１８により近い配置となる。このような構造により、頂面露出リード端子１７の底面とプリント基板１８との間隙、いわゆるスタンドオフを確保することができる。
この構造では、頂面露出リード端子１７の底面が封止樹脂部１６の底面より突出した構造となるため、プリント基板１８に半導体装置１１を実装する際の頂面露出リード端子１７とプリント基板１８上の配線パターン１９との接合において、頂面露出リード端子１７のスタンドオフ高さを高く確保することができる。そのため、ハンダ材料の厚みが必然的に増加し、より多くの歪を吸収できる構造となるため、接合強度の向上を図ることができる。
また、スタンドオフ高さを高くすることにより、リフロー実装時におけるプリント基板１８の反りの影響を受けること無くハンダ接合実装ができる。さらに、プリント基板１８の反りによる半導体装置１１自身の製品持ち上がり現象や製品浮き現象を防止できるため、頂面露出リード端子１７を含むすべてのリード端子１５のオープン不良を防ぐことができる。
なお、図３について説明したように、本実施形態における頂面露出リード端子１７においても、コーナー部もしくは側面部のいずれに設置してもよく、また、ハンダ接続信頼性をより高く維持するために、コーナー部と側面部のすべてのリード端子に適用してもよい。また、第４の実施形態と組み合わせた構造としてもよい。
＜第６の実施形態＞
図１０は、第６の実施形態に係る半導体装置を備えた実装体の側面断面図である。なお、以下の説明において、実質的に同一の機能を有する構成要素については、第１の実施形態と同一の符号を付し、詳しい説明は省略する場合がある。
第６実施形態における封止樹脂部１６からその上面を露出した頂面露出リード端子１７は、側面の露出が厚み方向に延伸した構造を特徴としている。
具体的に、半導体装置１１のコーナー部において、半導体装置１１の底面から上面にかけて封止樹脂部１６から露出する頂面露出リード端子１７が存在する。すなわち、封止樹脂部１６の上面と頂面露出リード端子１７の最上面は同じ高さであり、面一である。また、頂面露出リード端子１７は、半導体装置１１の厚み方向の断面図においてＬ字形状となっている。このような構造により、頂面露出リード端子１７の頂面に存在するハンダ材料２１がさらに厚み方向に濡れ上がることが可能となり、より肉厚が厚いハンダフィレットを形成することが可能となる。
これにより、頂面露出リード端子１７の頂面側は、ハンダ材料２１によりプリント基板１８の配線パターン１９に押し付けられるようにハンダ合金接続されるため実装強度を向上することができる。
本実施形態は半導体装置のコーナー部に配置されるが、頂面露出リード端子１７の形状として、第３乃至第５の実施形態と組み合わせた構造としてもよい。
上記いずれの実施形態においても、従来のＱＦＮパッケージと同じく封止樹脂領域よりも内側にリード端子が形成されているため、半導体装置１１自身の小型化を維持しながらも、プリント基板１８とのハンダ接続強度が向上できるという、優れた性能を持つＱＦＮパッケージを提供することができる。
本開示は、半導体装置の実装体においてリード端子の頂面方向からハンダフィレットを形成することができ、強固なハンダ接続強度を保つことができるという効果を有し、微小なリード端子を持つ半導体装置とプリント基板とのハンダ接続強度を強固に保つのに有用であり、また大きな機械的ストレスや熱ストレスの負荷に充分に耐え得ることが可能な実装体として有用である。
１１ 半導体装置
１２ 半導体チップ
１３ ダイパッド
１４ 金属細線
１５ リード端子
１６ 封止樹脂部
１７ 頂面露出リード端子
１７ａ 溝部、凹部
１８ プリント基板
１９ 配線パターン
２０ 実装体
２１ ハンダ材料
２２ リードフレーム
２３ 樹脂付着防止ピン
２４ 樹脂付着防止蓋材
２５ ダイシングソー

Claims (15)

  1. 半導体チップと、
    前記半導体チップと電気的に接続される複数のリード端子と、
    前記半導体チップおよび前記複数のリード端子を封止する封止樹脂部とを備え、
    前記複数のリード端子は、頂面から見て前記封止樹脂部の最外周の辺で構成される方形の封止樹脂領域よりも内側に形成されており、
    前記複数のリード端子のうち少なくとも一つは、前記封止樹脂領域内において頂面が前記封止樹脂部から露出している頂面露出リード端子である
    ことを特徴とする半導体装置。
  2. 請求項１の半導体装置において、
    前記半導体チップが載置されるダイパッドを備え、
    前記封止樹脂部は、前記半導体チップおよび前記複数のリード端子、ならびに前記ダイパッドを封止する
    ことを特徴とする半導体装置。
  3. 請求項１の半導体装置において、
    前記複数のリード端子の底面は前記封止樹脂部に覆われていない
    ことを特徴とする半導体装置。
  4. 請求項１および２のいずれかの半導体装置において、
    前記頂面露出リード端子は、当該半導体装置のコーナー部に位置する
    ことを特徴とする半導体装置。
  5. 請求項４の半導体装置において、
    前記頂面露出リード端子は、当該半導体装置の４つのコーナー部に配置されている
    ことを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか１つの半導体装置において、
    前記頂面露出リード端子の、頂面、底面、および側面の少なくとも１つには、メッキ膜が被覆されている
    ことを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか１つの半導体装置において、
    前記頂面露出リード端子の頂面は、当該半導体装置の中央部から外周部に向かって当該半導体装置の底面側に傾斜している
    ことを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか１つの半導体装置において、
    前記頂面露出リード端子の頂面には溝部または凹部が形成されている
    ことを特徴とする半導体装置。
  9. 請求項８の半導体装置において、
    前記溝部または前記凹部は、当該半導体装置の中央部から外周部に向かって形成されている
    ことを特徴とする半導体装置。
  10. 請求項１乃至９のいずれか１つの半導体装置において、
    前記頂面露出リード端子は、当該半導体装置の外周部において、当該半導体装置の底面よりも外側に湾曲した形状である
    ことを特徴とする半導体装置。
  11. 請求項３および４のいずれかの半導体装置において、
    前記頂面露出リード端子の最上面は、前記封止樹脂部の上面と同じ高さである
    ことを特徴とする半導体装置。
  12. 請求項１乃至１１のいずれか１つの半導体装置と、
    配線パターンを有するプリント基板と、
    前記半導体装置の前記複数のリード端子と前記配線パターンとを接続するハンダ材料とを備え、
    前記ハンダ材料は、前記半導体装置の前記頂面露出リード端子の頂面にも配置されている
    ことを特徴とする半導体装置の実装体。
  13. 複数のリード端子と半導体チップとを準備する第１の工程と、
    前記半導体チップと前記複数のリード端子とを金属細線により接合する第２の工程と、
    前記複数のリード端子の少なくとも１つの頂面の一部に樹脂付着防止材料を載置する第３の工程と、
    前記複数のリード端子および前記半導体チップおよび前記金属細線を封止樹脂により封止する第４の工程と、
    前記樹脂付着防止材料を除去して、封止樹脂体を得る第５の工程と、
    前記封止樹脂体を個別に分割することによって、半導体装置を得る第６の工程とを備えている
    ことを特徴とする半導体装置の製造方法。
  14. 複数のリード端子と半導体チップとを準備する第１の工程と、
    前記半導体チップと前記複数のリード端子とを金属細線により接合する第２の工程と、
    前記複数のリード端子の少なくとも１つの頂面の一部に樹脂付着防止材料を載置する第３の工程と、
    前記複数のリード端子および前記半導体チップおよび前記金属細線を封止樹脂で封止することによって成型される封止樹脂体を得る第４の工程と、
    前記封止樹脂体を個別に分割する第５の工程と、
    前記樹脂付着防止材料を除去することによって、半導体装置を得る第６の工程とを備えている
    ことを特徴とする半導体装置の製造方法。
  15. 請求項１３および１４のいずれかの半導体装置の製造方法において、
    前記第１の工程では、前記複数のリード端子と、前記半導体チップを載置するダイパッドと、前記ダイパッドを支持する吊りリードとを有するリードフレームを準備し、
    前記第１の工程と前記第２の工程との間において、前記半導体チップを前記ダイパッド上に載置する第７の工程を備えている
    ことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023140046A1 (ja) * 2022-01-20 2023-07-27 ローム株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01208849A (ja) * 1988-02-17 1989-08-22 Hitachi Ltd 半導体装置
JPH09330999A (ja) * 1996-06-10 1997-12-22 New Japan Radio Co Ltd リード変形防止パッケージ
JP2901941B2 (ja) * 1996-10-02 1999-06-07 松下電器産業株式会社 高周波電力用半導体装置
JP2001035961A (ja) * 1999-07-21 2001-02-09 Sony Corp 半導体装置及びその製造方法
JP2001094006A (ja) * 1999-09-22 2001-04-06 Hitachi Cable Ltd 半導体素子搭載用基板及び半導体装置
JP2003249604A (ja) * 2002-02-25 2003-09-05 Kato Denki Seisakusho:Kk 樹脂封止半導体装置およびその製造方法、樹脂封止半導体装置に使用されるリードフレーム、ならびに半導体モジュール装置
JP2005317814A (ja) * 2004-04-30 2005-11-10 Renesas Technology Corp 半導体装置及びその製造方法
JP4294034B2 (ja) * 2006-03-23 2009-07-08 三洋電機株式会社 半導体装置
CN103828038B (zh) * 2011-07-25 2016-07-06 京瓷株式会社 布线基板、电子装置及电子模块
JP5959386B2 (ja) * 2012-09-24 2016-08-02 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023140046A1 (ja) * 2022-01-20 2023-07-27 ローム株式会社 半導体装置

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