JPH09330999A - リード変形防止パッケージ - Google Patents

リード変形防止パッケージ

Info

Publication number
JPH09330999A
JPH09330999A JP8170557A JP17055796A JPH09330999A JP H09330999 A JPH09330999 A JP H09330999A JP 8170557 A JP8170557 A JP 8170557A JP 17055796 A JP17055796 A JP 17055796A JP H09330999 A JPH09330999 A JP H09330999A
Authority
JP
Japan
Prior art keywords
package
lead
groove
leads
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8170557A
Other languages
English (en)
Inventor
Itsuki Yoshitake
一城 吉武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP8170557A priority Critical patent/JPH09330999A/ja
Publication of JPH09330999A publication Critical patent/JPH09330999A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 リードの変形を生じやすく、リードがパッケ
ージ外部に突出している分、パッケージ全体のサイズが
大きくなる従来のパッケージの問題を解決し、外部から
の力に強く、省スペースなパッケージを提供する。 【解決手段】 樹脂またはセラミックスからなる半導体
装置のパッケージ1側面に鉛直方向に条設され、かつ上
面または下面に貫通する溝6と、溝6内より導出され、
かつ溝6に沿って曲げ成形されたリード2とを有し、リ
ード2の一部は外部との接続のため前記溝2開口より該
リードの厚み以下の範囲内で突出し、その他の部分は前
記溝2内に収納されるようにする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、外力による外部リ
ード(以下リードと略称する)の変形を防止できる構造
を持ち、実装面積を小さくできるパッケージに関する。
【0002】
【従来の技術】ICのパッケージとして、金型を用いた
トランスファモールドにより形成される樹脂封止パッケ
ージ、アルミナ等を原料に乾式プレスや湿式シート加工
で所定形状に成形後焼成して形成されるセラミックパッ
ケージが一般に知られている。これらパッケージからは
電源接続やアース、信号入出力のためのリードが複数導
出され、特に機能性の追求による多ピン化やICの組み
込まれる装置のダウンサイジングの追求による小型化の
傾向と共にそれらリードの太さも細くせざるを得ないも
のが殆どである。従って、ICのハンドリングや搬送時
に偶発的にかかる多少の外力がリードの変形を招き、こ
れが実装時の半田付け不良を招く虞がある。
【0003】従来、このような問題に対処すべく、図1
3〜図15に示すようなパッケージを有する半導体装置
が考え出されている。これらの図において、1はパッケ
ージ、2はリード、3は半導体装置が実装される外部基
板を示す。図13に示すものは、リード2をその付け根
近傍からパッケージ1の側面に沿って下方へ折り曲げ、
かつその先端位置をパッケージ1の下面に略一致させる
ことで、主にチップマウンタにおけるピックアップ後実
装前のIC姿勢修正時、修正爪の当接によるリードの変
形を防止するものである(実開平4−85743号公
報)。
【0004】図14に示すものはリード2をその付け根
近傍から下方へ折り曲げ、パッケージ1下面近傍で下面
の内側に曲げられ、さらに、その先端部を下面に設けた
溝内に所定の厚みだけ埋め込むことにより、リード2を
外力による変形から阻止できる(実開平2−67659
号公報)。
【0005】図15に示すものはリード導出部の上面と
下面に寸法上の段差を有するような形状としたことによ
り、下方向からの力に対する強度を上方向からの力に対
する強度に対し、大きくすることができ、取扱中の変形
を防止できる。(実開平1−22039号公報)
【0006】
【発明が解決しようとする課題】しかしながら、上記し
た従来例では、以下のような問題があった。図13に示
した従来例では、外部基板3に垂直方向の力に対しては
リードの変形に強い構造であるが、外部基板3に水平方
向の力に対しては通常のパッケージと同程度の強度しか
持っていない。
【0007】図14に示す従来例では、リード先端部の
みをカバーすることで図13の技術よりも外部基板3に
垂直及び水平方向の力に対し若干強度は増しているが、
リードの露出した部分に外力がかかった場合、溝とリー
ド先端のはめあいの隙間の範囲で変形することが考えら
れる。この隙間をある程度とっておかないと、リードの
曲げ加工時に溝の中にリード先端が入り込まなかった
り、側壁をリードで削る虞があるためである。なお、隙
間を小さくするためにはモールド金型の精度やリードの
曲げ金型の精度を向上しなければならないので、極端に
狭めることはコストアップに繋がる。
【0008】図15に示す従来例では、下方向からの力
に対してリードの強度を保てるがそれ以外の方向からの
力には通常のパッケージと同程度の強度しかない。
【0009】上記3つの従来例に共通した問題点として
は、ある方向からの外力には強いが、それ以外の方向か
らの力には通常のパッケージと同程度の強度しか持た
ず、リードの変形が生じやすい。また、リードがパッケ
ージ外部に突出している分、パッケージ全体のサイズが
大きくなる。
【0010】本発明は上記の問題を解決し、外部からの
力に強く、省スペースなパッケージを提供することを目
的とする。
【0011】
【課題を解決するための手段】上記目的を達成するた
め、第1の発明は、樹脂またはセラミックスからなる半
導体装置のパッケージにおいて、該パッケージ側面に鉛
直方向に条設され、かつ上面または下面に貫通する溝
と、該溝内より導出され、かつ該溝に沿って曲げ成形さ
れたリードとを有し、該リードの一部は外部との接続の
ため前記溝開口より該リードの厚み以下の範囲内で突出
し、その他の部分は前記溝内に収納されていることを特
徴とする。
【0012】第2の発明は、樹脂またはセラミックスか
らなる半導体装置のパッケージにおいて、該パッケージ
側面に鉛直方向に条設され、かつ上面または下面に貫通
する溝と、該溝内より導出されたリードとを有し、該リ
ードは前記溝内に収納され、該リードの両側辺は前記溝
の側壁に埋め込まれていることを特徴とする。
【0013】このような構成であるため、第1の発明に
おいてはリードが溝とパッケージ面(上面、下面、側
面)で保護され外力を受けずらくなる。また、たとえ溝
開口より突出した部分に外力がかかってもリードの変形
量はその突出した部分の高さの範囲内のみとなり、この
突出量はリードの厚み以下の範囲内であるため、十分低
く、溝内に露出したリードの部分がバネとなり、リード
の変形を弾性変形の範囲内として、永久歪を残さない。
また、リードの曲げ加工時は溝がガイドとなり、リード
は溝に沿って形成される。
【0014】第2の発明においては、リードがパッケー
ジ側面に条設した溝内に収納されることによって、殆ど
の外力がパッケージ面で受け止められ、また、リードの
両側辺が前記溝の側壁に埋め込まれているためリードの
支持が強固となる。
【0015】
【発明の実施の形態】以下に図面を参照しながら、本発
明の実施の形態を説明する。なお、全図を通じて同一符
号のものは同一または相当するものを示す。
【0016】図1〜図9は第一の発明に係る実施の形態
を説明するための実施例が描かれた図であり、これらの
図において4は金線等のボンディングワイヤー、5は半
導体素子、6はパッケージ1の側面に条設した溝を示
す。
【0017】半導体素子5はリードフレーム上へダイボ
ンディングされ、ボンディングワイヤー4により半導体
素子5上の電極パッドと内部リードが電気的に接続され
ている。パッケージ1はトランスファモールドにより形
成され、モールド金型のキャビティー内壁に設けた凸部
に対応して溝6が形作られる。
【0018】溝6は図1〜図9に示すようにリード2の
導出部が溝6内のパッケージ1側面に平行な面となり、
その導出部から鉛直方向に上面または下面または上下面
の両方に貫通するようパッケージ側面に条設されてい
る。
【0019】図1は第一の実施例を示し、溝6を上下面
に貫通させ、リード2が溝6に沿って曲げ成形された半
導体装置の斜視図を示す。その内部構造は図2の断面図
に示される通り、リード2がコの字状に曲げ成形され、
外部との接続のため先端部がリード2の厚み以下の範囲
内で溝6の開口より突出し、その他の部分が溝6内に収
納されている。
【0020】このような構造であるため、搬送中やハン
ドリング中に外力を受ける箇所が突出した先端部のみと
なり、外力によるリードの変形が著しく少なくなる。ま
た、リード2の材質にもよるが、先端部の突出を十分低
くすることにより、外力による変形を弾性変形内に留め
ることが可能である。即ち、半導体装置にかかる外力は
殆どの場合一つのリードのみにかからず、面と面の当接
によりかかるため、パッケージ面よりも奥にリードが押
し込まれないためである。
【0021】溝6の深さは半導体装置の基板等への取付
法により適宜選択される。例えば図3に示すようにリー
ド2を先端部のみでなく、その他の部分もリードの厚み
以下の高さで溝6の開口より突出するようにして側方よ
り外部との電気的接続を取れるようにしてもよい。ま
た、本図では全体的に溝の深さを浅くするため、パッケ
ージ下面近傍で溝を深くし、そこへリードの先端を挿嵌
している。
【0022】図4、図7はそれぞれ第二及び第三の実施
例を示し、パッケージ側面の溝をリード導出部から上下
どちらか一方の面に貫通させて条設し、リード2が溝に
沿って曲げ成形された半導体装置の斜視図を示す。これ
らの内部構造はそれぞれ図5及び図8の断面図に示され
る通り、図2に示した構造同様リード2がコの字状に曲
げ成形され、外部との電気的接続のため先端部がリード
2の厚み以下の範囲内で溝6の開口より突出し、その他
の部分が溝6内に収納されている。
【0023】このような構造であるため、図1〜図3で
示したパッケージが有する特有の効果のほか、図4につ
いてはリードを下から突き上げる外力、図7については
リードを上から突き下げる外力に対していっそうリード
変形に強い構造となる。また、図4及び図7の半導体装
置においても、図1の半導体装置と同様溝6の深さが基
板等への取付方により適宜選択される。
【0024】図10〜図12は第二の発明に係る実施例
を示す図であり、リードをパッケージ外端に合わせて切
断し、パッケージ外部へのリードレス化を図っている。
図10は第二の発明によるリードレスタイプの半導体装
置の斜視図であり、その内部構造は図11に示されてい
る。本図に示すように、リード2はフラットタイプとな
っており、全ての部分が溝6内に収納されている。図1
2はリードの詳細を示す部分拡大図であり、本図に示し
た外形を示す実線と内部を示す隠れ線で判るようにリー
ド2の両側辺を溝6の側壁に埋め込ませ、リード2を3
方向からパッケージ1で固定することでリードを強固に
支持し、リードの変形を防止している。
【0025】なお、図10〜図12で示した半導体装置
はICを取り付ける基板側に金属端子を立て、該端子に
リードを接触させることで電気的接続が可能である。ま
た、この金属端子はICソケットに設け、該ICソケッ
トを介してICと基板の電気的接続を行ってもよい。
【0026】以上、本発明の実施の形態を説明したが、
本発明はこれに限らず種々の変更が可能である。例えば
リードの形状は既に図示したコの字やガルウイングタイ
プでなくとも、Jリードやバットリードその他でもよい
ことは言うまでもない。特に図6及び図9に示すよう
に、ガルウイングタイプとした場合、側方から外部とラ
ッチで嵌合接続する場合にリード先端がストッパーの役
目を果たす。また、リードの導出面はパッケージの対向
する1対の側面としたが、全ての側面からリードを導出
した形としてもよい。
【0027】さらに、上記実施の形態ではパッケージ材
料としてエポキシ系樹脂を用いた場合のみ説明したが、
例えばセラミックを用いたパッケージでは、本体のセラ
ミック基板を作る工程において既に上記にて説明した図
に示すような溝を上または下基板に形成し、その後、リ
ードフレームと共に上下基板を低融点ガラス等で封止を
行ってパッケージ側面の溝を得る。この際リード形成の
一部は予め行っておくが、必要な場合はフォーミングを
行い、その後リード切断を行う。
【0028】また、本発明の実施にあたっては、溝形成
によるリードの引張り耐力の低下や、腐食の原因になる
水等の進入経路の短縮を考え、溝の深さを最低限におさ
めることが肝要である。溝の具体的な深さの例を以下に
述べる。
【0029】図1、図4、図7に示した半導体装置のパ
ッケージにおいては、リードの厚さを通常使用される1
00〜150μmとし、リード先端部の水平になった外
部との接続箇所の寸法を100〜200μmとすると、
リードと側面の隙間を考え、200〜350μmが好適
となる。
【0030】図10に示したリードレスパッケージにお
いては、溝内の限られた範囲のみで外部との電器的接続
がされるため、前者の200〜350μmに比べて溝深
さを大きくとる必要があり、300〜500μmで外部
との良好な電気的接続が可能となる。
【0031】
【発明の効果】以上説明したように、第一の発明によれ
ば、パッケージ側面に溝を設けその中にリードを形成す
ることにより、リードの厚み分以下の範囲内で溝開口よ
り突出する外部接続のための部分以外側面及び上下から
の外力の影響を受けず、また、突出した部分に外力がか
かったとしても弾性変形の範囲内で変形し、永久歪を残
さないため、リード変形を防止できる。また、リードを
パッケージ内に納めることで省スペースが可能となるほ
か、リードの曲げ成形時に溝が初めからガイドすること
になり、溝とリードの嵌合が完全となる。
【0032】第二の発明によれば、通常の半導体装置の
製造工程で製作可能であるため、容易にリードレスパッ
ケージを得ることが可能となり、リードは溝外に突出せ
ず、かつリードの両側片を溝の側壁で支持するため強固
な支持となり、リード変形を防止できる。
【図面の簡単な説明】
【図1】第一の発明に係る第一の実施例を示す斜視図で
ある。
【図2】図1に示す半導体装置の内部構造を示す断面図
である。
【図3】図1に示す半導体装置の内部構造の他の例を示
す断面図である。
【図4】第一の発明に係る第二の実施例を示す斜視図で
ある。
【図5】図4に示す半導体装置の内部構造を示す断面図
である。
【図6】図4に示すパッケージにおいてリードをガルウ
イングタイプとした場合の半導体装置の内部構造を示す
断面図である。
【図7】第一の発明に係る第三の実施例を示す斜視図で
ある。
【図8】図7に示す半導体装置の内部構造を示す断面図
である。
【図9】図7に示すパッケージにおいてリードをガルウ
イングタイプとした場合の半導体装置の内部構造を示す
断面図である。
【図10】第二の発明に係る実施例を示す斜視図であ
る。
【図11】図10に示す半導体装置の内部構造を示す断
面図である。
【図12】図10に示す半導体装置の部分拡大図であ
る。
【図13】従来例を示す図である。
【図14】従来例を示す図である。
【図15】従来例を示す図である。
【符号の説明】
1 パッケージ 2 リード 4 ボンディングワイヤー 3 外部基板 5 半導体素子 6 溝

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 樹脂またはセラミックスからなる半導体
    装置のパッケージにおいて、該パッケージ側面に鉛直方
    向に条設され、かつ上面または下面に貫通する溝と、該
    溝内より導出され、かつ該溝に沿って曲げ成形された外
    部リードとを有し、該外部リードの一部は外部との接続
    のため前記溝開口より該外部リードの厚み以下の範囲内
    で突出し、その他の部分は前記溝内に収納されているこ
    とを特徴とするリード変形防止パッケージ。
  2. 【請求項2】 樹脂またはセラミックスからなる半導体
    装置のパッケージにおいて、該パッケージ側面に鉛直方
    向に条設され、かつ上面または下面に貫通する溝と、該
    溝内より導出された外部リードとを有し、該外部リード
    は前記溝内に収納され、該外部リードの両側辺は前記溝
    の側壁に埋め込まれていることを特徴とするリード変形
    防止パッケージ。
JP8170557A 1996-06-10 1996-06-10 リード変形防止パッケージ Pending JPH09330999A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8170557A JPH09330999A (ja) 1996-06-10 1996-06-10 リード変形防止パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8170557A JPH09330999A (ja) 1996-06-10 1996-06-10 リード変形防止パッケージ

Publications (1)

Publication Number Publication Date
JPH09330999A true JPH09330999A (ja) 1997-12-22

Family

ID=15907071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8170557A Pending JPH09330999A (ja) 1996-06-10 1996-06-10 リード変形防止パッケージ

Country Status (1)

Country Link
JP (1) JPH09330999A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010016439A1 (ja) * 2008-08-05 2010-02-11 アルプス電気株式会社 圧力センサパッケージ及びその製造方法
JP2013051373A (ja) * 2011-08-31 2013-03-14 Fujifilm Corp 電子機器の製造方法
WO2015129185A1 (ja) * 2014-02-27 2015-09-03 パナソニックIpマネジメント株式会社 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
JP2015210216A (ja) * 2014-04-28 2015-11-24 株式会社フジクラ 半導体圧力センサおよびその製造方法
JP2016029348A (ja) * 2014-07-25 2016-03-03 株式会社フジクラ 半導体圧力センサ及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010016439A1 (ja) * 2008-08-05 2010-02-11 アルプス電気株式会社 圧力センサパッケージ及びその製造方法
JP5039208B2 (ja) * 2008-08-05 2012-10-03 アルプス電気株式会社 圧力センサパッケージ及びその製造方法
JP2013051373A (ja) * 2011-08-31 2013-03-14 Fujifilm Corp 電子機器の製造方法
WO2015129185A1 (ja) * 2014-02-27 2015-09-03 パナソニックIpマネジメント株式会社 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
JP2015210216A (ja) * 2014-04-28 2015-11-24 株式会社フジクラ 半導体圧力センサおよびその製造方法
JP2016029348A (ja) * 2014-07-25 2016-03-03 株式会社フジクラ 半導体圧力センサ及びその製造方法

Similar Documents

Publication Publication Date Title
EP2023658A2 (en) Semiconductor device, lead frame, and microphone package therefor
US20040217450A1 (en) Leadframe-based non-leaded semiconductor package and method of fabricating the same
JPS634950B2 (ja)
US6111312A (en) Semiconductor device with leads engaged with notches
US6215174B1 (en) Lead frame, mold for producing a resin-sealed semiconductor device, resin-sealed semiconductor device using such a lead frame
KR19980055817A (ko) 버텀리드 반도체 패키지 및 그 제조 방법
JPH09330999A (ja) リード変形防止パッケージ
JPS63296252A (ja) 樹脂封止型半導体装置
JP4641762B2 (ja) 光半導体装置
KR940007378B1 (ko) 수지밀봉형 반도체장치
KR0137924Y1 (ko) 반도체 패키지용 리드 프레임
JP2876846B2 (ja) 樹脂封止型半導体装置
JPH04215465A (ja) 半導体装置
KR200244925Y1 (ko) 몸체삽입실장형패키지및그실장구조
JPH04273158A (ja) 半導体装置
KR20000012801U (ko) 비·엘·피 및 이를 이용한 패키지 스택
JPH0617088Y2 (ja) 集積回路用ソケット
KR200148623Y1 (ko) 큐에프피용 반도체 칩_
JPH09129803A (ja) ホール素子及びその製造方法
JPH07142529A (ja) 電子部品用リードフレームの押さえ装置およびこれを用いた押さえ方法
JPH11297746A (ja) 半導体装置
JPS62105458A (ja) 半導体装置用パツケ−ジ
JPH0685141A (ja) 半導体装置
KR20020032119A (ko) 반도체 패키지
JPS61150255A (ja) 半導体装置とその製造方法