KR200249560Y1 - 비·엘·피 및 이를 이용한 패키지 스택 - Google Patents

Abstract

본 고안은 기존의 비·엘·피 패키지의 문제점을 해결할 수 있도록 비·엘·피 패키지의 구조를 개선하여, 실장시 솔더 조인트에서의 응력 완화 및 미세 피치화를 실현할 수 있도록 한 것이다.

이를 위해, 본 고안은 바닥면으로 리드(2)의 패드부(1)가 노출되는 비·엘·피 패키지에 있어서; 바닥면으로 노출되는 패드부(1)를 연장하여 측면 및 상부를 감싸는 리드(2)를 형성하여 줌과 더불어 상기 몰디바디 상부를 감싸는 리드(2) 일측에, 상기 패키지를 회로기판(4)에 실장시 상기 회로기판(4)과 전기적으로 접속되는 벤딩부(5)를 형성한 것을 특징으로 하는 비·엘·피가 제공된다.

Description

비·엘·피 및 이를 이용한 패키지 스택{BLP and stack package with such BLP}

본 고안은 비·엘·피(BLP:Bottom Leadless Package:이하, "비·엘·피"라고 한다 ") 및 이를 이용한 패키지 스택에 관한 것으로서, 더욱 상세하게는 솔더 조인트에서의 응력 완화 및 미세 피치(fine pitch)화를 실현할 수 있는 비·엘·피 및 이를 이용한 패키지 스택에 관한 것이다.

일반적으로, 기존의 비·엘·피는 도 1에 나타낸 바와 같이, 패키지 바닥면에 패드부(1)가 존재하는 패키지로서, 양측 리드(2a)와, 상기 리드(2a) 상부에 부착되는 반도체 칩(8)과, 상기 칩(8)의 본딩패드(10)와 리드(2a)를 연결하는 골드 와이어(9)와, 상기 칩(8) 및 와이어(9)를 감싸는 몰드바디(3)가 구비되어 구성된다.

이 때, 상기 리드(2a)는 외부와의 전원접속을 위한 패드부가 몰드바디(3)로부터 돌출되지 않고 노출만 되는 상태이다.

따라서, 종래 비·엘·피의 실장시에는 회로기판(4)상의 접속부에 솔더 플레이팅한 후 그 위에 패드부(1)가 접합되도록하여 실장하게 된다.

그러나, 이와 같은 종래의 비·엘·피는 돌출된 아우터리드가 존재하지 않아 솔더 조인트(solder joint)의 신뢰성을 확보하는데 문제가 있었다.

즉, 패키지와 회로기판(4)간의 열팽창 계수차에 의해 발생하는 응력이 기존의 다른 타입의 패키지(DIP, QFP등)에서는 몰드바디(3) 외부로 돌출되어 있는 아우터리드가 완화시켜주게 되나, 비·엘·피에서는 몰드 바디 외측으로 돌출되는 아우터리드에 해당하는 부분이 없어서 응력이 솔더(6)에 집중적으로 가해지게 된다.

따라서, 종래에는 솔더(6)가 응력을 견딜 수 있도록 플레이팅 되는 두께를두껍게 해주어야만 한다.

그러나, 이와 같이 할 경우, 실장시 리드(2a)간의 숏트가 발생할 우려가 있다.

특히, 다핀화 및 미세 피치화되어 가는 최근의 추세를 감안하면, 현 비·엘·피로서는 실장시 리드 간의 숏트 우려로 인해 미세 피치화 및 다핀화를 구현할 수 없는 문제점이 있다.

본 고안은 상기한 제반 문제점을 해결하기 위한 것으로서, 기존의 비·엘·피 패키지의 문제점을 해결할 수 있도록 패키지의 구조를 개선하여, 실장시 솔더 조인트에서의 응력을 완화시키므로써 미세 피치화 및 다핀화를 실현할 수 있는 비·엘·피 및 이를 이용한 패키지 스택을 제공하는데 그 목적이 있다.

도 1은 종래의 비·엘·피가 기판에 실장된 상태를 나타낸 종단면도

도 2는 본 고안의 비·엘·피가 기판에 실장된 상태를 나타낸 종단면도

도 3은 도 2의 비·엘·피를 나타낸 배면 사시도

도 4는 본 고안의 비·엘·피를 이용한 패키지 스택을 나타탠 종단면도

도 5는 본 고안 비·엘·피의 다른 실시예를 나타낸 종단면도

도 6은 도 5의 비·엘·피를 나타낸 배면 사시도

* 도면의 주요부분에 대한 부호의 설명 *

1:패드부 2,2a:리드

3:몰드바디 4:회로기판

5:벤딩부 6:솔더

7:도피홈 8:반도체 칩

9:골드 와이어 10:본딩패드

상기한 목적을 달성하기 위해, 본 고안은 바닥면으로 리드의 패드부가 노출되는 비·엘·피 패키지에 있어서; 바닥면으로 노출되는 패드부를 연장하여 측면 및 상부를 감싸는 리드를 형성하여 줌과 더불어 상기 몰드바디 상부를 감싸는 리드 일측에, 상기 패키지를 회로기판에 실장시 상기 회로기판과 전기적으로 접속되는 벤딩부를 형성한 것을 특징으로 하는 비·엘·피가 제공된다.

이하, 본 고안의 실시예들을 첨부도면 도 2 및 도 3을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 고안의 비·엘·피가 기판에 실장된 상태를 나타낸 종단면도이고,도 3은 도 2의 비·엘·피를 나타낸 배면 사시도로서, 바닥면으로 리드(2a)의 패드부(1)가 노출되는 양측 리드(2a)와, 상기 리드(2a) 상부에 부착되는 반도체 칩(8)과, 상기 칩(8)의 본딩패드(10)와 리드(2a)를 연결하는 골드 와이어(9)와, 상기 칩(8) 및 와이어(9)를 감싸는 몰드바디(3)가 구비된 비·엘·피 패키지에 있어서; 바닥면으로 노출되는 패드부(1)를 연장하여 측면 및 상부를 감싸는 리드(2)를 형성하여 줌과 더불어 상기 몰드바디(3) 상부의 리드(2) 일측에, 상기 패키지를 회로기판(4)에 실장시 상기 회로기판(4)과 전기적으로 접속되는 벤딩부(5)를 형성하여서 된 것이다.

이 때, 상기 벤딩부(5)는 도 3에 나타낸 바와 같이 V자형으로 형성된다.

한편, 좌·우 한쌍을 이루는 전체 리드(2)들중 n번째(n은 홀수) 리드(2)에서의 벤딩부(5) 형성위치는 동일하며, 이에 이웃하면서 쌍을 이루는 n+1번째 리드(2)에서의 벤딩부(5)는 앞의 n번째 리드(2)들의 벤딩부(5) 형성위치와는 엇갈리도록 형성된다.

즉, 이웃하는 리드(2)들의 벤딩부(5)는 지그재그(zigzag)형으로 엇갈리게 형성된다.

이와 같이 구성된 본 고안의 비·엘·피의 작용은 다음과 같다.

본 고안의 비·엘·피는 회로기판(4)상에 솔더(6)가 플레이팅된 상태에서 상기 벤딩부(5)가 솔더(6)에 접합되어 기판상에 실장된다.

이 때, 본 고안의 비·엘·피는 기존의 비·엘·피와는 달리 칩(8)이 리드(2) 하부에 위치한 상태로 실장된다.

이와 같이 기판에 실장되는 본 고안의 비·엘·피는 회로기판(4)상의 솔더(6)와의 접합부가 V자형으로 벤딩되어 있으므로, 이 벤딩부(5)가 솔더(6)에 가해지는 응력을 완화시켜주는 역할을 하게 된다.

즉, V자형인 벤딩부는 구조적인 특성상, 패키지를 기판에 실장시나 패키지 동작시 발생하는 응력, 즉, 몰드바디(3)와 회로기판(4)과의 열팽창 계수차에 기인하여 솔더(6)에 집중되는 응력을 분산 및 완화시키는 역할을 하게 된다.

또한, 상기 벤딩부(5)가 이웃하는 리드별로 리드(2)의 중앙 또는 리드(2)의 외측에 지그재그 형태로 엇갈리게 형성되어 있으므로, 미세 피치화 되더라도 실장시 숏트가 발생할 우려가 없다.

즉, 피치가 작아질 때 플레이팅되는 솔더(6)의 두께를 두껍게 가져 간다면 숏트가 발생할 수 있으나, 본 고안의 비·엘·피는 솔더(6)의 플레이팅 두께를 얇게 하더라도 벤딩부(5)에서 응력을 감소시킬 수 있으므로 인해, 숏트 발생이 없을 뿐만 아니라 솔더 조인트의 신뢰성이 향상된다.

따라서, 본 고안의 비·엘·피는 다핀화 및 미세 피치화가 가능하게 된다.

이러한 벤딩구조는 비·엘·피 뿐만 아니라 티·에스·오·피(TSOP:Thin Small Outline Package)에까지 응용의 범위를 넓힐 수 있다.

한편, 도 4는 본 고안의 비·엘·피를 이용한 패키지 스택(Package stack)을 나타탠 종단면도로서, 기존의 패키지와 상기한 실시예에서의 패키지를 스택한 것이다.

즉, 본 고안의 비·엘·피 스택은 기존의 패키지의 바닥면으로 노출되는 패드부(1)에 상기 실시예의 벤딩부(5)를 갖는 패키지의 패드부(1)가 맞닿도록 접합시키서 완성된다.

이와 같이, 완성된 비·엘·피 스택은 실장시, 솔더 조인트의 신뢰성은 상기한 실시예어와 동일하게 유지되며 패키지의 메모리 용량을 효과적으로 증가시킬 수 있게 된다.

한편, 도 5는 본 고안 비·엘·피의 다른 실시예를 나타낸 종단면도이고, 도 6은 도 5의 비·엘·피를 나타낸 배면 사시도로서, 이 경우는 바닥면으로 패드부(1)가 노출되는 비·엘·피 패키지에 있어서; 바닥면으로 노출되는 패드부(1)를 연장하되, 측면 및 상부를 감싸는 리드(2)가 몰드바디(3) 외측으로 노출되지 않도록 하고, 다만 상면을 감싸는 리드(2) 일측에만 몰드바디(3) 외부로 노출되는 V자형의 벤딩부(5)를 형성하여서 된 것이다.

즉, 에폭시 몰딩콤파운드를 이용하여 몰딩하여 몰드바디 형성시, 몰드바디(3)의 측면 및 상면에 도피홈(7)을 형성하여서 트리밍 및 포밍에 의해 벤딩부(5)를 제외하고는 리드(2)의 전부분이 상기 도피홈(7)내에 위치하도록 한 것이다.

이 때, 상기 도피홈(7)의 깊이는 100㎛ 정도가 적절하며, 금형의 설계 변경을 통해 도피홈 형성이 가능함은 쉽게 알 수 있을 것이다.

이와 같이 구성된 비·엘·피의 경우에는 솔더 조인트 신뢰성에는 영향을 미치지 않으면서 비·엘·피의 높이를 전술한 실시예에 비해 낮출 수 있을 뿐만 아니라, 리드(2)의 간섭 및 리드 벤트를 방지하는 등의 효과를 가져오게 된다.

한편, 상기에서는 벤딩부(5)의 형상을 V자형으로 하였으나, ∪자형등이 가능하므로 실시예의 형태에 한정되지 않음은 물론이다.

그리고, 상기한 다른 실시예의 비·엘·피 또한 기존의 비·엘·피와의 스택이 가능함은 물론이다.

이상에서와 같이, 본 고안은 비·엘·피의 패키지의 구조를 개선하여, 실장시 솔더 조인트에서의 응력 완화 및 미세 피치화를 실현할 수 있도록 한 것이다.

즉, 먼저 언급한 실시예에 따른 본 고안의 비·엘·피는 솔더의 플레이팅 두께를 얇게 하더라도 몰드바디와 회로기판간의 열팽창 계수차에 기인하여 솔더에 집중되는 응력을 리드의 벤딩부에서 감소시킬 수 있으므로 인해, 솔더 조인트의 신뢰성을 향상시킬 수 있게 된다.

한편, 나중에 언급한 다른 다른 실시예에 의하면 상기한 효과와 더불어, 리드 벤트 방지 및 패키지의 두께를 얇게 할 수 있는 효과를 가져오게 된다.

또한, 패키지 스택의 경우에는 솔더 조인트 신뢰성을 해치지 않으면서도 메모리 용량을 늘릴 수 있게 되는 효과를 가져오게 된다.

Claims (4)

1. 반도체 칩을 감싸는 몰드바디의 바닥면으로 패드부가 노출되는 복수개의 리드가 구비된 비·엘·피 패키지에 있어서;

   바닥면으로 노출되는 패드부를 연장하여 측면 및 상부를 감싸는 리드를 형성하여 줌과 더불어 상기 몰드바디 상부를 감싸는 리드 일측에, 상기 패키지를 회로기판에 실장시 상기 회로기판과 전기적으로 접속되는 대략 V자형의 벤딩부를 형성함과 더불어,

   상기 복수개의 리드중 n번째(n은 홀수) 리드에서의 벤딩부 형성위치는 동일하며, 이에 이웃하는 n+1번째 리드에서의 벤딩부는 앞의 n번째 리드의 벤딩부 형성 위치와는 엇갈리도록 형성하여, 상기 벤딩부가 리드를 평면상에서 볼 때 지그재그형을 이루도록 한 것을 특징으로 하는 비·엘·피.
2. 제 1 항에 있어서,

   상기 몰드바디의 측면 및 상부면에 도피홈을 형성하여, 상기 리드의 벤딩부를 제외한 부분이 상기 도피홈내에 위치하여, 몰드바디 외측으로 돌출되지 않도록 한 것을 특징으로 하는 비·엘·피.
3. 제 2 항에 있어서,

   상기 도피홈의 깊이는 100㎛로 형성됨을 특징으로 하는 비·엘·피.
4. 반도체 칩을 감싸는 몰드바디의 바닥면으로 노출되는 리드의 패드부가 연장 형성되어 몰드바디의 측면 및 상부를 감싸게 되고, 상기 몰드바디 상부를 감싸는 리드 일측에는 대략 V자형태를 이루는 벤딩부가 형성되어 패키지를 회로기판에 실장시 상기 벤딩부가 회로기판과 전기적으로 접속되며, 상기 몰드바디 측면 및 상부면에 도피홈이 형성되어 상기 리드의 벤딩부를 제외한 부분이 상기 도피홈내에 위치하도록 된 제1비·엘·피와,

   상기 제1비·엘·피의 패드부와 자신의 패드부가 맞닿도록 접합되어 상기 제1비·엘·피 상부에 스택되는 기존의 비·엘·피로 구성됨을 특징으로 하는 비·엘·피 스택.