JP3286765B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3286765B2 JP3286765B2 JP4793393A JP4793393A JP3286765B2 JP 3286765 B2 JP3286765 B2 JP 3286765B2 JP 4793393 A JP4793393 A JP 4793393A JP 4793393 A JP4793393 A JP 4793393A JP 3286765 B2 JP3286765 B2 JP 3286765B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- leads
- semiconductor device
- package
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
リードのはんだ接合部の信頼性を向上させた半導体装置
に関する。
リードのはんだ接合部の信頼性を向上させた半導体装置
に関する。
【０００２】
【従来の技術】半導体装置におけるリードのはんだ接合
部の信頼性を向上させる従来技術としては、特開昭５９
−１０８３３４号公報、特開昭６３−２５５９５０号公
報、特開平１−１４０６４７号公報および特開平３−１
５７９６１号公報に開示されているように、はんだ接合
部の空間を確保して、この空間内に充分な量のはんだを
充填させるようにすることが提案されている。
部の信頼性を向上させる従来技術としては、特開昭５９
−１０８３３４号公報、特開昭６３−２５５９５０号公
報、特開平１−１４０６４７号公報および特開平３−１
５７９６１号公報に開示されているように、はんだ接合
部の空間を確保して、この空間内に充分な量のはんだを
充填させるようにすることが提案されている。
【０００３】さらに、特開昭５９−３６９５２号公報に
は、はんだのぬれ性を良くすることにより信頼性を向上
させることが、また、特開昭６３−１８１３６３号公報
および特開昭６４−１９７５６号公報には、はんだのぬ
れ性を制御することにより信頼性を向上させることがそ
れぞれ提案されている。
は、はんだのぬれ性を良くすることにより信頼性を向上
させることが、また、特開昭６３−１８１３６３号公報
および特開昭６４−１９７５６号公報には、はんだのぬ
れ性を制御することにより信頼性を向上させることがそ
れぞれ提案されている。
【０００４】
【発明が解決しようとする課題】近年需要が拡大してい
る表面実装型半導体装置は、リードを基板に直接はんだ
付けする構造となっている。ところが、一般に半導体装
置のパッケージと基板の線膨張係数が異なるため、繰返
しの温度変化に対してはんだ接合部に繰返しの熱ひずみ
が加わる。このため、はんだ接合部が熱疲労破壊するこ
とがあり、信頼性の面で問題となっている。
る表面実装型半導体装置は、リードを基板に直接はんだ
付けする構造となっている。ところが、一般に半導体装
置のパッケージと基板の線膨張係数が異なるため、繰返
しの温度変化に対してはんだ接合部に繰返しの熱ひずみ
が加わる。このため、はんだ接合部が熱疲労破壊するこ
とがあり、信頼性の面で問題となっている。
【０００５】さらに、このような半導体装置を用いた電
子装置の製造時や使用時に、基板に曲げ変形が生じ、こ
のためにはんだ接合部が破壊することもある。特に最近
は、高密度実装のために、はんだ接合部が微細化してお
り、はんだ接合部の信頼性がますます厳しくなってい
る。
子装置の製造時や使用時に、基板に曲げ変形が生じ、こ
のためにはんだ接合部が破壊することもある。特に最近
は、高密度実装のために、はんだ接合部が微細化してお
り、はんだ接合部の信頼性がますます厳しくなってい
る。
【０００６】一つの半導体装置には、複数のリードが設
けられているが、はんだ接合部の信頼性が最も厳しくな
るのは、ほとんどの場合半導体装置の隅部に配置された
リードのはんだ接合部である。これには２つの理由があ
り、４方向にリードが配置されたＱＦＰパッケージ（ク
アッドフラットパッケージ）を例にそれを説明する。
けられているが、はんだ接合部の信頼性が最も厳しくな
るのは、ほとんどの場合半導体装置の隅部に配置された
リードのはんだ接合部である。これには２つの理由があ
り、４方向にリードが配置されたＱＦＰパッケージ（ク
アッドフラットパッケージ）を例にそれを説明する。
【０００７】まず、第１の理由を説明する。基板に実装
されたＱＦＰパッケージの平面図を図１１に示す。パッ
ケージ２の側面に設けられたリード１−１〜１−４４
（図ではリードの全てに符号を記してないが、符号は左
周りに１−１〜１−４４の順となっている）は、はんだ
６により基板８に設けられた配線板７に接合されてい
る。
されたＱＦＰパッケージの平面図を図１１に示す。パッ
ケージ２の側面に設けられたリード１−１〜１−４４
（図ではリードの全てに符号を記してないが、符号は左
周りに１−１〜１−４４の順となっている）は、はんだ
６により基板８に設けられた配線板７に接合されてい
る。
【０００８】この基板８に温度変化を与えると、パッケ
ージ２と基板８の線膨張係数が異なるので、リード１−
１〜１−４４の根元は、基板８に対して図に示すｘ,ｙ
方向に変位する。このとき、変形の中心は、パッケージ
２の中心に一致するので、パッケージ２の中心線上のリ
ード１−６,１−１７,１−２８,１−３９はｘあるいは
ｙの一方向のみに変位する。これに対し、パッケージの
隅部に配置されたリード１−１,１−１１,１−１２,１
−２２,１−２３,１−３３,１−３４,１−４４は、ｘ,
ｙ両方向にほぼ同じ量だけ変位する。このため、隅部に
近いリードの方がはんだ接合部に発生するひずみが大き
くなり、信頼性が厳しくなる。基板の曲げ変形により生
じるはんだ接合部のひずみについても同様である。
ージ２と基板８の線膨張係数が異なるので、リード１−
１〜１−４４の根元は、基板８に対して図に示すｘ,ｙ
方向に変位する。このとき、変形の中心は、パッケージ
２の中心に一致するので、パッケージ２の中心線上のリ
ード１−６,１−１７,１−２８,１−３９はｘあるいは
ｙの一方向のみに変位する。これに対し、パッケージの
隅部に配置されたリード１−１,１−１１,１−１２,１
−２２,１−２３,１−３３,１−３４,１−４４は、ｘ,
ｙ両方向にほぼ同じ量だけ変位する。このため、隅部に
近いリードの方がはんだ接合部に発生するひずみが大き
くなり、信頼性が厳しくなる。基板の曲げ変形により生
じるはんだ接合部のひずみについても同様である。
【０００９】次に、第２の理由を説明する。表面実装型
半導体装置のリードは、非常に微細化しており、実装時
に加わるわずかな外力によってもパッケージの平面内で
曲がりが生じることがある。この時、確率的に最も外力
が加わりやすいのは、図１２に示すように、パッケージ
２の隅部に位置するリード（例えばリード１−１）であ
り、このリードの内側のリード（例えばリード１−２）
は、外側のリード１−１にガードされるので、曲がりが
生じにくい。このような曲がりが生じたリードをはんだ
付けすると、リードと基板の配線板がずれているので、
はんだ接合面積が小さくなり、破壊が生じやすくなる。
半導体装置のリードは、非常に微細化しており、実装時
に加わるわずかな外力によってもパッケージの平面内で
曲がりが生じることがある。この時、確率的に最も外力
が加わりやすいのは、図１２に示すように、パッケージ
２の隅部に位置するリード（例えばリード１−１）であ
り、このリードの内側のリード（例えばリード１−２）
は、外側のリード１−１にガードされるので、曲がりが
生じにくい。このような曲がりが生じたリードをはんだ
付けすると、リードと基板の配線板がずれているので、
はんだ接合面積が小さくなり、破壊が生じやすくなる。
【００１０】半導体装置のリードのはんだ接合部の信頼
性を向上させるようにした、前述の従来技術のうち、は
んだ接合部の空間を確保してその空間内にはんだを充填
する方法はリードの形状が複雑になるため、微細化した
リードに適用することが困難である。さらに、はんだの
ぬれ性向上あるいはぬれ性制御により信頼性を向上させ
る方法もリードの形状が複雑になり、効果を保証するの
が困難であるといった欠点がある。また、従来技術では
いずれのものも、リードの微細化やパッケージの隅部に
配置されたリードに対する配慮がなされていなかった。
性を向上させるようにした、前述の従来技術のうち、は
んだ接合部の空間を確保してその空間内にはんだを充填
する方法はリードの形状が複雑になるため、微細化した
リードに適用することが困難である。さらに、はんだの
ぬれ性向上あるいはぬれ性制御により信頼性を向上させ
る方法もリードの形状が複雑になり、効果を保証するの
が困難であるといった欠点がある。また、従来技術では
いずれのものも、リードの微細化やパッケージの隅部に
配置されたリードに対する配慮がなされていなかった。
【００１１】本発明の目的は、パッケージの隅部に配置
されたリードのはんだ接合部の信頼性を向上させること
ができる半導体装置を提供することである。
されたリードのはんだ接合部の信頼性を向上させること
ができる半導体装置を提供することである。
【００１２】
【課題を解決するための手段】 上記目的を達成するた
めに、本発明は、半導体チップと、該半導体チップに電
気的に接続された複数のリードと、前記半導体チップを
封止するとともに前記リードを部分的に封止する封止体
とを備えた半導体装置において、前記封止体の隅部に配
置されたリードと該リードに隣接するリードとからなる
２つのリードは、前記封止体の内部で一体にされ、前記
封止体の隅部の一の側辺と他の側辺に配置されたそれぞ
れ前記２つのリードは半導体チップの別の電極に接続さ
れてなることを特徴とするものである。
めに、本発明は、半導体チップと、該半導体チップに電
気的に接続された複数のリードと、前記半導体チップを
封止するとともに前記リードを部分的に封止する封止体
とを備えた半導体装置において、前記封止体の隅部に配
置されたリードと該リードに隣接するリードとからなる
２つのリードは、前記封止体の内部で一体にされ、前記
封止体の隅部の一の側辺と他の側辺に配置されたそれぞ
れ前記２つのリードは半導体チップの別の電極に接続さ
れてなることを特徴とするものである。
【００１３】さらに、本発明は、上記の半導体装置にお
いて、前記隅部に配置された前記リードの幅を、他のリ
ードの幅よりも広くしたことを特徴とするものである。
いて、前記隅部に配置された前記リードの幅を、他のリ
ードの幅よりも広くしたことを特徴とするものである。
【００１４】
【００１５】
【００１６】
【００１７】また、本発明は、上記構成の半導体装置の
いずれかを電子装置に実装したものである。
いずれかを電子装置に実装したものである。
【００１８】
【作用】 本発明では封止体の隅部に配置されたリード
を、これに隣接するリードと電気的に短絡させた構成と
した場合は、隅部に配置されたリードのはんだ接合部が
破壊したときに、隣接するリードで電気信号の伝達を行
うことができ、半導体装置としての機能が損なわれるこ
とがない。
を、これに隣接するリードと電気的に短絡させた構成と
した場合は、隅部に配置されたリードのはんだ接合部が
破壊したときに、隣接するリードで電気信号の伝達を行
うことができ、半導体装置としての機能が損なわれるこ
とがない。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【実施例】 以下に、本発明の実施例を図面を用いて説
明する。図１は本発明の第１実施例による半導体装置の
斜視図である。本発明の特徴を明確にするため、図では
パッケージの隅部付近のみを拡大して示している。図に
示すように、半導体パッケージ２の側面に設けられたリ
ード１−１〜１−４の全てに対して、はんだ接合部分１
ｂの幅が他の部分１ａの幅よりも広く形成されており、
その詳細は図２に示したとおりである。このようにリー
ド１−１〜１−４を形成することにより、はんだ接合部
分１ｂのみの面積を大きくし、しかも外力が加わった場
合の変位を他の部分１ａで吸収することができるので、
はんだ接合部１ｂの信頼性を向上させることができる。
まず、本発明ではリードは図２のような形状のものを用
いる。図２に示したリードは、はんだ接合される範囲
（図においてＬ 3 と示した領域）のリード幅ｂ 2 が、ほか
の範囲（Ｌ 1 、Ｌ 2 と示した領域）のリード幅ｂ 1 よりも
広くなっている。このような形状にリードを形成する
と、はんだ接合部分１ｂの面積を大きくすることがで
き、リードの根元Ａに変位が生じても、この変位は曲げ
剛性が小さい部分１ａで吸収されるので、はんだ接合部
の変形は小さくて済む。その結果、はんだ接合部に生じ
るひずみが小さくなり、はんだ接合の信頼性を向上させ
ることができる。なお、接合部分の幅を広くする箇所
は、図２のように接合面全面にしなくてもよく、接合面
のうち封止体側に設けたリードとしたり、封止体と反対
側に設けたリードとしたり、あるいはそのようなリード
を交互に配置しても、上記と同様の効果を得ることがで
きる。また、封止体の隅部に配置されたリードを電気的
に絶縁すると、例え隅部に配置されたリードのはんだ接
合部が破壊しても、このリードは電気信号の伝達に用い
られていないので、半導体装置としての機能が損なわれ
ることがない。さらに、封止体の隅部に配置されたリー
ドとこれに隣接するリードとのピッチを他のリードのピ
ッチより大きくすると、隅部に配置されたリードに対す
る基板の配線板の幅を広くすることができるため、リー
ド曲がりによりリードと配線板との間にずれが生じて
も、はんだ接合面積は小さくならず、このリードの接続
信頼性を確保することができる。
明する。図１は本発明の第１実施例による半導体装置の
斜視図である。本発明の特徴を明確にするため、図では
パッケージの隅部付近のみを拡大して示している。図に
示すように、半導体パッケージ２の側面に設けられたリ
ード１−１〜１−４の全てに対して、はんだ接合部分１
ｂの幅が他の部分１ａの幅よりも広く形成されており、
その詳細は図２に示したとおりである。このようにリー
ド１−１〜１−４を形成することにより、はんだ接合部
分１ｂのみの面積を大きくし、しかも外力が加わった場
合の変位を他の部分１ａで吸収することができるので、
はんだ接合部１ｂの信頼性を向上させることができる。
まず、本発明ではリードは図２のような形状のものを用
いる。図２に示したリードは、はんだ接合される範囲
（図においてＬ 3 と示した領域）のリード幅ｂ 2 が、ほか
の範囲（Ｌ 1 、Ｌ 2 と示した領域）のリード幅ｂ 1 よりも
広くなっている。このような形状にリードを形成する
と、はんだ接合部分１ｂの面積を大きくすることがで
き、リードの根元Ａに変位が生じても、この変位は曲げ
剛性が小さい部分１ａで吸収されるので、はんだ接合部
の変形は小さくて済む。その結果、はんだ接合部に生じ
るひずみが小さくなり、はんだ接合の信頼性を向上させ
ることができる。なお、接合部分の幅を広くする箇所
は、図２のように接合面全面にしなくてもよく、接合面
のうち封止体側に設けたリードとしたり、封止体と反対
側に設けたリードとしたり、あるいはそのようなリード
を交互に配置しても、上記と同様の効果を得ることがで
きる。また、封止体の隅部に配置されたリードを電気的
に絶縁すると、例え隅部に配置されたリードのはんだ接
合部が破壊しても、このリードは電気信号の伝達に用い
られていないので、半導体装置としての機能が損なわれ
ることがない。さらに、封止体の隅部に配置されたリー
ドとこれに隣接するリードとのピッチを他のリードのピ
ッチより大きくすると、隅部に配置されたリードに対す
る基板の配線板の幅を広くすることができるため、リー
ド曲がりによりリードと配線板との間にずれが生じて
も、はんだ接合面積は小さくならず、このリードの接続
信頼性を確保することができる。
【００２４】図３は本発明の第２実施例による半導体装
置の斜視図である。本実施例は、隅部に配置されたリー
ド１−１のみに図２の形状のリードを適用した例であ
る。この場合は、特に隅部のリードの接続信頼性だけが
問題となる場合に有効である。
置の斜視図である。本実施例は、隅部に配置されたリー
ド１−１のみに図２の形状のリードを適用した例であ
る。この場合は、特に隅部のリードの接続信頼性だけが
問題となる場合に有効である。
【００２５】図４は本発明の第３実施例による半導体装
置の斜視図である。本実施例では、はんだ接合部分のう
ち一部分１ｂ’の幅を他の部分１ａの幅よりも広く形成
したものである。このようにすることでも、第１実施例
と同様の効果をあげることができる。そして、本実施例
では、幅広の部分が短いので、はんだのブリッジによる
リード同士の短絡が生じにくいという効果もある。
置の斜視図である。本実施例では、はんだ接合部分のう
ち一部分１ｂ’の幅を他の部分１ａの幅よりも広く形成
したものである。このようにすることでも、第１実施例
と同様の効果をあげることができる。そして、本実施例
では、幅広の部分が短いので、はんだのブリッジによる
リード同士の短絡が生じにくいという効果もある。
【００２６】図５は本発明の第４実施例による半導体装
置の斜視図である。本実施例も、はんだ接合部分の一部
分１ｂ”の幅を他の部分１ａの幅よりも広くしたもので
あるが、その位置は第３実施例とは逆に、パッケージ
（封止体）２に近い部分になっている。このようにする
ことで、第３実施例と同様の効果をあげることができ
る。
置の斜視図である。本実施例も、はんだ接合部分の一部
分１ｂ”の幅を他の部分１ａの幅よりも広くしたもので
あるが、その位置は第３実施例とは逆に、パッケージ
（封止体）２に近い部分になっている。このようにする
ことで、第３実施例と同様の効果をあげることができ
る。
【００２７】図６は本発明の第５実施例による半導体装
置の斜視図である。本実施例も、はんだ接合部分の一部
分の幅を他の部分の幅よりも広くしたものであるが、幅
を広くした位置がパッケージ２側にあるリード（図５に
示したリードと同じ）１−１,１−３と、パッケージ２
と反対側であるリード先端部にあるリード（図４に示し
たリード）１−２,１−４とが交互に配置されている。
このような構成にすることでも、第１実施例と同様の効
果をあげることができ、さらに、リードのピッチを微細
化することが可能となる。
置の斜視図である。本実施例も、はんだ接合部分の一部
分の幅を他の部分の幅よりも広くしたものであるが、幅
を広くした位置がパッケージ２側にあるリード（図５に
示したリードと同じ）１−１,１−３と、パッケージ２
と反対側であるリード先端部にあるリード（図４に示し
たリード）１−２,１−４とが交互に配置されている。
このような構成にすることでも、第１実施例と同様の効
果をあげることができ、さらに、リードのピッチを微細
化することが可能となる。
【００２８】図７は本発明の第６実施例による半導体装
置の平面図である。この図では、パッケージの隅部付近
のみを示し、パッケージ内部の構造を説明するため、パ
ッケージ上部の封止体を取り除いてある。本実施例で
は、パッケージ２の側辺に配置されたリードが金属ワイ
ヤ５を介してタブ４に搭載されたチップ３の電極３ａに
電気的に接続されている。しかし、隅部に配置されたリ
ード１−１および１−４４は、チップ３及び他のリード
から電気的に絶縁されている。
置の平面図である。この図では、パッケージの隅部付近
のみを示し、パッケージ内部の構造を説明するため、パ
ッケージ上部の封止体を取り除いてある。本実施例で
は、パッケージ２の側辺に配置されたリードが金属ワイ
ヤ５を介してタブ４に搭載されたチップ３の電極３ａに
電気的に接続されている。しかし、隅部に配置されたリ
ード１−１および１−４４は、チップ３及び他のリード
から電気的に絶縁されている。
【００２９】このように半導体装置を構成することによ
り、たとえパッケージの隅部に配置されたリード１−１
もしくは１−４４のはんだ接合部が破壊しても、このリ
ードは電気信号の伝達に用いられていないので、半導体
装置の機能は損なわれることがない。したがって、半導
体装置全体から見たリードの接続信頼性は向上すること
になる。なお、この図だけで本実施例を説明すると、隅
部に配置されたリード１−１および１−４４は全く無駄
のように見られるが、これらのリードは実装前にその内
側のリード曲がりに対するガードの役割を果たすので、
無駄にはならない。
り、たとえパッケージの隅部に配置されたリード１−１
もしくは１−４４のはんだ接合部が破壊しても、このリ
ードは電気信号の伝達に用いられていないので、半導体
装置の機能は損なわれることがない。したがって、半導
体装置全体から見たリードの接続信頼性は向上すること
になる。なお、この図だけで本実施例を説明すると、隅
部に配置されたリード１−１および１−４４は全く無駄
のように見られるが、これらのリードは実装前にその内
側のリード曲がりに対するガードの役割を果たすので、
無駄にはならない。
【００３０】図８は本発明の第７実施例による半導体装
置の平面図である。本実施例では、隅部に配置されたリ
ード１−１および１−４４が、それらに隣接するリード
１−２および１−４３と一体になっており、電気的に短
絡している。このようにすることで、たとえパッケージ
の隅部に配置されたリード１−１もしくは１−４４のは
んだ接合部が破壊しても、これらのリードは単独では電
気信号の伝達に用いられていないので、半導体装置の機
能は損なわれることがない。
置の平面図である。本実施例では、隅部に配置されたリ
ード１−１および１−４４が、それらに隣接するリード
１−２および１−４３と一体になっており、電気的に短
絡している。このようにすることで、たとえパッケージ
の隅部に配置されたリード１−１もしくは１−４４のは
んだ接合部が破壊しても、これらのリードは単独では電
気信号の伝達に用いられていないので、半導体装置の機
能は損なわれることがない。
【００３１】図９は本発明の第８実施例による半導体装
置の平面図である。本実施例では、隅部に配置されたリ
ード１−１および１−４４と、それらに隣接するリード
１−２および１−４３とのピッチが、他のリードのピッ
チよりも広くなっている。このようにすることで、図に
破線で示した基板の配線板７−１、７−２の幅を広くす
ることができる。このため、リード曲がりによるリード
と基板の配線板がずれが生じても、このリードの接続信
頼性は確保される。
置の平面図である。本実施例では、隅部に配置されたリ
ード１−１および１−４４と、それらに隣接するリード
１−２および１−４３とのピッチが、他のリードのピッ
チよりも広くなっている。このようにすることで、図に
破線で示した基板の配線板７−１、７−２の幅を広くす
ることができる。このため、リード曲がりによるリード
と基板の配線板がずれが生じても、このリードの接続信
頼性は確保される。
【００３２】なお、図７において、隅部に配置されたリ
ード１−１および１−４４の幅を、他のリードの幅より
も広くしたり、さらに、リード１−１および１−４４と
これに隣接するリードとのピッチを、他のリードのピッ
チよりも大きくしたりすることができる。また図８にお
いても、隅部に配置されたリード１−１および１−４４
の幅を、他のリードの幅よりも広くすることができる。
ード１−１および１−４４の幅を、他のリードの幅より
も広くしたり、さらに、リード１−１および１−４４と
これに隣接するリードとのピッチを、他のリードのピッ
チよりも大きくしたりすることができる。また図８にお
いても、隅部に配置されたリード１−１および１−４４
の幅を、他のリードの幅よりも広くすることができる。
【００３３】次に、本発明の効果を解析により検証した
結果を図１０を用いて説明する。この解析は、日本機械
学会論文集（Ａ編）５６巻５２５号１１４０ページ〜１
１４７ページに記載の手法により行ったものである。解
析モデルとして、図２に示したリードを用いた。寸法
は、Ｌ1＝０.５mm、Ｌ2＝１.５mm、Ｌ3＝０.５mm、ｂ1
＝０.２mm、ｔ＝０.１５mmであり、３０mmのパッケージ
の隅部に配置されたリードの解析を行った。パッケージ
と基板との線膨張係数の差は、１０×１０~6／℃とし、
−５０℃から１５０℃の温度変化を与えた。
結果を図１０を用いて説明する。この解析は、日本機械
学会論文集（Ａ編）５６巻５２５号１１４０ページ〜１
１４７ページに記載の手法により行ったものである。解
析モデルとして、図２に示したリードを用いた。寸法
は、Ｌ1＝０.５mm、Ｌ2＝１.５mm、Ｌ3＝０.５mm、ｂ1
＝０.２mm、ｔ＝０.１５mmであり、３０mmのパッケージ
の隅部に配置されたリードの解析を行った。パッケージ
と基板との線膨張係数の差は、１０×１０~6／℃とし、
−５０℃から１５０℃の温度変化を与えた。
【００３４】はんだ接合部のリード幅ｂ2とはんだに発
生するひずみとの関係を図１０に示す。リード幅が０.
２mmの場合がリード幅が一様の場合である。図より、リ
ード幅が広くなるにしたがってはんだのひずみは小さく
なることがわかる。リード幅が０.４mmの場合は、はん
だのひずみは０.２mmの場合に比べて約１／２に低減し
ている。はんだの熱疲労寿命は、発生ひずみのほぼ２乗
に逆比例するので、この場合の接続部の寿命は約４倍に
なり信頼性が大幅に向上する。
生するひずみとの関係を図１０に示す。リード幅が０.
２mmの場合がリード幅が一様の場合である。図より、リ
ード幅が広くなるにしたがってはんだのひずみは小さく
なることがわかる。リード幅が０.４mmの場合は、はん
だのひずみは０.２mmの場合に比べて約１／２に低減し
ている。はんだの熱疲労寿命は、発生ひずみのほぼ２乗
に逆比例するので、この場合の接続部の寿命は約４倍に
なり信頼性が大幅に向上する。
【００３５】
【発明の効果】 以上説明したように、本発明によれ
ば、信頼性が最も問題となる、隅部に配置されたリード
のはんだ接合部に対する配慮がなされているので、半導
体装置の接続信頼性を一層向上させることが可能とな
る。
ば、信頼性が最も問題となる、隅部に配置されたリード
のはんだ接合部に対する配慮がなされているので、半導
体装置の接続信頼性を一層向上させることが可能とな
る。
【００３６】
【図１】本発明の第１実施例による半導体装置の要部を
示した斜視図である。
示した斜視図である。
【図２】本発明によるリードの斜視図である。
【図３】本発明の第２実施例による半導体装置の要部を
示した斜視図である。
示した斜視図である。
【図４】本発明の第３実施例による半導体装置の要部を
示した斜視図である。
示した斜視図である。
【図５】本発明の第４実施例による半導体装置の要部を
示した斜視図である。
示した斜視図である。
【図６】本発明の第５実施例による半導体装置の要部を
示した斜視図である。
示した斜視図である。
【図７】本発明の第６実施例による半導体装置の要部を
示した平面図である。
示した平面図である。
【図８】本発明の第７実施例による半導体装置の要部を
示した平面図である。
示した平面図である。
【図９】本発明の第８実施例による半導体装置の要部を
示した平面図である。
示した平面図である。
【図１０】本発明の効果を説明するための解析結果の図
である。
である。
【図１１】基板実装された従来のＱＦＰパッケージの平
面図である。
面図である。
【図１２】従来のＱＦＰパッケージの問題点を説明する
ための図である。
ための図である。
１−１〜１−４４ リード １ａ はんだ接合部以外の部分 １ｂ，１ｂ’，１ｂ” はんだ接合部 ２ 半導体パッケージ ３ 半導体チップ ３ａ 半導体チップの電極 ４ タブ ５ 金属ワイヤ ６ はんだ ７−１，７−２ 基板の配線板 ８ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 奈柄 茨城県土浦市神立町502番地 株式会社 日立製作所 機械研究所内 (56)参考文献 特開 平６−140555（ＪＰ，Ａ) 特開 平３−190270（ＪＰ，Ａ) 特開 平４−188740（ＪＰ，Ａ) 特開 昭64−69043（ＪＰ，Ａ) 特開 平４−196157（ＪＰ，Ａ) 特開 平３−250653（ＪＰ，Ａ) 特開 平４−284660（ＪＰ，Ａ) 特開 平４−315464（ＪＰ，Ａ) 特開 平２−199856（ＪＰ，Ａ) 実開 平３−1422（ＪＰ，Ｕ) 実開 昭63−75068（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 21/56 H01L 23/28 H05K 1/18
Claims (3)
- 【請求項１】 半導体チップと、該半導体チップに電気
的に接続された複数のリードと、前記半導体チップを封
止するとともに前記リードを部分的に封止する封止体と
を備えた半導体装置において、前記封止体の隅部に配置
されたリードと該リードに隣接するリードとからなる２
つのリードは前記封止体の内部で一体にされ、前記封止
体の隅部の一の側辺と他の側辺に配置されたそれぞれ前
記２つのリードは半導体チップの別の電極に接続されて
なることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、前記 隅部に配置された前記リードの幅を、他のリードの
幅よりも広くしたことを特徴とする半導体装置。 - 【請求項３】 請求項１又は２のいずれかに記載の半導
体装置を実装した電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4793393A JP3286765B2 (ja) | 1993-03-09 | 1993-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4793393A JP3286765B2 (ja) | 1993-03-09 | 1993-03-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260582A JPH06260582A (ja) | 1994-09-16 |
| JP3286765B2 true JP3286765B2 (ja) | 2002-05-27 |
Family
ID=12789181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4793393A Expired - Fee Related JP3286765B2 (ja) | 1993-03-09 | 1993-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3286765B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195953B2 (en) * | 2003-04-02 | 2007-03-27 | Yamaha Corporation | Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein |
| JP5285289B2 (ja) * | 2008-02-06 | 2013-09-11 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 回路装置およびその製造方法 |
| JP5590981B2 (ja) * | 2010-06-14 | 2014-09-17 | 三菱電機株式会社 | 半導体装置 |
| JP5776707B2 (ja) | 2013-02-27 | 2015-09-09 | 株式会社デンソー | 半導体装置 |
| US10345343B2 (en) | 2013-03-15 | 2019-07-09 | Allegro Microsystems, Llc | Current sensor isolation |
| US9190606B2 (en) * | 2013-03-15 | 2015-11-17 | Allegro Micosystems, LLC | Packaging for an electronic device |
| US9257306B2 (en) | 2013-04-18 | 2016-02-09 | Dai Nippon Printing Co., Ltd. | Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device |
| JP6274553B2 (ja) * | 2013-09-27 | 2018-02-07 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
| JP6513465B2 (ja) | 2015-04-24 | 2019-05-15 | 日本航空電子工業株式会社 | リード接合構造 |
| WO2023112735A1 (ja) * | 2021-12-17 | 2023-06-22 | ローム株式会社 | 電子装置 |
| US11768230B1 (en) | 2022-03-30 | 2023-09-26 | Allegro Microsystems, Llc | Current sensor integrated circuit with a dual gauge lead frame |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375068U (ja) * | 1986-11-05 | 1988-05-19 | ||
| JPS6469043A (en) * | 1987-09-10 | 1989-03-15 | Matsushita Electronics Corp | Semiconductor device |
| JPH02199856A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | Ｉｃ用パッケージ |
| JPH031422U (ja) * | 1989-05-24 | 1991-01-09 | ||
| JPH03190270A (ja) * | 1989-12-20 | 1991-08-20 | Fujitsu Ltd | 半導体装置 |
| JP2832852B2 (ja) * | 1990-02-28 | 1998-12-09 | 株式会社日立製作所 | 半導体装置 |
| JP2819825B2 (ja) * | 1990-11-21 | 1998-11-05 | セイコーエプソン株式会社 | Ｔａｂ内蔵型半導体装置 |
| JPH04196157A (ja) * | 1990-11-26 | 1992-07-15 | Matsushita Electric Ind Co Ltd | リード付電子部品 |
| JPH04284660A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 半導体装置 |
| JPH04315464A (ja) * | 1991-04-15 | 1992-11-06 | Mitsubishi Electric Corp | 半導体部品 |
| JPH06140555A (ja) * | 1992-10-23 | 1994-05-20 | Matsushita Electric Ind Co Ltd | 電子部品 |
-
1993
- 1993-03-09 JP JP4793393A patent/JP3286765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260582A (ja) | 1994-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100449463B1 (ko) | Ｃｏｆ용 테이프 캐리어 및 이를 사용한 ｃｏｆ-구조의반도체 장치 | |
| JPH01155633A (ja) | 半導体装置 | |
| JP3286765B2 (ja) | 半導体装置 | |
| KR0174341B1 (ko) | 디바이스 에지에서 기계적 스트레스를 줄이기 위한 개별 영역 리드 프레임 주조법 또는 하프 에칭법 | |
| JP4740708B2 (ja) | 配線基板、及び半導体装置 | |
| JPH09260436A (ja) | 半導体装置 | |
| EP0173847A1 (en) | Lead frame and electronic device employing the same | |
| US6608368B2 (en) | Semiconductor device with power source conductor pattern and grounding conductor pattern | |
| US6335223B1 (en) | Method for producing a resin-sealed semiconductor device | |
| US20090140412A1 (en) | Semiconductor device having improved solder joint and internal lead lifetimes | |
| KR100612165B1 (ko) | 전원 회로 장치 | |
| KR100248035B1 (ko) | 반도체 패키지 | |
| JP2000243862A (ja) | インターポーザ基板 | |
| JP3150560B2 (ja) | 半導体装置 | |
| JPS5914894B2 (ja) | セラミツクパツケ−ジ | |
| JP3921396B2 (ja) | シールドキャップ付電子部品 | |
| JP4073682B2 (ja) | シールドキャップ付電子部品 | |
| KR200249560Y1 (ko) | 비·엘·피 및 이를 이용한 패키지 스택 | |
| JP3372169B2 (ja) | 半導体パッケージ | |
| JP4080905B2 (ja) | シールドキャップ付電子部品 | |
| JP2815974B2 (ja) | 半導体装置 | |
| JP2936900B2 (ja) | 半導体装置 | |
| JP3077901B2 (ja) | 樹脂封止形半導体装置 | |
| JP2774179B2 (ja) | 半導体装置および電子装置 | |
| JP3164084B2 (ja) | 半導体装置のフレーム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080315 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090315 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090315 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100315 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110315 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110315 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20120315 |
|
| LAPS | Cancellation because of no payment of annual fees |