KR100612165B1 - 전원 회로 장치 - Google Patents

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Abstract

파워 MOSFET 모노슬릭 집적 회로 장치나 복합 소자 등의 전원 회로 장치에서는 패키지로부터 도출되는 리드핀이 등간격의 5핀이고, 고전위가 되는 제3 핀과 인접하는 다른 핀과의 연면 거리가 충분히 유지되지 않아 안전상 바람직하지 않았다.
본 발명은 제3 핀과 인접하는 다른 핀과의 거리를 다른 핀끼리의 거리보다도 넓히고, 또한 제3 핀을 상단, 인접하는 다른 핀을 하단, 그 이외의 핀을 중간단에 포밍하는 것이다. 이에 의해, 고전위의 제3 핀과 인접하는 다른 핀과의 연면 거리를 충분히 확보할 수 있으므로 안전상 바람직한 구조가 된다. 또한, 풀몰드 패키지로 함으로써 헤더부가 노출되지 않으므로 취급도 용이해진다.
MOSFET, IC, 패키지, 리드핀, 연면 거리, 풀몰드, 헤더, 포밍, 드레인

Description

전원 회로 장치{POWER SOURCE CIRCUIT DEVICE}
본 발명은 전원 회로 장치에 관한 것으로, 특히 패키지 본체로부터 도입된 리드 형상으로 개량을 실시한 IC 패키지를 이용한 전원 회로 장치에 관한 것이다.
이미 알려져 있는 바와 같이, IC 칩과 리드(리드핀)를 와이어본딩 등으로 접속하고, 수지로 이루어지는 패키지 본체로 외장한 IC 패키지가 채용되어 있다.
도2는 종래의 IC 패키지에 대해서 리드핀이 5개인 경우를 예로 나타낸다. 도2의 (a)가 상면도, 도2의 (b)는 도2의 (a)의 B-B선의 단면도, 도2의 (c)는 도2의 (b)를 화살표 방향으로부터 본 측면도이다.
파워 MOSFET(11)를 포함한 모노슬릭 집적 회로나 복합 소자 등에서는 파워 MOSFET(11) 위에 IC(12)를 실장하므로, 5개의 핀 피치가 등간격(d3)인 리드핀을 이용하는 것이 일반적이다. 도2의 (a)에 따르면, 이 패키지 본체(13)의 일측벽에는 5개의 리드핀(14)이 설치되어 있다. 이 경우에서는, 중심의 제3 핀(14c)이 MOSFET의 드레인 단자, 제5 핀(14e)이 소스 단자와 접속하고, 제1 핀(14a), 제2 핀(14b) 및 제4 핀(14d)이 IC의 제어 단자에 접속한다. 통상 MOSFET(11)의 드레인 단자에는 고전위가 걸리고, 소스 단자는 GND에 접지되기 때문에 이들 양단자의 전위차는 매우 커지므로, 리드핀(14)이 인접하지 않도록 제3 핀(14c), 제5 핀(14e)을 사용하고 있다.
도2의 (b)에는 이 패키지를 실장하는 경우의 포밍을 도시한다. 도면에 도시한 바와 같이 제1 핀(14a), 제3 핀(14c), 제5 핀(14e)을 상부 방향으로 절곡하고, 인접하는 제2 핀(14b) 및 제4 핀(14d)과의 거리(프린트 기판 상에서의 리드 핀간 거리)를 두고 있다[도2의 (c) 참조]. 이것은 이러한 구조의 IC 패키지를 회로 기판면에 납땜에 의해 실장하는 경우, 인접하는 리드핀끼리의 쇼트나, 프린트 기판 상에 땜납 접속하는 경우의 땜납 브리지의 발생을 억제하기 위해 이용되는 수단이다.
일반적으로는, 조립 상의 형편으로 리드핀의 간격은 등간격(d3)이고, 중앙 핀에 내부 소자의 이면이 접속되어 있다. 즉, 파워 MOSFET이면 이면의 드레인 전극이 도전성 접착제 등에 의해 직접 고정 부착되어 있다. 파워 MOSFET의 패키지에서는 일반적으로 3핀이고, 고전위가 되는 드레인이 접속하는 단자(중앙 단자)와 인접하는 다른 단자의 거리는 충분히 떨어져 있었다. 그러나, 전술한 바와 같은 파워 MOSFET를 포함한 모노슬릭 집적 회로나 복합 소자 등에서는 파워 MOSFET 위에 IC를 실장하므로, 5개의 등간격인 리드핀을 이용하는 것이 일반적이다. 이 경우 역시, 중앙의 제3 핀은 파워 MOSFET의 드레인 전극과 접속하므로, 800 V 등내압이 높은 파워 MOSFET를 탑재하는 경우, 등간격의 리드핀에서는 인접하는 다른 핀과의 거리가 충분히 유지되지 않는다. 즉, 이러한 구조의 IC 패키지를 회로 기판면에 납땜에 의해 실장되는 경우, 고전위가 되는 제3 핀과 인접하는 제2, 제4 핀과의 거리가 작으면, 먼지 등에 의한 쇼트를 일으키기 쉬어지는 문제가 있다. 또한, 프린트 기판 상에 땜납 접속하는 경우에, 땜납은 리드핀 사이보다도 넓어지므로 땜납 브리지를 일으키기 쉬어지는 문제가 있었다. 예를 들어, 동작 전압이 700 V인 경우, 거리는 1.9 ㎜ 필요하다고 되어 있고, 종래 구조에 있어서 리드핀을 상하 방향으로 절곡하는 포밍을 해도 거리를 1.7 ㎜ 정도밖에 확보할 수 없는 경우에는 안전 기준을 충족시킬 수 없는 우려도 있다. 즉, 종래의 리드핀의 구조에서는 거리의 확보가 불충분했다.
또한, 종래의 패키지에서는 제3 핀과 일체 형성하는 등하여 접속된 헤더(14h) 부분은 800 V 등의 고전위가 되는 드레인 전극이 접속하는데도 불구하고, 노출된 구조로 되어 있어, 제품을 취급하는 데 있어서 안전상 바람직하지 못한 문제도 있었다.
본 발명은 이러한 과제에 비추어 이루어진 것으로, 첫째로 MOSFET와 상기 MOSFET를 밀봉한 패키지와 상기 패키지 본체의 일측벽으로부터 도출하는 복수의 리드핀을 갖고, 상기 복수의 리드핀 중 중앙 리드핀에 상기 MOSFET의 드레인 단자를 접속한 전원 회로 장치이고, 고전위가 되는 상기 중앙 리드핀의 근원과 인접하는 다른 리드핀의 근원과의 간격을 상기 다른 리드핀끼리의 근원의 간격보다 크게함으로써 해결하는 것이다.
또한, 상기 패키지는 풀몰드 구조인 것을 특징으로 하는 것이다.
또한, 상기 MOSFET 상에는 IC가 실장되는 것을 특징으로 하는 것이다.
둘째로, MOSFET와 상기 MOSFET를 밀봉한 패키지와 상기 패키지 본체의 일측벽으로부터 도출하는 복수의 리드핀을 갖고, 상기 복수의 리드핀 중 중앙 리드핀에 상기 MOSFET의 드레인 단자를 접속한 전원 회로 장치이며, 고전위가 되는 상기 중앙 리드핀의 근원과 인접하는 다른 리드핀의 근원과의 간격을 상기 다른 리드핀끼리의 근원의 간격보다 크게 하고, 상기 인접하는 다른 리드핀을 하단으로, 상기 중앙 리드핀을 상단으로, 인접하지 않는 다른 리드핀을 상단과 하단 사이의 중간단으로 절곡함으로써 해결하는 것이다.
또한, 상기 패키지는 풀몰드 구조인 것을 특징으로 하는 것이다.
또한, 상기 MOSFET 상에는 IC가 실장된 것을 특징으로 하는 것이다.
셋째로, MOSFET와 상기 MOSFET를 밀봉한 패키지와 상기 패키지 본체의 일측벽으로부터 도출하는 5개의 리드핀을 갖고, 중앙에 위치하는 제3 리드핀에 상기 MOSFET의 드레인 단자를 접속한 전원 회로 장치이고, 고전위가 되는 제3 리드핀의 근원과 인접하는 다른 리드핀의 근원과의 간격을 상기 다른 리드핀끼리의 근원의 간격보다 크게 함으로써 해결하는 것이다.
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또한, 상기 제2 및 제4 리드핀을 하단으로, 상기 제3 리드핀을 상단으로, 상기 제1 및 제5 리드핀을 상단과 하단 사이의 중간단으로 절곡하는 것을 특징으로 하는 것이다.
또한, 상기 패키지는 풀몰드 구조인 것을 특징으로 하는 것이다.
또한, 상기 MOSFET 상에는 IC가 실장되는 것을 특징으로 하는 것이다.
즉, 고전위가 되는 제3 핀과, 인접하는 다른 리드핀과의 간격을 넓히고, 또한 리드핀의 포밍을 상단, 중간단, 하단의 3단계로 함으로써, 안전상 충분한 거리를 확보하는 것이다.
또한, 패키지 본체를 풀몰드 구조로 함으로써, 제3 핀과 동일 공정으로 형성되는 패키지 이면의 프레임이 노출되지 않기 때문에, 드레인 단자로서 고전압이 걸려도, 안전하게 취급할 수 있는 패키지를 제공하는 것이다.
본 발명의 실시 형태를 5개의 리드핀 패키지를 예로 들어 도1을 참조하여 상세하게 설명한다.
도1의 (a)는 상면도이고, 도1의 (b)는 도1의 (a)의 A-A선의 단면도이고, 도1의 (c)는 도1의 (b)를 화살표 방향으로부터 본 측면도이다.
본 발명의 전원 회로 장치는 MOSFET와, IC(2)와, 패키지(3)와, 5개의 리드핀(4)으로 구성된다.
MOSFET(1)은 그 중에 다수의 MOSFET의 셀을 포함한다. 이면이 드레인 전극이고, 제3 핀(4c)과 일체 형성되는 등하여 접속하는 헤더(4h)에 도전성 접착제에 의해 고정 부착된다[도1의 (b) 참조].
IC(2)는 MOSFET(1) 상에 실장되어 MOSFET(1)의 소스 전극과 접속하고, 또한 각 제어 단자가 제1 핀(4a), 제2 핀(4b) 및 제4 핀(4d)에 접속된다[도1의 (b) 참조].
패키지(3)는 MOSFET(1) 및 IC(2)를 트랜스퍼몰드 등에 의해 절연성 수지로 밀봉한 것이다. 패키지(3)는 풀몰드 구조이므로, MOSFET(1)의 드레인 전극이 고정 부착되는 리드의 헤더(4h) 이면까지 수지로 피복되어 있고, 고전압이 걸리는 헤더(4h)가 노출되지 않으므로, 제품의 취급도 안전상 바람직한 것으로 되어 있다.
5개의 리드핀(4)은 패키지 본체(3)의 일측벽으로부터 도출된다. 여기에서는 도면과 같이 단부의 핀으로부터 제1 핀(4a), 제2 핀(4b), 제3 핀(4c), 제4 핀(4d), 제5 핀(4e)으로 한다. 중앙에 위치하는 제3 핀(4c)은 헤더(4h)와 일체 형성하는 등하여 접속하고 있고, 헤더(4h)에는 MOSFET(1)의 드레인 전극이 접속되어 제3 핀(4c)이 드레인 단자가 되고, 제5 핀(4e)이 소스 단자가 된다. 제1 핀(4a), 제2 핀(4b) 및 제4 핀(4d)은 IC(2)의 제어 단자가 된다. 가장 고전위가 되는 제3 핀(4c)과, 인접하는 제2핀(4d) 및 제4 핀(4d)의 간격(d2)은 안전 규격을 만족시키는 거리를 확보하여 다른 리드핀끼리, 즉 제1 핀(4a) - 제2 핀(4b) 간격(d1) 및 제4 핀(4d) - 제5 핀(4e) 간격(d1)보다도 넓게 확보한다. 구체적으로는, 예를 들어 제3 핀(4c) - 제2 핀(4b) 또는 제3 핀(4c) - 제4 핀(4d)의 간격(d2)은 2.54 ㎜로 하고, 제1 핀(4a) - 제2 핀(4b) 및 제4 핀(4d) - 제5 핀(4e)의 간격(d1)을 0.5 ㎜로 한다. 예를 들어 동작 전압이 700 V인 경우 안전한 거리는 1.9 ㎜, 800 V인 경우는 2.1 ㎜로 되어 있고, 본 발명의 구조에 따르면 고전압이 되는 제3 핀(4c)과 제2 핀(4b), 제4 핀(4d)과의 간격은 충분하게 되어 있다.
또한, 도1의 (b) 및 도1의 (c)에 도시한 바와 같이, 패키지(3)로부터 도출한 리드핀(4)을 상단, 중간단, 하단의 3단계가 되도록 상하 방향 즉, 헤더(4h)에 대해서 수직 방향으로 절곡하여 포밍한다. 여기에서는 제2 핀(4b) 및 제4 핀(4d)을 도출한 상태의 형상에서 하단으로 하고, 제3 핀(4c)을 가장 높은 위치에 포밍하여 상단, 제1 핀(4a) 및 제5 핀(4e)을 상단 및 하단 사이의 위치에 포밍하여 중간단으로 한다. 구체적으로는, 하단과 중간단의 간격(h1)이 2.3 ㎜, 중간단과 상단의 간격(h2)이 2.8 ㎜로 한다. 또한 포밍하는 각도에 의해 납땜되는 리드핀(4)의 선단부는 또한 원하는 거리에서 상하 방향으로 넓힐 수 있다.
본 발명의 특징은 리드핀의 배치에 있다. 고전위가 되는 제3 핀과 그에 인접하는 제2 핀 및 제4 핀의 간격을 제1 핀과 제2 핀 및 제4 핀과 제5 핀의 간격보다도 넓힘으로써, 헤더(4h)에 대해서 수평 방향에서의 거리를 확보하는 것이다. 또한, 제3 핀을 상단, 제1 및 제5 핀을 중간단, 제2 및 제4 핀을 하단에 포밍함으로써, 헤더4(h)에 대해 수직 방향에 있어서도 제3 핀과 인접하는 제2 및 제4 핀과의 거리를 넓히는 것이다.
전술한 바와 같이, 포밍 전의 단계에서 충분한 거리를 얻을 수 있지만, 프린트 기판에 실장할 때에 땜납이 프린트 기판 상에서 넓어지므로, 땜납 브리지에 의한 쇼트나, 먼지에 의한 쇼트를 방지하기 위해서는 가능한 한 프린트 기판 상에서의 리드핀간 거리는 확보하는 쪽이 바람직하다. 즉, 리드핀 간격을 수평 방향으로 떨어뜨린 후, 3단의 포밍으로 하여 가장 고전압이 되는 제3 핀을 상단으로, 인접하는 제2, 제4 핀을 하단으로 함으로써, 수직 방향으로도 거리를 넓혀서 쇼트를 방지하여, 안전상 바람직한 패키지를 실현한다.
또한, 패키지는 풀몰드 구조이고, 이면에는 고전위가 되는 드레인 전극이 고정 부착되는 헤더(4h) 이면이 노출되지 않으므로 제품의 취급도 안전하고 용이해진다.
본 발명에 따르면, 고전위가 되는 제3 핀과 그에 인접하는 다른 리드핀의 간격을 다른 리드핀끼리의 간격보다도 넓힘으로써, 헤더에 대해 수평 방향에서의 거리를 확보하는 것이다. 또한, 제3 핀을 상단, 제1 및 제5 핀을 중간단, 제2 및 제4 핀을 하단에 포밍함으로써, 헤더에 대해 수직 방향에 있어서도 이격하고, 보다 제3 핀과 인접하는 제2 핀 및 제4 핀과의 거리를 넓히는 것이다. 거리가 넓혀지면 프린트 기판 상에서 땜납 브리지에 의한 쇼트나, 먼지 등에 의한 쇼트를 방지할 수 있다.
구체적으로는, 예를 들어 800 V인 경우 2.1 ㎜의 거리가 필요하게 되어, 종래의 등간격의 5개 핀이 1.7 ㎜ 정도의 거리밖에 확보 할 수 없는 경우는 안전상 불충분했다. 그러나, 본 발명의 구조에 따르면, 제3 핀과 인접하는 제2 및 제4 핀의 간격이 2.54 ㎜까지 넓혀지고, 또한 상단과 하단에서 5.8 ㎜ 정도의 거리를 두어, 포밍하는 각도에 의해 리드핀의 선단부에서는 더욱 거리를 넓힐 수 있으므로 안전상 충분한 거리를 확보할 수 있다.
또한, 패키지는 풀몰드 구조이고, 이면에는 고전위가 되는 드레인 전극이 고정 부착되는 헤더부가 노출되지 않으므로, 제품의 취급도 안전하고 용이해진다.
도1의 (a)는 본 발명의 전원 회로 장치를 설명하는 상면도이고, 도1의 (b)는 도1의 (a)의 A-A선의 단면도이고, 도1의 (c)는 도1의 (b)를 화살표 방향으로부터 본 측면도이고, 도2의 (a)는 종래 기술에 있어서의 전원 회로 장치를 설명하는 상면도이고, 도2의 (b)는 도2의 (a)의 B-B선의 단면도이고, 도2의 (c)는 도2의 (b)를 화살표 방향으로부터 본 측면도이다.

Claims (11)

  1. MOSFET와 상기 MOSFET를 밀봉한 패키지와 상기 패키지 본체의 일측벽으로부터 도출되는 복수의 리드핀을 갖고, 상기 복수의 리드핀 중 중앙 리드핀에 상기 MOSFET의 드레인 단자를 접속한 전원 회로 장치이고,
    고전위가 되는 상기 중앙 리드핀의 근원과 인접하는 다른 리드핀의 근원과의 간격을 상기 다른 리드핀끼리의 근원의 간격보다 크게 하는 것을 특징으로 하는 전원 회로 장치.
  2. 제1항에 있어서, 상기 패키지는 풀몰드 구조인 것을 특징으로 하는 전원 회로 장치.
  3. 제1항에 있어서, 상기 MOSFET 상에는 IC가 실장되는 것을 특징으로 하는 전원 회로 장치.
  4. MOSFET와 상기 MOSFET를 밀봉한 패키지와 상기 패키지 본체의 일측벽으로부터 도출되는 복수의 리드핀을 갖고, 상기 복수의 리드핀 중 중앙 리드핀에 상기 MOSFET의 드레인 단자를 접속한 전원 회로 장치이고,
    고전위가 되는 상기 중앙 리드핀의 근원과 인접하는 다른 리드핀의 근원과의 간격을 상기 다른 리드핀끼리의 근원의 간격보다 크게 하고, 상기 인접하는 다른 리드핀을 하단으로, 상기 중앙 리드핀을 상단으로, 접촉하지 않는 다른 리드핀을 상단과 하단 사이의 중간단으로 절곡하는 것을 특징으로 하는 전원 회로 장치.
  5. 제4항에 있어서, 상기 패키지는 풀몰드 구조인 것을 특징으로 하는 전원 회로 장치.
  6. 제4항에 있어서, 상기 MOSFET 상에는 IC가 실장되는 것을 특징으로 하는 전원 회로 장치.
  7. MOSFET와 상기 MOSFET를 밀봉한 패키지와 상기 패키지 본체의 일측벽으로부터 도출되는 5개의 리드핀을 갖고, 중앙에 위치하는 제3 리드핀에 상기 MOSFET의 드레인 단자를 접속한 전원 회로 장치이고,
    고전위가 되는 제3 리드핀의 근원과 인접하는 다른 리드핀의 근원과의 간격을 상기 다른 리드핀끼리의 근원의 간격보다 크게 하는 것을 특징으로 하는 전원 회로 장치.
  8. 삭제
  9. 제7항에 있어서, 상기 제2 및 제4 리드핀을 하단으로, 상기 제3 리드핀을 상단으로, 상기 제1 및 제5 리드핀을 상단과 하단 사이의 중간단으로 절곡하는 것을 특징으로 하는 전원 회로 장치.
  10. 제7항에 있어서, 상기 패키지는 풀몰드 구조인 것을 특징으로 하는 전원 회로 장치.
  11. 제7항에 있어서, 상기 MOSFET 상에는 IC가 실장되는 것을 특징으로 하는 전원 회로 장치.
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