JP2566207B2 - 半導体デバイス - Google Patents

半導体デバイス

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パワーMOSFETとこのMOSFETの制御のため
の集積された制御回路とを備えた半導体デバイスに関す
る。
［従来の技術］ かかる半導体デバイスは種々の名称、例えば「スマー
ト（Smart）FET」のような名称で市販されている。その
際制御回路とパワーMOSFETとは同一の半導体基体上に集
積されている。しかしながらかかるデバイスは、パワー
MOSFETを制御回路と同様に複雑な技術で製造しなければ
ならないという欠点を有する。更に同一面上にあるとき
には、従来製造されたパワーMOSFETに比べて明らかに高
いドレーン・ソース間抵抗を生じる。更に同一半導体基
体上での集積により、パワー部分の十分な冷却の理由か
ら必要とされるよりも多くの取り付け面を要する。
［発明が解決しようとする問題点］ この発明は、頭記の半導体デバイスの製造技術を簡易
化し、かつ取り付けのための所要面積を減少させ、さら
にパワーMOSFETの温度を制御回路ができるだけ正確に検
出し得るようにすることを目的とする。
［問題点を解決するための手段］ 上述の目的を達成するため、この発明においては、パ
ワーMOSFETを含む半導体基体と、このパワーMOSFETを制
御するための制御回路を集積した別の半導体基体とを備
え、制御回路の半導体基体はパワーMOSFETの半導体基体
の一主面上に配置され、両半導体基体は相互に電気絶縁
層を介して熱的、機械的に結合され、制御回路は温度セ
ンサを備え、この温度センサはスイッチと電気的に接続
され、パワーMOSFET中に生じる温度が所定の限界温度に
達したとき前記スイッチが信号を発するようにする。
この発明の実施態様は特許請求の範囲第２項以下に記
載されている。
［実施例］ 次にこの発明に基づく半導体デバイスの二つの実施例
を示す図面により、この発明を詳細に説明する。
第１図及び第２図において、パワーMOSFETは半導体基
体１内に形成され、その一主面上には別の半導体基体２
が配置され、その中に制御回路が集積されている。半導
体基体２は半導体基体１より小さい面を有する。半導体
基体２は半導体基体１に対して絶縁層３により電気的に
絶縁され、接着剤層４により半導体基体１に機械的に結
合されている。絶縁層３は例えば窒化シリコンSi3N4か
ら成り、層４は絶縁性接着剤から成る。絶縁層３は半導
体基体２又は半導体基体１の構成部分とすることもでき
る。後者の場合には接着剤層は絶縁層３と半導体基体２
との間に置かれる。しかしながら絶縁層３を絶縁箔とし
て構成し両半導体基体に接着することもまた可能であ
る。この絶縁層３は数μｍの厚さにすることによって、
両半導体基体１、２間の十分良好な熱的接触を得ること
ができる。
半導体基体１と２から構成されたユニットは冷却体13
上に固定されている。固定のための半導体基体１と冷却
体13との間に存在する層12が用いられる。層12は例えば
導電性の接着剤である。制御回路は、半導体基体２の上
面上に配置された電極７により導線９を介してケース端
子10に電気的に結合されている。制御回路は、制御回路
の出力端５をパワーFETのゲート電極６に結合する導線1
4を介して、パワーFETを制御する。パワーFETのソース
電極は電極８と二つの導線９とを介してケース端子Sour
ce及び制御回路に結合されている。
半導体基体１と２上の電極の位置は定められた箇所に
拘束されてはおらず、電極は半導体基体の面上に別の状
態で配置することもできる。半導体デバイスは接地のた
めのケース端子GNDを有する。このケース端子は半導体
基体２に結合されている。なぜならば制御回路を給電電
圧に結合しなければならないからである。第２のケース
端子INは制御入力端として用いられる。制御入力端INに
加わる信号は制御回路を介してパワーFETをオンする。
第３のケース端子VDDは制御回路に対し給電電圧を供給
するために用いられ、かつ冷却体13に直接結合されてい
る。ケース端子STは例えば荷電流、過熱、過電圧、負荷
欠落などのような故障の遠隔表示に用いられる。ケース
端子SourceにはパワーFETのためのソース電圧が供給さ
れる。
この装置はいわゆる高電位側スイッチであり、このス
イッチでは負荷がパワーMOSFETのソース電極と大地との
間に接続され、ドレーン電極はVDDに接続されている。
第３図では低電位側スイッチが示され、このスイッチ
では負荷はVDDとパワーMOSFETのドレーン電極との間に
接続され、ソース電極は接地される。符号は第２図の符
号に対応している。第２図に示す装置と異なって、この
装置は端子Sourceを有せず端子Drainを有し、この端子
はただ冷却体13に結合されているだけである。
第４図には集積された制御回路を通る断面が著しく簡
略化した形で示されている。パワーMOSFETの半導体基体
１と半導体デバイスの残りの部分とは切断図示されてい
ない。制御回路はそれ自体周知の方法で自己絶縁形CMOS
技術により製造されている。一般にかなり複雑な構造の
代わりに、ここでは集積された相補形の二つの横形MOSF
ETだけが示されている。半導体基体２は強くｎ形にドー
プされた基体16上に構成されいる。基体16には弱くｎ形
にドープされたエピタキシャル層17が隣接している。こ
の層17の中にはｐ形にドープされた井戸が埋め込まれて
いる。井戸18の中にはｎ形にドープされたソース領域19
とｎ形にドープされたドレーン領域20とが埋め込まれて
いる。この横形ｎチャネルFETはゲート電極21を介して
制御される。更に領域17の中にはｐ形にドープされたソ
ース領域22とｐ形にドープされたドレーン領域23とが埋
め込まれている。この横形ｐチャネルFETはゲート電極2
4により制御される。図示され説明のために最も必要な
構成部分に限定された制御回路を電気的に冷却体に結合
するために、パワーMOSFETと反対側のその主面に強くｎ
形にドープされた領域25が埋め込まれている。この領域
は電極26を備えケース端子VDDに結合されている。その
際領域25の制御回路の集積された素子との間の間隔は領
域17の厚さより数倍大きい。端子VDDに給電電圧が印加
されると、領域17にも給電電圧が加わり、領域18と17と
の間に存在するpn接合と領域22,23と17との間に存在す
るpn接合とが、阻止方向にバイアス電圧を加えられる。
それにより制御回路の両MOSFETは電気的に相互に分離さ
れる。
制御回路はいわゆる接合絶縁技術で構成することもで
き、この技術ではエピタキシャル層の中に埋め込まれた
種々の機能の部分が、逆に形にドープされた領域にまで
達する深い強く逆の形にドープされた領域により相互に
分離される。各機能単位を基板の中の絶縁材料により絶
縁された井戸の中に埋め込むことにより、制御回路の個
々の回路素子を誘電体絶縁により相互に分離することも
また可能である。
過熱の際に信号を発するかかる回路装置は第５図に示
されている。この回路装置はｐチャネルFET T1とｎチ
ャネルMOSFET T2との直列回路から成る。FET T1はエ
ンハンスメント形でありFET T2はデプリーション形で
ある。トランジスタT1のソース電極は運転電圧VDDを印
加された端子１に結合されている。トランジスタT2のソ
ース側は端子２を介して大地GNDに接続されている。ト
ランジスタT2のゲート電極はそのソース電極に結合さ
れ、従ってトランジスタT2は電流源として働く。トラン
ジスタT1,T2にはバイポーラトランジスタT3とMOSFET T
4とから成る直列回路が並列に接続されている。その際
トランジスタT4のドレーン電極はトランジスタT3のエミ
ッタ電極に結合され、トランジスタT3のコレクタ電極は
端子１に結合されている。トランジスタT4のドレーン電
極又はトランジスタT3のエミッタ電極は電気的にトラン
ジスタT1のゲート電極に結合されている。トランジスタ
T1のゲート電極と端子１との間には、トランジスタT1の
ゲート・ソース間バイアス電圧を制限する第１のツェナ
ーダイオードD1が接続されている。トランジスタT2のソ
ースとドレーン電極との間には、出力電圧の制限するツ
ェナーダイオードD2が接続されている。
温度センサはバイポーラトランジスタT3により構成さ
れている。他のすべての素子は、過熱を表示する信号の
発生のためのスイッチとして働く。パワーMOSFET １と
従ってトランジスタT3の温度が上がると、トランジスタ
T3の電流が増加する。トランジスタT3を流れる電流が電
流源としてのトランジスタT4を通って流れる電流よりも
大きくなると、トランジスタT4の内部抵抗が著しく増加
し、トランジスタT1のゲート電極の電圧が大地電位から
突然上昇する。その際トランジスタT1の電圧しきい値を
超えるとトランジスタT1はオフされ、端子３の電位は大
地電位に戻る。そのときこの電位は端子３と２に接続さ
れた論理回路により過熱信号として検出され、例えばパ
ワーMOSFETのオフをもたらす。
自明のように制御回路は他の機能を満たすために設計
することができる。このための可能性は例えばドイツ連
邦共和国特許出願公開第3609235号明細書（特開昭62−2
2713号明細書）、同第3609236号明細書（特開昭62−227
215号明細書）、同第3624565号明細書（特開昭63−3131
31号明細書）に記載されている。
【図面の簡単な説明】
第１図はこの発明に基づく半導体デバイスの一実施例の
側面図、第２図は第１図に示すデバイスの平面図、第３
図はデバイスの別の実施例を平面図、第４図は第１図又
は第３図に示す制御回路の断面図、第５図は第４図に示
す制御回路の部分回路図である。 １……パワーMOSFETの半導体基体、２……制御回路の半
導体基体、３……絶縁層、４……接着剤層、13……冷却
体、16……基板、25……領域、26……電極、T1,T2,T4…
…MOSFET（スイッチ）、T3……バイポーラトランジスタ
（温度センサ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イエネ、チハニ ドイツ連邦共和国ミユンヘン70、ウイン デツクシユトラーセ１ (72)発明者 ローラント、ウエーバー ドイツ連邦共和国ミユンヘン40、ウイズ ラシユトラーセ５ (56)参考文献 特開 昭50−9071（ＪＰ，Ａ) 特開 昭57−40977（ＪＰ，Ａ) 実開 昭59−56759（ＪＰ，Ｕ) 実開 昭60−25160（ＪＰ，Ｕ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】パワーMOSFETを含む半導体基体（１）と、
    このパワーMOSFETを制御するための制御回路を集積した
    別の半導体基体（２）とを備え、制御回路の半導体基体
    （２）はパワーMOSFETの半導体基体（１）の一主面上に
    配置され、両半導体基体（1,2）は相互に電気絶縁層
    （3,4）を介して熱的、機械的に結合され、制御回路は
    温度センサ（T3）を備え、この温度センサ（T3）はスイ
    ッチ（T1,T2,T4）と電気的に接続され、パワーMOSFET中
    に生じる温度が所定の限界温度に達したとき前記スイッ
    チが信号を発するようにしたことを特徴とする半導体デ
    バイス。
  2. 【請求項２】絶縁層（３）がパワーMOSFETの半導体基体
    （１）上に設けられていることを特徴とする特許請求の
    範囲第１項記載の半導体デバイス。
  3. 【請求項３】絶縁層（３）ガ制御回路の半導体基体
    （２）上に設けられていることを特徴とする特許請求の
    範囲第１項記載の半導体デバイス。
  4. 【請求項４】両半導体基体（1,2）が相互に接着されて
    いることを特徴とする特許請求の範囲第１項ないし第３
    項のいずれか１項に記載の半導体デバイス。
  5. 【請求項５】接着剤層（４）が絶縁性接着剤からなるこ
    とを特徴とする特許請求の範囲第４項記載の半導体デバ
    イス。
  6. 【請求項６】パワーMOSFETの半導体基体（１）の一主面
    が冷却体（13）上に固定され、制御回路の半導体基体
    （２）がパワーMOSFETの半導体基体（１）の他主面上に
    設けられていることを特許とする特許請求の範囲第１項
    記載の半導体デバイス。
  7. 【請求項７】制御回路が強くドープした基板（16）上に
    自己絶縁形CMOS技術により構成され、制御回路の半導体
    基体（２）のパワーMOSFETと反対側の面上に電極（26）
    が設けられ、この電極が基板（16）に電気的に結合され
    ていることを特徴とする特許請求の範囲第１項ないし第
    ６項のいずれか１項に記載の半導体デバイス。
  8. 【請求項８】電極（26）が基板（16）と同じ導電性の形
    を有する強くドープされた領域（25）上に設けられてい
    ることを特徴とする特許請求の範囲第７項記載の半導体
    デバイス。
JP62234682A 1986-09-23 1987-09-18 半導体デバイス Expired - Lifetime JP2566207B2 (ja)

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Application Number Priority Date Filing Date Title
DE3632199 1986-09-23
DE3632199.0 1986-09-23

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JPS6387758A JPS6387758A (ja) 1988-04-19
JP2566207B2 true JP2566207B2 (ja) 1996-12-25

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Application Number Title Priority Date Filing Date
JP62234682A Expired - Lifetime JP2566207B2 (ja) 1986-09-23 1987-09-18 半導体デバイス

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EP (1) EP0262530B1 (ja)
JP (1) JP2566207B2 (ja)
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DE (1) DE3786314D1 (ja)
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JP2001110986A (ja) * 1999-09-13 2001-04-20 Fairchild Korea Semiconductor Kk マルチチップパッケージ構造をもつ電力素子及びその製造方法
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