JPS6218750A - 半導体装置 - Google Patents

半導体装置

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JPS6218750A
JPS6218750A JP61157758A JP15775886A JPS6218750A JP S6218750 A JPS6218750 A JP S6218750A JP 61157758 A JP61157758 A JP 61157758A JP 15775886 A JP15775886 A JP 15775886A JP S6218750 A JPS6218750 A JP S6218750A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２つの主面を備えた半導体基板、ゲート電極
およびソース電極ををするＭＯＳＦＥＴを含む半導体装
置に関する。
〔従来の技術〕
半導体装置は一般に所定の温度までしか動作能力がない
。半導体装置の構成に応じて１３０〜１８０℃にある接
合温度値が上昇すると、半導体装置は阻止能力を失う。
その場合に、半導体装置を通る電流は、半導体装置が破
壊されるほど大きくなることがある。そのために、外部
温度が高いと、半導体装置はその定格電流以下で既に阻
止できない状態となる。この問題はｐｎ接合を有するす
べての半導体装置において生じ、したがってバイポーラ
半導体装置でもＩＣＦＥＴ構造でも生じる。
〔発明が解決しようとする問題点〕
本発明は、上記に鑑み、２つの主面を備えた半導体基板
、ゲート電極およびソース電極ををするＭＯＳＦＥＴを
含む半導体装置を、高い温度に対して許容できるように
保護することを目的とする。
〔問題点を解決するための手段〕
上記目的は、本発明によれば、２つの主面を備えた半導
体基板、ゲート電極およびソース電極を有するＭＯＳ　
Ｆ　ＥＴを含む半導体装置において、（ａｌ　　Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔの半導体基板の一方の主面上に、所定の
接合温度到達時に導通する半導体スイッチの半導体基板
が固定され、 山）両半導体基板は熱的に互いに結合され、（ｃ）　　
半導体スイッチの半導体基板は２つの主電極を有し、 ｆｄｌ　　主電極はゲート電極もしくはソース電極に接
続されている ことによって達成される。
〔作用〕
本発明によれば、か−る構成により、ＭＯＳＦＥＴが過
負荷または高い周囲温度によって加熱されると、これに
熱的に結合した半導体スイッチが導通してＭＯＳ　Ｆ　
ＥＴのゲート・ソース間の静電容量を短絡して放電させ
、ＭＯＳ　Ｆ　ＥＴを阻止させる。これによって、ＭＯ
Ｓ　Ｆ　ＥＴを高い温度から保護することができる。
〔実施例〕
以下、第１図および第２図を参照しながら本発明を実施
例について更に詳細に説明する。
第１図は簡単な実施例の断面を示し、第２図は第１図に
よる装置に比べて改良された特性を存する半導体スイッ
チの特に集積可能な簡単な回路装置を示す。
第１図による半導体装置は１つのＭＯＳＦＥＴを有し、
このＭＯＳ　Ｆ　ＥＴの半導体基板１が簡単に示されて
いる。半導体基板ｌの主面の一方はドレイン電極りと接
続されている。他方の主面にはソース電極Ｓおよびゲー
ト電極Ｇがおかれている。
ソース電極およびゲート電極が設けられているのと同じ
主面上に半導体スイッチがあり、この半導体スイッチの
基板は５で示されている。この半導体スイッチは図示の
ように簡単な場合には横方向に形成されたサイリスタで
あってよい。これは中間ゾーン６からなり、この中間ゾ
ーンの内部にアノード側エミッタゾーン９およびカソー
ド側ベースゾーン７が平坦に形成されている。ベースゾ
ーン７内部にはカソード側エミッタゾーン８が平坦に形
成されている。ゾーン８．９は、カソード端子にもしく
はアノード端子Ａをなす電極１０もしくは１１を備えて
いる。電極１０．１１は電気的にソース電極Ｓもしくは
ゲート電極Ｇと接続されている。
サイリスタはＭＯＳＦＥＴの基板１に対して電気的に絶
縁されていることが望ましい、このために、例えば窒化
シリコンＳｉ３Ｎ４からなる薄い絶縁層３が用いられる
。サイリスタは、この絶縁層３上に薄い接着層４によっ
て固定することができる０層３および４は、サイリスタ
がＭＯＳＦＥＴの基板１と良好に熱接触するように薄く
、例えば０．５μｍもしくは５〜１０μｍの厚みにされ
ている。
ＭＯＳ　Ｆ　ＥＴが電極Ｓ、Ｄ間への電圧印加により通
電されると、ＭＯＳＦＥＴの半導体基板１が加熱され、
それにともなってサイリスタの基板５も熱せられる。そ
の際にＭＯＳＦＥＴのゲート・ソース間電圧はサイリス
タのアノード・カソード間電圧を形成する。ＭＯＳＦＥ
Ｔの内部温度が過負荷または高い周囲温度により上昇す
ると、横方向サイリスタ５の温度も同様に上昇する。そ
れにより、サイリスタの阻止電流はサイリスタが点弧す
るまで上昇する。サイリスタがアノードＡとカソードに
との間で低抵抗の電流路を形成する結果、ＭＯＳＦＥＴ
のソース電極Ｓとゲート電極Ｇとの間の電圧は殆ど崩壊
する。その場合にサイリスタの導通抵抗はオン状態でＭ
ＯＳＦＥＴの動作電圧Ｕ〒よりも小さくなければならな
い、その場合にＭＯＳ　Ｆ　ＥＴのゲート・ソース間静
電容量ｃｅｓは放電させられ、ＭＯＳＦＥＴがターンオ
フされる。
サイリスタが点弧する温度は、与えられた寸法および不
純物量において、例えばカソード側エミッタ８とカソー
ド側ベースゾーン７との間のバイパス部１２によって調
整できる。サイリスタは例えば次の不純物量を有する。
ゾーン８．　９・−・−１０重１〜ＩＱ２０原子Ａｓｃ
ｍ−”ゾーン７・・・・・・・・・・・・１０１７〜１
０１１ＪＪｉｊ子Ｂｃｓ−”ゾーン８・・・・・・・・
・・・・１０１４〜１０１′原子Ｐ　　ｃｓ−”半導体
装置が回路に高いｄｖ／ｄｔ負担で使用される場合に、
その負担によりサイリスタがＭＯＳＦＥＴにとって臨界
温度に達していないのに既に点弧されることが起こり得
る。サイリスタのｄｖ／ｄｔ特性は、よく知られている
ように、バイパス部１２の拡大によって改善される。し
かし、それにともなって、上昇する温度に対するサイリ
スタの感度が低下する。したがって、半導体スイッチの
ために第２図に示されている装置を選ぶことは当を得た
ことである。これは良好な温度感度をもって、ｄｖ／ｄ
ｔ負担に対する不感応性を保婁正する。
第１図に使用されるサイリスタ５が第２図に概略的に示
されている。第１図におけると同じものまたは機能的に
同じ部分には同じ符号を付しである。ｄｖ／ｄｔ耐量を
高めるために、ゾーン７゜８間には抵抗１４が配置され
ており、この抵抗は電気的に第１図によるバイパス部１
２に対応する。
ゾーン６．７間にはトランジスタ１５のベース・コレク
タ区間が接続されている。トランジスタ１５のベースは
エンハンスメント形のＭＯＳ　Ｆ　Ｅ７１６のドレイン
・ソース区間を介してサイリスタのカソードにと接続さ
れている。ＭＯ５ＦＥＴＩ６のゲートは一方ではコンデ
ンサ１７を介してサイリスタのアノード側内部ゾーン６
に接続され、他方では定電流回路１８を介してサイリス
タのカソードＫに接続されている。更にホトトランジス
タ１５０ベース・エミッタ間には、エミッタ・コレクタ
間阻止電圧を高めるのに役立つ抵抗１９を接続するとよ
い。
サイリスタがその両端子Ａ、Ｋを介してＦＥＴ１のゲー
ト・ソース電圧を印加される場合に、ゾーン９，６、コ
ンデンサ１７、定電流回路１８を通して一定の電流がサ
イリスタのカソードへ流れる。この電流はＭＯ３ＦＥ７
１６をオンさせるに十分でない。
ＭＯＳＦＥＴの温度が上昇すると、サイリスタ５、トラ
ンジスタ１５および特に集積化された回路の他の部分の
温度も上昇する。しかし、抵抗ｌ４が強いバイパス路を
形成するために、サイリスタ５は自らターンオンし得な
い。これに対してトランジスタ１５の電流は温度上昇に
ともなって強く増大し、今やアノードＡ１ゾーン９．６
からの電流はトランジスタ１５のコレクタ・エミッタ区
間、ゾーン７．８を通ってカソードにへ流れる。
ＭＯＳ　Ｆ　ＥＴにとって臨界的な温度に達したとき、
この電流はサイリスタ５を点弧するに十分となり、サイ
リスタはターンオンされ、ＭＯＳ　Ｆ　ＥＴのゲート・
ソース間静電容量ＣＧＳを短絡する。
これに対して、ＭＯＳＦＥＴにとって臨界的でない温度
においては、端子Ａ、にの間に急傾斜の電圧エツジが生
じるので、急上昇する電流がコンデンサ１７を通してＭ
ＯＳＦＥＴ１６のゲートに流れる。というのは定電流回
路１８を通る電流は一定のままであるからである。ＭＯ
ＳＦＥＴ１６がターンオンされ、ホトトランジスタ１５
のペース電流を側路する。したがって、ホトトランジス
タ１５を不導通状態に制御してサイリスタ５を阻止状態
に保つことができる。
第２図による装置全体は１×１〜ｌＸ２ｗｍの面積の一
つのチップ上に集積化することができる。
第２図による集積回路の更に詳しい説明は、別の用途の
ための集積回路が記載されている西独特許出願公開第３
，３４４，４３５号明細書を参照されたい。
サイリスタについて、この場合にも、第１図に関係して
述べたように、サイリスタの順方向電圧降下がＭＯＳＦ
ＥＴの動作電圧ＵＴよりも小さくなければならない。数
ボルトという大きさの高い動作電圧を有するＭＯＳＦＥ
Ｔの場合については、半導体スイッチとしてサイリスタ
の代わりにバイポーラトランジスタを使用しても十分で
ある。
〔効果〕
以上のように、本発明によれば、ＭＯＳＦＥＴが過負荷
または高い周囲温度によって加熱されると、これに熱的
に結合した半導体スイッチが導通してＭＯＳＦＥＴのゲ
ート・ソース間の静電容量を短絡して放電させてＭＯＳ
ＦＥＴを阻止させることによって、ＭＯＳ　Ｆ　ＥＴを
高い温度から保護することができる。
【図面の簡単な説明】
第１図は簡単な実施例を示す断面図、第２図は第１図に
よる装置に比べて改良された特性を有する半導体スイッ
チの特に集積可能な簡単な回路装置を示す回路図である
。 １・・・ＭＯＳ　Ｆ　ＥＴの基板、　３・・・絶縁層、
　４・・・接着層、　５・・・半導体スイッチの基板、
　６・・・中間ゾーン、　７・・・カソード側ベースゾ
ーン、８・・・カソード側エミッタゾーン、　　９・・
・アノード側エミッタゾーン、　　１０．１１・・・電
極、　　１２・・・バイパス部、　１４・・・抵抗（バ
イパス部）、１５・・・トランジスタ、　　１６・・・
ＭＯＳＦＥＴ。 １７・・・コンデンサ、　　１８・・・定電流回路。 ＩＧＩ

Claims (1)

  1. 【特許請求の範囲】 １）２つの主面を備えた半導体基板、ゲート電極および
    ソース電極を有するＭＯＳＦＥＴを含む半導体装置にお
    いて、 （ａ）前記ＭＯＳＦＥＴの半導体基板（１）の一方の主
    面上に、所定の接合温度到達時に導通する半導体スイッ
    チの半導体基板（５）が固定され、 （ｂ）両半導体基板（１、５）は熱的に互いに接続され
    、 （ｃ）前記半導体スイッチの半導体基板（５）は２つの
    主電極（１０、１１）を有し、 （ｄ）前記主電極はゲート電極（Ｇ）もしくはソース電
    極（Ｓ）に接続されていることを特徴とする半導体装置
    。 ２）両半導体基板（１、５）は電気的に互いに絶縁され
    ていることを特徴とする特許請求の範囲第１項に記載の
    半導体装置。 ３）半導体スイッチは横方向に形成されたサイリスタで
    あることを特徴とする特許請求の範囲第１項に記載の半
    導体装置。 ４）サイリスタは少なくともその内部ゾーン（７）とこ
    れに境を接する外部ゾーン（８）との間にバイパス路（
    １２、１４）を有することを特徴とする特許請求の範囲
    第１項に記載の半導体装置。 ５）エミッタ・コレクタ区間がサイリスタの内部ゾーン
    （６、７）に接続されているトランジスタ（１５）が設
    けられ、そのトランジスタのベースはエンハンスメント
    形のＭＯＳＦＥＴ（１６）のソース・ドレイン区間を介
    してサイリスタのカソード（Ｋ）と接続され、前記ＭＯ
    ＳＦＥＴ（１６）のゲートは一方ではコンデンサ（１７
    ）を介してサイリスタのアノード側内部ゾーン（６）と
    接続され、他方では定電流回路（１８）を介してサイリ
    スタのカソードと接続されていることを特徴とする特許
    請求の範囲第４項に記載の半導体装置。 ６）半導体スイッチはバイポーラトランジスタであるこ
    とを特徴とする特許請求の範囲第１項または第２項に記
    載の半導体装置。 ７）半導体スイッチの順方向電圧降下はＭＯＳＦＥＴの
    動作電圧よりも小さいことを特徴とする特許請求の範囲
    第１項ないし第６項のいずれか１項に記載の半導体装置
    。
JP15775886A 1985-07-09 1986-07-04 半導体装置 Expired - Fee Related JPH0752771B2 (ja)

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DE3524517 1985-07-09
DE3524517.4 1985-07-09

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Publication Number Publication Date
JPS6218750A true JPS6218750A (ja) 1987-01-27
JPH0752771B2 JPH0752771B2 (ja) 1995-06-05

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EP (1) EP0208970B1 (ja)
JP (1) JPH0752771B2 (ja)
DE (1) DE3671581D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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