JPH05218311A - 一体型オン・ステート電圧検出構造を有する高出力半導体デバイス - Google Patents

一体型オン・ステート電圧検出構造を有する高出力半導体デバイス

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JPH05218311A
JPH05218311A JP4303183A JP30318392A JPH05218311A JP H05218311 A JPH05218311 A JP H05218311A JP 4303183 A JP4303183 A JP 4303183A JP 30318392 A JP30318392 A JP 30318392A JP H05218311 A JPH05218311 A JP H05218311A
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electrode
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drift region
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JP4303183A
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Lowell Clark
ロウエル・クラーク
Robert B Davies
ロバート・ブルース・デイビス
David F Mietus
デビッド・フランシス・ミータス
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Original Assignee
Motorola Inc
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Abstract

(57)【要約】 【目的】 本発明は、過剰のオン・ステ−ト電圧状態を
検出し、スイッチの電流または電圧スイッチング能力を
制限しない高出力半導体スイッチを提供することを目的
とする。 【構成】 パワ−・スイッチ(12)と、半導体ドリフ
ト領域(11)の上部表面内に形成される飽和検出ダイ
オ−ド(13)とを有する半導体デバイスが提供され
る。飽和検出ダイオ−ド(13)およびパワ−・スイッ
チ(12)は、ドリフト領域(11)によって電気的に
結合される。ドリフト領域(11)のポテンシャルが所
定の電圧以下であるとき、検出ダイオ−ド(13)に印
加される外部信号は、検出ダイオ−ド(13)を順方向
にバイアスする。ドリフト領域(11)のポテンシャル
が所定の電圧以上であるとき、検出ダイオ−ド(13)
は逆方向にバイアスされる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は一般に半導体スイッチに
関し、特に一体型オン・ステ−ト電圧検出能力を有する
半導体スイッチに関する。
【0002】
【従来の技術】MOSFETs,バイポ−ラ・トランジ
スタおよび絶縁ゲ−ト・バイポ−ラ・トランジスタ(I
GBTs)を含むパワ−・トランジスタは、高出力負荷
をスイッチングするデバイスとしてよく知られている。
高出力スイッチは、2つの電流が流れる電極と制御電極
を有し、その性質上大電流,高電圧またはその両方を制
御することが可能である。パワ−・スイッチは大電流お
よび高電圧に委ねられるので、半導体スイッチの永久的
な損傷となるオ−バ−ヒ−トの危険性が常に存在する。
【0003】デバイスがオフのとき、ハイ・パワ−・ス
イッチは高電圧に耐えなければならず、デバイスがオン
のときは大電流に耐える必要がある。パワ−・スイッチ
がオフのとき、電流が流れる電極間にはほとんど電流は
流れず、その結果、電極間にかかる大きな電圧はデバイ
ス内で電力をほとんど消費しない。パワ−・スイッチが
オンのとき、電極間にかかる電圧は通常極めて小さく、
その結果大きいけれども制御しやすい電力消費と共に大
電流が電極を通じて流れる。
【0004】電力制御回路,電力制御モジュ−ルおよひ
゛パワ−半導体デバイスの設計者は、パワ−・スイッチ
の保護に関しても考慮する必要がある。多くの個別素子
または集積回路を用いる制御回路は、危険な状態を検出
し、そのパワ−・スイッチをオフし、消費電力を制限す
るためにしばしば用いられる。これらの制御回路は、そ
のパワ−・スイッチの近くに配置された温度センサと共
にデバイスの温度を監視し、またはそのデバイスを通じ
て流れる電流を監視する。温度センサ回路に関する1つ
の問題は、危険な状態に対してゆっくりと反応すること
である。これは、熱的信号が電気的信号よりも非常に遅
く伝達されるためである。また、温度検出回路は精密か
つ高価なパッキングを必要とし、パワ−・スイッチに十
分接近させて温度センサを配置する必要がある。
【0005】電流検出回路は、電力消費を効率的に制限
することが可能であるが、パワ−・スイッチ能力に多く
の犠牲を払うことになる。過剰のオン・ステ−ト電圧が
電極に同時に生ずるときにのみ大電流は通常危険にな
る。電流検出および制限回路は、半導体スイッチを過剰
のオン・ステ−ト電圧状態での動作から保護しないが、
そのかわりデバイスが高いオン・ステ−ト電圧領域に入
るときにのみダメ−ジを与える大電流からは保護する。
従って電流検出回路は、パワ−・スイッチそのものを保
護するよりもパワ−・スイッチによって駆動される外部
素子に対するダメ−ジから保護するにはより有効なもの
である。
【0006】
【発明が解決しようとする課題】従って、過剰のオン・
ステ−ト電圧状態を検出し、スイッチの電流または電圧
スイッチング能力を制限しない高出力半導体スイッチが
望まれている。
【0007】
【課題を解決するための手段】本発明は、パワ−・トラ
ンジスタと、半導体ドリフト領域の上部表面内に形成さ
れるオン・ステ−ト電圧検出ダイオ−ドとを有するパワ
−・スイッチを形成することによって達成される。オン
・ステ−ト電圧検出ダイオ−ドおよびパワ−・トランジ
スタは、ドリフト領域によって電気的に結合される。ド
リフト領域のポテンシャルが所定の電圧以下であると
き、検出ダイオ−ドに印加する外部信号は、その検出ダ
イオ−ドを順方向にパイアスする。ドリフト領域のポテ
ンシャルが所定の電圧以上であるときは、その検出ダイ
オ−ドは逆方向にバイアスされる。
【0008】本説明において、「オン・ステ−ト電圧
(on−state voltage)」という文言
は、パワ−・スイッチがタ−ン・オンまたは導通すると
きのパワ−・スイッチの電極間に生じる電圧をいうもの
とする。
【0009】
【実施例】図1は、本発明の一実施例の断面図を示す。
パワ−MOSFETまたはIGBT構造が用いられてい
るが、本発明はパワ−・バイポ−ラ・トランジスタ,接
合電界効果トランジスタ等に応用することも可能である
ことに留意されたい。好適実施例ではシリコン・デバイ
スが描かれているけれども、ガリウム砒素のような化合
物半導体を含む他の半導体材料で実施することも可能で
ある。好適実施例において示される特定のデバイス特性
の相対的なサイズ,形状および寸法を、本発明の精神か
ら逸脱することなく変更することも可能である。
【0010】パワ−・スイッチ12,検出ダイオ−ド1
3,および高電圧FET14を含む本発明の多くの構成
要素は、半導体ドリフト領域11の上部表面内に形成さ
れる。ドリフト領域11は比較的低能度にド−プされた
半導体材料から構成され、そのドリフト領域は半導体基
板または半導体基板上のエピタキシャル層であってもよ
い。ドレイン16はドリフト領域11と電気的に結合す
る高導電性領域である。ドレイン16は、図示されてい
るようにドリフト領域の下側表面上に通常は形成され
る。また、ドレイン16は横型パワ−・デバイスを提供
するため上部表面上に形成することも可能である。簡単
のため、ドレイン16は単一の層として描かれている
が、半導体の技術分野で周知のとおり、ドレイン16は
1つ又は複数の高導電性材料の層から形成することが可
能である。その高導電性材料には、高濃度にド−プした
半導体基板が含まれる。本実施例では半導体基板はドレ
イン16として用いられているが、n形,p形または両
方の導電性を有するようにド−プされた領域であること
も可能である。
【0011】半導体スイッチ12は、パワ−MOSFE
T,IGBTのような絶縁ゲ−ト・トランジスタとして
描かれている。第1ゲ−ト酸化物21は、ドリフト領域
11の上部表面上に形成され、通常は約0.03から0
・15マイクロメ−トルの厚さでドリフト領域11の上
部表面を熱酸化することによって形成される。第1ゲ−
ト電極22はゲ−ト酸化物21を被覆して形成され、ド
−プされたポリシリコンのような導電性材料から成る。
第1ゲ−ト電極22および第1ゲ−ト酸化物21は、ド
リフト領域11の一部分を露出させるフォトリソグラフ
によってパタ−ニングされる。
【0012】第1ゲ−ト電極22をマスクとして使用
し、ドリフト領域11の露出した部分内にド−ピング原
子を堆積することによって、ベ−ス領域17は形成され
る。そのド−ピング原子は、熱的に再分配(redis
tributed)し又はアニ−ルし、ドリフト領域1
1とは反対の導電性を有するベ−ス領域17を提供す
る。ベ−ス領域17の側境界(lateral bou
ndary)は、第1ゲ−ト酸化物21および第1ゲ−
ト電極22の直下にある。同様に、第1ゲ−ト電極22
をマスクとして使用し、ド−ピング原子をベ−ス領域1
7内に堆積することによって、ソ−ス領域18は形成さ
れる。ソ−スのド−ピング原子は、熱的に再分配し又は
アニ−ルして、ドリフト領域11と同じ導電性を有する
ソ−ス領域18を提供する。破線で示されている第1チ
ャネル19は、ベ−ス領域17の側境界およびソ−ス領
域18の側境界の間に限定される。ソ−ス電極23は、
アルミニウムのような導電性材料から成り、ソ−ス領域
18と電気的に結合する。ソ−ス電極23は、第1ゲ−
ト電極22を被覆する誘電体32によって第1ゲ−ト電
極22から絶縁される。
【0013】オン・ステ−ト電圧検出ダイオ−ド13
(以下ダイオ−ド13という)は、ドリフト領域11の
上部表面内に形成され、パワ−スイッチ12から隔てら
れている。ダイオ−ド13がドリフト領域11によって
パワ−・スイッチ12に結合するように、ダイオ−ド1
3は検出領域26およびドリフト領域11によって形成
される。検出領域26は、ドリフト領域11内にド−ピ
ング原子を堆積することによって形成される。そのド−
ピング原子は、熱的に再分配され又はアニ−ルされ、ド
リフト領域11とは反対の導電性を有する検出ダイオ−
ド26を提供する。検出電極28は、検出領域26と結
合し、ソ−ス電極23および第1ゲ−ト電極22とは電
気的に絶縁される。プロセスの工程およびコストを減少
させるため、ベ−ス領域17と同時に検出領域26を形
成することが望ましい。
【0014】NチャネルMOSFETスイッチ12で
は、ドリフト領域11はn形導電性であり、検出領域2
6はp形導電性である。検出領域26がドリフト領域1
1の上部表面ポテンシャルより高いポテンシャルである
とき、ダイオ−ド13は順方向にバイアスされる。検出
領域26のポテンシャルは、検出電極28に印加する外
部バイアスによって容易に制御することが可能である。
【0015】動作時にあっては、パワ−・スイッチ12
がオンであって低いオン・ステ−ト電圧を有するとき、
数ミリアンペアの順方向バイアス電流がダイオ−ド13
を通じて流れるように、検出電極28にバイアスが与え
られる。パワ−・スイッチ12がオンであって高いオン
・ステ−ト電圧になり始めると、ドリフト領域11の上
部の電圧は上昇し、ダイオ−ド13は逆バイアスにな
り、ダイオ−ド13を通じて流れる電流が消滅する。電
流におけるこの下降(drop)は、外部回路(図示さ
れてはいない)によって容易に検出することが可能であ
り、その後パワ−・スイッチ12を遮断することも可能
である。ダイオ−ド13と共に用いる外部回路について
は、本願発明の発明者達によって1991年11月4日
に出願されたシリアル番号07/787,165の米国
特許出願に開示されている。パワ−・スイッチ12がオ
フであるとき、ドリフト領域11のポテンシャルは上昇
し、ダイオ−ド13は逆バイアスされ、ダイオ−ド13
を通じては電流がほとんど流れなくなる。
【0016】低電圧デバイスでは問題は生じないが、検
出領域26は電極間に約100ボルト以上の耐圧性を要
求するデバイスにおいて問題が生ずる。検出領域26は
第2チャネル27によってベ−ス領域17から隔てられ
ている。パワ−・スイッチ12が逆バイアスされると
き、電極間に生じる逆バイアス・ポテンシャルは、ドリ
フト領域11とベ−ス領域17との間に形成されるPN
接合によってささえられる。適切な境界(termin
ation)を介して、その接合が十分に平坦であれ
ば、高い逆バイアス電圧を支えることが可能である。す
なわち、ドリフト領域11の上部表面のポテンシャルに
おける鋭い不連続性は、電圧ブロック能力を低下させ
る。検出領域26はソ−ス電極23に結合されないの
で、高電圧デバイスの降伏電圧(breakdown
voltage)を減少させる不連続性が生じうる。
【0017】この問題は、検出領域26を取り囲む高電
圧FET14を付加することによって解決される。第2
ゲ−ト酸化物29はチャネル27を被覆して形成され
る。好適実施例にあっては、第2ゲ−ト酸化物29は0
・3ないし0・5マイクロメ−トルの厚さの範囲内であ
る。第2ゲ−ト電極31は第2チャネル27上の第2ゲ
−ト酸化物29上に形成される。第2チャネル27は、
前述した第1チャネル19とは反対の導電性である。
【0018】ドリフト領域11のポテンシャルに対して
第2チャネル27内で反転層が形成されるように、第2
ゲ−ト電極31はソ−ス電極23と電気的に結合され
る。第2ゲ−ト酸化物29は比較的厚いので、高電圧F
ET14は10ないし50ボルトの範囲内のしきい電圧
を有し、ドリフト領域11上のポテンシャルがこのしき
い電圧を越えて増加した後にのみ、第2チャネル27は
導通するようになる。高電圧FET14のしきい電圧
は、好適には約30ボルト以上であって約80ボルト以
下である。第2チャネル27が導通するとき、検出領域
26はベ−ス17と電気的に結合される。ひとたびベ−
ス17と結合すれば、パワ−・スイッチ12の大きな電
圧制御(handling)能力によって、ダイオ−ド
13は作用を及ぼさなくなるであろう。
【0019】図2は、図1に示す実施例の簡略化された
等価回路である。図2において、図1に示す要素と同一
の要素は同じ参照番号で示される。同様に、図1に示す
要素に対応する等価回路のノ−ドは図1と同じ参照番号
であるが、明確にするためプライムを付している。
【0020】大電流は、ドレイン・ノ−ド16’からパ
ワ−・スイッチ12(MOSFETとして示されてい
る)を介して、ソ−ス・ノ−ド23’に流れる。パワ−
・スイッチ12を介して流れる電流は、第1ゲ−ト・ノ
−ド22’に印加される信号によって制御される。ダイ
オ−ド13は、ノ−ド11’でパワ−・スイッチ12に
結合する。ノ−ド11’はパワ−・スイッチ12の近く
に配置され、ドレイン電極16とドリフト領域11の上
部表面との間を識別(distinguish)しやす
くする。ダイオ−ド13の他の側は、検出バイアス・ノ
−ド28’を形成する。検出バイアス・ノ−ド28’
は、高電圧FET14によってソ−ス・ノ−ド23’に
制御可能に結合される。高電圧FET14の第2ゲ−ト
・ノ−ド31’は、ソ−ス・ノ−ド23に電気的に短絡
される。
【0021】
【発明の効果】以上本発明によれば、一体型オン・ステ
−ト電圧検出器を有するパワ−・スイッチおよびその形
成方法が提供される。本発明によるオン・ステ−ト電圧
検出半導体スイッチを使用する方法は、電流が流れるノ
−ド16’,23’の間に電圧を印加する段階、および
パワ−・スイッチ12を介して電流を調整するために制
御ノ−ド22’に信号を印加する段階を含む。ドレイン
・ノ−ド16’が所定の電圧以下であるとき、検出バイ
アス・ノ−ド28’に印加するバイアスは、ダイオ−ド
13を順方向にバイアスする。第1電極が前述の所定の
電圧になるとき、ダイオ−ド13は逆方向にバイアスさ
れ、その結果ダイオ−ド13を通じる電流に急激な変化
が生じる。電流のこの急激な変化は、検出バイアス・ノ
−ド28で検出され、外部回路で利用され、ダメ−ジが
生じる前にパワ−・スイッチ12をオフにする。
【図面の簡単な説明】
【図1】本発明による半導体スイッチの断面図の概略で
ある。
【図2】図1に示す実施例の簡略化された等価回路であ
る。
【符号の説明】
11 半導体ドリフト領域 12 半導体パワ−・スイッチ 13 検出ダイオ−ド 14 高電圧FET 16 ドレイン 17 ベ−ス領域 18 ソ−ス領域 19 第1チャネル 21 第1ゲ−ト酸化物 22 第1ゲ−ト電極 23 ソ−ス電極 26 検出領域 27 第2チャネル 28 検出電極 29 第2ゲ−ト酸化物 31 第2ゲ−ト電極 32 誘電体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・フランシス・ミータス アメリカ合衆国アリゾナ州テンピ、ナンバ ー1056、サウス・マックリントック3501

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 一体型オン・ステ−ト電圧検出構造を有
    する高出力半導体デバイスであって:上部と下部を有す
    る第1導電性の半導体ドリフト領域(11);前記ドリ
    フト領域(11)の前記上部内に形成される前記第2導
    電性のベ−ス領域(17);前記ベ−ス領域(17)内
    に形成される前記第1導電性のソ−ス領域(18)であ
    って、第1チャネル(19)は前記ソ−ス領域(18)
    の側境界と前記ベ−ス領域(17)の側境界との間で限
    定されるソ−ス領域(18);前記第1チャネル(1
    9)を被覆する第1ゲ−ト誘電体(21);前記第1ゲ
    −ト誘電体(21)を前記第1チャネル(19)上で被
    覆する第1ゲ−ト電極(22);前記ソ−ス領域(1
    8)と結合し、前記第1ゲ−ト電極(22)とは電気的
    に絶縁されるソ−ス電極(23);前記ドリフト領域
    (11)の上部内に形成され、第2チャネル(27)に
    よって前記ベ−ス領域(17)から分離される前記第2
    導電性の検出領域(26)であって、前記検出領域(2
    6)は前記ドリフト領域(11)と共に検出ダイオ−ド
    (13)を形成する検出領域(26);および前記検出
    領域(26)と結合する検出電極(28)であって、前
    記検出電極(28)は前記ソ−ス電極(23)および前
    記ゲ−ト電極(22)から電気的に絶縁される検出電極
    (28);から構成されることを特徴とする高出力半導
    体デバイス。
  2. 【請求項2】 前記第2チャネル(27)を被覆する第
    2ゲ−ト酸化物(29);および前記第2ゲ−ト酸化物
    (29)を前記第2チャネル(27)上で被覆する第2
    ゲ−ト電極(31)であって、前記第2チャネル(2
    7)は前記第1チャネル(19)とは反対の導電性であ
    る第2ゲ−ト酸化物(29);から構成されることを更
    なる特徴とする、請求項1記載の一体型オン・ステ−ト
    電圧検出を有する高出力半導体デバイス。
  3. 【請求項3】 上部表面を有する第1導電性の半導体ド
    リフト領域(11);前記上部表面内に形成されるパワ
    −・トランジスタ(12);前記上部表面内に形成さ
    れ、チャネル領域(27)によって前記パワ−・トラン
    ジスタから分離される飽和検出ダイオ−ド(13)であ
    って、前記飽和検出ダイオ−ド(13)および前記パワ
    −・トランジスタ(12)は前記ドリフト領域(11)
    によって電気的に結合する飽和検出ダイオ−ド(1
    3);および前記飽和検出ダイオ−ド(13)に結合す
    る飽和検出電極(28);から構成されることを特徴と
    する一体型オン・ステ−ト電圧検出を有する高出力半導
    体デバイス。
  4. 【請求項4】 一体型オン・ステ−ト電圧検出構造を有
    する高出力半導体デバイスを形成する方法であって、 上部表面を有する第1導電性の半導体ドリフト領域(1
    1)を準備する段階;前記上部表面上に第1ゲ−ト酸化
    物(21)を形成する段階;前記第1ゲ−ト酸化物(2
    1)を被覆する第1ゲ−ト電極(22)を形成する段
    階;前記第1ゲ−ト電極(22)および第1ゲ−ト酸化
    物(21)をパタ−ニングし、前記ドリフト領域(1
    1)の前記上部表面の一部分を露出させる段階;前記ド
    リフト領域(11)の前記上部表面内に第2導電性のベ
    −ス領域(17)を形成する段階であって、前記ベース
    領域(17)は前記第1ゲ−ト電極(22)直下に側境
    界を有する前記ベ−ス領域(17)を形成する段階;前
    記ドリフト領域(11)の上部表面内に前記第2導電性
    の検出領域(26)を形成し、前記ベ−ス領域(17)
    の側境界から隔てる段階;前記ベ−ス領域(17)内部
    に前記第1導電性のソ−ス領域(18)を形成する段階
    であって、第1チャネル(19)は前記ソ−ス領域(1
    8)の側境界と前記ベ−ス領域(18)の側境界との間
    で限定されるソ−ス領域(18)を形成する段階;絶縁
    材料(32)で前記第1ゲ−トを被覆する段階;前記ソ
    −ス領域(18)に結合するソ−ス電極(23)を形成
    する段階;および前記検出領域(26)に結合し、前記
    ソ−ス電極(23)からは電気的に絶縁される検出電極
    (28)を形成する段階;から構成されることを特徴と
    する高出力半導体デバイスを形成する方法。
JP4303183A 1991-11-04 1992-10-16 一体型オン・ステート電圧検出構造を有する高出力半導体デバイス Pending JPH05218311A (ja)

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