JPH05218311A - 一体型オン・ステート電圧検出構造を有する高出力半導体デバイス - Google Patents

一体型オン・ステート電圧検出構造を有する高出力半導体デバイス

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JPH05218311A
JPH05218311A JP4303183A JP30318392A JPH05218311A JP H05218311 A JPH05218311 A JP H05218311A JP 4303183 A JP4303183 A JP 4303183A JP 30318392 A JP30318392 A JP 30318392A JP H05218311 A JPH05218311 A JP H05218311A
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drift region
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Lowell Clark
ロウエル・クラーク
Robert B Davies
ロバート・ブルース・デイビス
David F Mietus
デビッド・フランシス・ミータス
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Motorola Inc
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Abstract

(57)【要約】 【目的】 本発明は、過剰のオン・ステ−ト電圧状態を
検出し、スイッチの電流または電圧スイッチング能力を
制限しない高出力半導体スイッチを提供することを目的
とする。 【構成】 パワ−・スイッチ（１２）と、半導体ドリフ
ト領域（１１）の上部表面内に形成される飽和検出ダイ
オ−ド（１３）とを有する半導体デバイスが提供され
る。飽和検出ダイオ−ド（１３）およびパワ−・スイッ
チ（１２）は、ドリフト領域（１１）によって電気的に
結合される。ドリフト領域（１１）のポテンシャルが所
定の電圧以下であるとき、検出ダイオ−ド（１３）に印
加される外部信号は、検出ダイオ−ド（１３）を順方向
にバイアスする。ドリフト領域（１１）のポテンシャル
が所定の電圧以上であるとき、検出ダイオ−ド（１３）
は逆方向にバイアスされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体スイッチに
関し、特に一体型オン・ステ−ト電圧検出能力を有する
半導体スイッチに関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴｓ，バイポ−ラ・トランジ
スタおよび絶縁ゲ−ト・バイポ−ラ・トランジスタ（Ｉ
ＧＢＴｓ）を含むパワ−・トランジスタは、高出力負荷
をスイッチングするデバイスとしてよく知られている。
高出力スイッチは、２つの電流が流れる電極と制御電極
を有し、その性質上大電流，高電圧またはその両方を制
御することが可能である。パワ−・スイッチは大電流お
よび高電圧に委ねられるので、半導体スイッチの永久的
な損傷となるオ−バ−ヒ−トの危険性が常に存在する。
【０００３】デバイスがオフのとき、ハイ・パワ−・ス
イッチは高電圧に耐えなければならず、デバイスがオン
のときは大電流に耐える必要がある。パワ−・スイッチ
がオフのとき、電流が流れる電極間にはほとんど電流は
流れず、その結果、電極間にかかる大きな電圧はデバイ
ス内で電力をほとんど消費しない。パワ−・スイッチが
オンのとき、電極間にかかる電圧は通常極めて小さく、
その結果大きいけれども制御しやすい電力消費と共に大
電流が電極を通じて流れる。
【０００４】電力制御回路，電力制御モジュ−ルおよひ
゛パワ−半導体デバイスの設計者は、パワ−・スイッチ
の保護に関しても考慮する必要がある。多くの個別素子
または集積回路を用いる制御回路は、危険な状態を検出
し、そのパワ−・スイッチをオフし、消費電力を制限す
るためにしばしば用いられる。これらの制御回路は、そ
のパワ−・スイッチの近くに配置された温度センサと共
にデバイスの温度を監視し、またはそのデバイスを通じ
て流れる電流を監視する。温度センサ回路に関する１つ
の問題は、危険な状態に対してゆっくりと反応すること
である。これは、熱的信号が電気的信号よりも非常に遅
く伝達されるためである。また、温度検出回路は精密か
つ高価なパッキングを必要とし、パワ−・スイッチに十
分接近させて温度センサを配置する必要がある。
【０００５】電流検出回路は、電力消費を効率的に制限
することが可能であるが、パワ−・スイッチ能力に多く
の犠牲を払うことになる。過剰のオン・ステ−ト電圧が
電極に同時に生ずるときにのみ大電流は通常危険にな
る。電流検出および制限回路は、半導体スイッチを過剰
のオン・ステ−ト電圧状態での動作から保護しないが、
そのかわりデバイスが高いオン・ステ−ト電圧領域に入
るときにのみダメ−ジを与える大電流からは保護する。
従って電流検出回路は、パワ−・スイッチそのものを保
護するよりもパワ−・スイッチによって駆動される外部
素子に対するダメ−ジから保護するにはより有効なもの
である。
【０００６】
【発明が解決しようとする課題】従って、過剰のオン・
ステ−ト電圧状態を検出し、スイッチの電流または電圧
スイッチング能力を制限しない高出力半導体スイッチが
望まれている。
【０００７】
【課題を解決するための手段】本発明は、パワ−・トラ
ンジスタと、半導体ドリフト領域の上部表面内に形成さ
れるオン・ステ−ト電圧検出ダイオ−ドとを有するパワ
−・スイッチを形成することによって達成される。オン
・ステ−ト電圧検出ダイオ−ドおよびパワ−・トランジ
スタは、ドリフト領域によって電気的に結合される。ド
リフト領域のポテンシャルが所定の電圧以下であると
き、検出ダイオ−ドに印加する外部信号は、その検出ダ
イオ−ドを順方向にパイアスする。ドリフト領域のポテ
ンシャルが所定の電圧以上であるときは、その検出ダイ
オ−ドは逆方向にバイアスされる。
【０００８】本説明において、「オン・ステ−ト電圧
（ｏｎ−ｓｔａｔｅ ｖｏｌｔａｇｅ）」という文言
は、パワ−・スイッチがタ−ン・オンまたは導通すると
きのパワ−・スイッチの電極間に生じる電圧をいうもの
とする。
【０００９】
【実施例】図１は、本発明の一実施例の断面図を示す。
パワ−ＭＯＳＦＥＴまたはＩＧＢＴ構造が用いられてい
るが、本発明はパワ−・バイポ−ラ・トランジスタ，接
合電界効果トランジスタ等に応用することも可能である
ことに留意されたい。好適実施例ではシリコン・デバイ
スが描かれているけれども、ガリウム砒素のような化合
物半導体を含む他の半導体材料で実施することも可能で
ある。好適実施例において示される特定のデバイス特性
の相対的なサイズ，形状および寸法を、本発明の精神か
ら逸脱することなく変更することも可能である。
【００１０】パワ−・スイッチ１２，検出ダイオ−ド１
３，および高電圧ＦＥＴ１４を含む本発明の多くの構成
要素は、半導体ドリフト領域１１の上部表面内に形成さ
れる。ドリフト領域１１は比較的低能度にド−プされた
半導体材料から構成され、そのドリフト領域は半導体基
板または半導体基板上のエピタキシャル層であってもよ
い。ドレイン１６はドリフト領域１１と電気的に結合す
る高導電性領域である。ドレイン１６は、図示されてい
るようにドリフト領域の下側表面上に通常は形成され
る。また、ドレイン１６は横型パワ−・デバイスを提供
するため上部表面上に形成することも可能である。簡単
のため、ドレイン１６は単一の層として描かれている
が、半導体の技術分野で周知のとおり、ドレイン１６は
１つ又は複数の高導電性材料の層から形成することが可
能である。その高導電性材料には、高濃度にド−プした
半導体基板が含まれる。本実施例では半導体基板はドレ
イン１６として用いられているが、ｎ形，ｐ形または両
方の導電性を有するようにド−プされた領域であること
も可能である。
【００１１】半導体スイッチ１２は、パワ−ＭＯＳＦＥ
Ｔ，ＩＧＢＴのような絶縁ゲ−ト・トランジスタとして
描かれている。第１ゲ−ト酸化物２１は、ドリフト領域
１１の上部表面上に形成され、通常は約０．０３から０
・１５マイクロメ−トルの厚さでドリフト領域１１の上
部表面を熱酸化することによって形成される。第１ゲ−
ト電極２２はゲ−ト酸化物２１を被覆して形成され、ド
−プされたポリシリコンのような導電性材料から成る。
第１ゲ−ト電極２２および第１ゲ−ト酸化物２１は、ド
リフト領域１１の一部分を露出させるフォトリソグラフ
によってパタ−ニングされる。
【００１２】第１ゲ−ト電極２２をマスクとして使用
し、ドリフト領域１１の露出した部分内にド−ピング原
子を堆積することによって、ベ−ス領域１７は形成され
る。そのド−ピング原子は、熱的に再分配（ｒｅｄｉｓ
ｔｒｉｂｕｔｅｄ）し又はアニ−ルし、ドリフト領域１
１とは反対の導電性を有するベ−ス領域１７を提供す
る。ベ−ス領域１７の側境界（ｌａｔｅｒａｌ ｂｏｕ
ｎｄａｒｙ）は、第１ゲ−ト酸化物２１および第１ゲ−
ト電極２２の直下にある。同様に、第１ゲ−ト電極２２
をマスクとして使用し、ド−ピング原子をベ−ス領域１
７内に堆積することによって、ソ−ス領域１８は形成さ
れる。ソ−スのド−ピング原子は、熱的に再分配し又は
アニ−ルして、ドリフト領域１１と同じ導電性を有する
ソ−ス領域１８を提供する。破線で示されている第１チ
ャネル１９は、ベ−ス領域１７の側境界およびソ−ス領
域１８の側境界の間に限定される。ソ−ス電極２３は、
アルミニウムのような導電性材料から成り、ソ−ス領域
１８と電気的に結合する。ソ−ス電極２３は、第１ゲ−
ト電極２２を被覆する誘電体３２によって第１ゲ−ト電
極２２から絶縁される。
【００１３】オン・ステ−ト電圧検出ダイオ−ド１３
（以下ダイオ−ド１３という）は、ドリフト領域１１の
上部表面内に形成され、パワ−スイッチ１２から隔てら
れている。ダイオ−ド１３がドリフト領域１１によって
パワ−・スイッチ１２に結合するように、ダイオ−ド１
３は検出領域２６およびドリフト領域１１によって形成
される。検出領域２６は、ドリフト領域１１内にド−ピ
ング原子を堆積することによって形成される。そのド−
ピング原子は、熱的に再分配され又はアニ−ルされ、ド
リフト領域１１とは反対の導電性を有する検出ダイオ−
ド２６を提供する。検出電極２８は、検出領域２６と結
合し、ソ−ス電極２３および第１ゲ−ト電極２２とは電
気的に絶縁される。プロセスの工程およびコストを減少
させるため、ベ−ス領域１７と同時に検出領域２６を形
成することが望ましい。
【００１４】ＮチャネルＭＯＳＦＥＴスイッチ１２で
は、ドリフト領域１１はｎ形導電性であり、検出領域２
６はｐ形導電性である。検出領域２６がドリフト領域１
１の上部表面ポテンシャルより高いポテンシャルである
とき、ダイオ−ド１３は順方向にバイアスされる。検出
領域２６のポテンシャルは、検出電極２８に印加する外
部バイアスによって容易に制御することが可能である。
【００１５】動作時にあっては、パワ−・スイッチ１２
がオンであって低いオン・ステ−ト電圧を有するとき、
数ミリアンペアの順方向バイアス電流がダイオ−ド１３
を通じて流れるように、検出電極２８にバイアスが与え
られる。パワ−・スイッチ１２がオンであって高いオン
・ステ−ト電圧になり始めると、ドリフト領域１１の上
部の電圧は上昇し、ダイオ−ド１３は逆バイアスにな
り、ダイオ−ド１３を通じて流れる電流が消滅する。電
流におけるこの下降（ｄｒｏｐ）は、外部回路（図示さ
れてはいない）によって容易に検出することが可能であ
り、その後パワ−・スイッチ１２を遮断することも可能
である。ダイオ−ド１３と共に用いる外部回路について
は、本願発明の発明者達によって１９９１年１１月４日
に出願されたシリアル番号０７／７８７，１６５の米国
特許出願に開示されている。パワ−・スイッチ１２がオ
フであるとき、ドリフト領域１１のポテンシャルは上昇
し、ダイオ−ド１３は逆バイアスされ、ダイオ−ド１３
を通じては電流がほとんど流れなくなる。
【００１６】低電圧デバイスでは問題は生じないが、検
出領域２６は電極間に約１００ボルト以上の耐圧性を要
求するデバイスにおいて問題が生ずる。検出領域２６は
第２チャネル２７によってベ−ス領域１７から隔てられ
ている。パワ−・スイッチ１２が逆バイアスされると
き、電極間に生じる逆バイアス・ポテンシャルは、ドリ
フト領域１１とベ−ス領域１７との間に形成されるＰＮ
接合によってささえられる。適切な境界（ｔｅｒｍｉｎ
ａｔｉｏｎ）を介して、その接合が十分に平坦であれ
ば、高い逆バイアス電圧を支えることが可能である。す
なわち、ドリフト領域１１の上部表面のポテンシャルに
おける鋭い不連続性は、電圧ブロック能力を低下させ
る。検出領域２６はソ−ス電極２３に結合されないの
で、高電圧デバイスの降伏電圧（ｂｒｅａｋｄｏｗｎ
ｖｏｌｔａｇｅ）を減少させる不連続性が生じうる。
【００１７】この問題は、検出領域２６を取り囲む高電
圧ＦＥＴ１４を付加することによって解決される。第２
ゲ−ト酸化物２９はチャネル２７を被覆して形成され
る。好適実施例にあっては、第２ゲ−ト酸化物２９は０
・３ないし０・５マイクロメ−トルの厚さの範囲内であ
る。第２ゲ−ト電極３１は第２チャネル２７上の第２ゲ
−ト酸化物２９上に形成される。第２チャネル２７は、
前述した第１チャネル１９とは反対の導電性である。
【００１８】ドリフト領域１１のポテンシャルに対して
第２チャネル２７内で反転層が形成されるように、第２
ゲ−ト電極３１はソ−ス電極２３と電気的に結合され
る。第２ゲ−ト酸化物２９は比較的厚いので、高電圧Ｆ
ＥＴ１４は１０ないし５０ボルトの範囲内のしきい電圧
を有し、ドリフト領域１１上のポテンシャルがこのしき
い電圧を越えて増加した後にのみ、第２チャネル２７は
導通するようになる。高電圧ＦＥＴ１４のしきい電圧
は、好適には約３０ボルト以上であって約８０ボルト以
下である。第２チャネル２７が導通するとき、検出領域
２６はベ−ス１７と電気的に結合される。ひとたびベ−
ス１７と結合すれば、パワ−・スイッチ１２の大きな電
圧制御（ｈａｎｄｌｉｎｇ）能力によって、ダイオ−ド
１３は作用を及ぼさなくなるであろう。
【００１９】図２は、図１に示す実施例の簡略化された
等価回路である。図２において、図１に示す要素と同一
の要素は同じ参照番号で示される。同様に、図１に示す
要素に対応する等価回路のノ−ドは図１と同じ参照番号
であるが、明確にするためプライムを付している。
【００２０】大電流は、ドレイン・ノ−ド１６’からパ
ワ−・スイッチ１２（ＭＯＳＦＥＴとして示されてい
る）を介して、ソ−ス・ノ−ド２３’に流れる。パワ−
・スイッチ１２を介して流れる電流は、第１ゲ−ト・ノ
−ド２２’に印加される信号によって制御される。ダイ
オ−ド１３は、ノ−ド１１’でパワ−・スイッチ１２に
結合する。ノ−ド１１’はパワ−・スイッチ１２の近く
に配置され、ドレイン電極１６とドリフト領域１１の上
部表面との間を識別（ｄｉｓｔｉｎｇｕｉｓｈ）しやす
くする。ダイオ−ド１３の他の側は、検出バイアス・ノ
−ド２８’を形成する。検出バイアス・ノ−ド２８’
は、高電圧ＦＥＴ１４によってソ−ス・ノ−ド２３’に
制御可能に結合される。高電圧ＦＥＴ１４の第２ゲ−ト
・ノ−ド３１’は、ソ−ス・ノ−ド２３に電気的に短絡
される。
【００２１】
【発明の効果】以上本発明によれば、一体型オン・ステ
−ト電圧検出器を有するパワ−・スイッチおよびその形
成方法が提供される。本発明によるオン・ステ−ト電圧
検出半導体スイッチを使用する方法は、電流が流れるノ
−ド１６’，２３’の間に電圧を印加する段階、および
パワ−・スイッチ１２を介して電流を調整するために制
御ノ−ド２２’に信号を印加する段階を含む。ドレイン
・ノ−ド１６’が所定の電圧以下であるとき、検出バイ
アス・ノ−ド２８’に印加するバイアスは、ダイオ−ド
１３を順方向にバイアスする。第１電極が前述の所定の
電圧になるとき、ダイオ−ド１３は逆方向にバイアスさ
れ、その結果ダイオ−ド１３を通じる電流に急激な変化
が生じる。電流のこの急激な変化は、検出バイアス・ノ
−ド２８で検出され、外部回路で利用され、ダメ−ジが
生じる前にパワ−・スイッチ１２をオフにする。
【図面の簡単な説明】
【図１】本発明による半導体スイッチの断面図の概略で
ある。
【図２】図１に示す実施例の簡略化された等価回路であ
る。
【符号の説明】
１１ 半導体ドリフト領域 １２ 半導体パワ−・スイッチ １３ 検出ダイオ−ド １４ 高電圧ＦＥＴ １６ ドレイン １７ ベ−ス領域 １８ ソ−ス領域 １９ 第１チャネル ２１ 第１ゲ−ト酸化物 ２２ 第１ゲ−ト電極 ２３ ソ−ス電極 ２６ 検出領域 ２７ 第２チャネル ２８ 検出電極 ２９ 第２ゲ−ト酸化物 ３１ 第２ゲ−ト電極 ３２ 誘電体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・フランシス・ミータス アメリカ合衆国アリゾナ州テンピ、ナンバ ー1056、サウス・マックリントック3501

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 一体型オン・ステ−ト電圧検出構造を有
    する高出力半導体デバイスであって：上部と下部を有す
    る第１導電性の半導体ドリフト領域（１１）；前記ドリ
    フト領域（１１）の前記上部内に形成される前記第２導
    電性のベ−ス領域（１７）；前記ベ−ス領域（１７）内
    に形成される前記第１導電性のソ−ス領域（１８）であ
    って、第１チャネル（１９）は前記ソ−ス領域（１８）
    の側境界と前記ベ−ス領域（１７）の側境界との間で限
    定されるソ−ス領域（１８）；前記第１チャネル（１
    ９）を被覆する第１ゲ−ト誘電体（２１）；前記第１ゲ
    −ト誘電体（２１）を前記第１チャネル（１９）上で被
    覆する第１ゲ−ト電極（２２）；前記ソ−ス領域（１
    ８）と結合し、前記第１ゲ−ト電極（２２）とは電気的
    に絶縁されるソ−ス電極（２３）；前記ドリフト領域
    （１１）の上部内に形成され、第２チャネル（２７）に
    よって前記ベ−ス領域（１７）から分離される前記第２
    導電性の検出領域（２６）であって、前記検出領域（２
    ６）は前記ドリフト領域（１１）と共に検出ダイオ−ド
    （１３）を形成する検出領域（２６）；および前記検出
    領域（２６）と結合する検出電極（２８）であって、前
    記検出電極（２８）は前記ソ−ス電極（２３）および前
    記ゲ−ト電極（２２）から電気的に絶縁される検出電極
    （２８）；から構成されることを特徴とする高出力半導
    体デバイス。
  2. 【請求項２】 前記第２チャネル（２７）を被覆する第
    ２ゲ−ト酸化物（２９）；および前記第２ゲ−ト酸化物
    （２９）を前記第２チャネル（２７）上で被覆する第２
    ゲ−ト電極（３１）であって、前記第２チャネル（２
    ７）は前記第１チャネル（１９）とは反対の導電性であ
    る第２ゲ−ト酸化物（２９）；から構成されることを更
    なる特徴とする、請求項１記載の一体型オン・ステ−ト
    電圧検出を有する高出力半導体デバイス。
  3. 【請求項３】 上部表面を有する第１導電性の半導体ド
    リフト領域（１１）；前記上部表面内に形成されるパワ
    −・トランジスタ（１２）；前記上部表面内に形成さ
    れ、チャネル領域（２７）によって前記パワ−・トラン
    ジスタから分離される飽和検出ダイオ−ド（１３）であ
    って、前記飽和検出ダイオ−ド（１３）および前記パワ
    −・トランジスタ（１２）は前記ドリフト領域（１１）
    によって電気的に結合する飽和検出ダイオ−ド（１
    ３）；および前記飽和検出ダイオ−ド（１３）に結合す
    る飽和検出電極（２８）；から構成されることを特徴と
    する一体型オン・ステ−ト電圧検出を有する高出力半導
    体デバイス。
  4. 【請求項４】 一体型オン・ステ−ト電圧検出構造を有
    する高出力半導体デバイスを形成する方法であって、 上部表面を有する第１導電性の半導体ドリフト領域（１
    １）を準備する段階；前記上部表面上に第１ゲ−ト酸化
    物（２１）を形成する段階；前記第１ゲ−ト酸化物（２
    １）を被覆する第１ゲ−ト電極（２２）を形成する段
    階；前記第１ゲ−ト電極（２２）および第１ゲ−ト酸化
    物（２１）をパタ−ニングし、前記ドリフト領域（１
    １）の前記上部表面の一部分を露出させる段階；前記ド
    リフト領域（１１）の前記上部表面内に第２導電性のベ
    −ス領域（１７）を形成する段階であって、前記ベース
    領域（１７）は前記第１ゲ−ト電極（２２）直下に側境
    界を有する前記ベ−ス領域（１７）を形成する段階；前
    記ドリフト領域（１１）の上部表面内に前記第２導電性
    の検出領域（２６）を形成し、前記ベ−ス領域（１７）
    の側境界から隔てる段階；前記ベ−ス領域（１７）内部
    に前記第１導電性のソ−ス領域（１８）を形成する段階
    であって、第１チャネル（１９）は前記ソ−ス領域（１
    ８）の側境界と前記ベ−ス領域（１８）の側境界との間
    で限定されるソ−ス領域（１８）を形成する段階；絶縁
    材料（３２）で前記第１ゲ−トを被覆する段階；前記ソ
    −ス領域（１８）に結合するソ−ス電極（２３）を形成
    する段階；および前記検出領域（２６）に結合し、前記
    ソ−ス電極（２３）からは電気的に絶縁される検出電極
    （２８）を形成する段階；から構成されることを特徴と
    する高出力半導体デバイスを形成する方法。
JP4303183A 1991-11-04 1992-10-16 一体型オン・ステート電圧検出構造を有する高出力半導体デバイス Pending JPH05218311A (ja)

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