JP2876694B2 - 電流検出端子を備えたｍｏｓ型半導体装置 - Google Patents
電流検出端子を備えたｍｏｓ型半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パワーMOSFET（電力型絶縁ゲート電界効果
トランジスタ）,IGBT（伝導度変調型トランジスタ）や
これらを出力段に備えるパワーIC等に適用できるMOS型
半導体装置に関し、特に、負荷電流を検出セルで分流し
て検出抵抗の電圧降下で当該負荷電流の検出を可能とす
る電流検出端子を備えたMOS型半導体装置に関する。
トランジスタ）,IGBT（伝導度変調型トランジスタ）や
これらを出力段に備えるパワーIC等に適用できるMOS型
半導体装置に関し、特に、負荷電流を検出セルで分流し
て検出抵抗の電圧降下で当該負荷電流の検出を可能とす
る電流検出端子を備えたMOS型半導体装置に関する。
従来、過電流による破壊を防止する構造を持つ給電ス
イッチ素子として、第４図に示す電流検出端子付きＮチ
ャネルパワーMOSFETが知られている。このMOSFET1は、
セル（単位構造）数比がm/nであって並列接続された検
出単位素子（MOSFET）QSEと主単位素子（MOSFET）Q0と
からなり、共通ドレイン端子Ｄ及び共通ゲート端子Ｇを
有し、外付けの検出抵抗RSEを接続すべき主単位素子Q0
のソース端子Ｓと検出単位素子QSEのソース端子たる検
出端子SENSEとを備えるものである。検出単位素子QSEと
主単位素子Q0を構成する各MOSFETのMOS構造（チャネル
長さ及びチャネル幅など）はすべて同等に形成されてお
り、検出単位素子QSEのセル数NSEと主単位素子Q0のセル
数N0の比は、次式で与えられる。
イッチ素子として、第４図に示す電流検出端子付きＮチ
ャネルパワーMOSFETが知られている。このMOSFET1は、
セル（単位構造）数比がm/nであって並列接続された検
出単位素子（MOSFET）QSEと主単位素子（MOSFET）Q0と
からなり、共通ドレイン端子Ｄ及び共通ゲート端子Ｇを
有し、外付けの検出抵抗RSEを接続すべき主単位素子Q0
のソース端子Ｓと検出単位素子QSEのソース端子たる検
出端子SENSEとを備えるものである。検出単位素子QSEと
主単位素子Q0を構成する各MOSFETのMOS構造（チャネル
長さ及びチャネル幅など）はすべて同等に形成されてお
り、検出単位素子QSEのセル数NSEと主単位素子Q0のセル
数N0の比は、次式で与えられる。
NSE：N0＝m:n《（ｍ≪ｎ） …（１） この電流検出端子付きＮチャネルパワーMOSFET1は第
６図に示すような構造を有している。これは次のような
工程により製造される。
６図に示すような構造を有している。これは次のような
工程により製造される。
まずn+基板２上にn-エピタキシャル層３を積層する。
フォトリソグラフィーと硼素のイオン注入の後、高温処
理を施すことによりn-エピタキシャル層３の表面側に深
いＰウェル４を形成する。なお、この熱処理と同時にn-
エピタキシャル層３の表面を熱酸化させて厚い酸化膜を
形成する。次に、フォトリソグラフィーによりチップ外
周を除いて厚い酸化膜を除去する。なお、図示しないチ
ップ外周の厚い酸化膜は高電圧が印加された場合の信頼
性を維持するために必要とされる。再び熱酸化を行い、
ゲート酸化膜６を形成する。次にCVD法などによりポリ
シリコンを堆積してから燐を拡散し、フォトリソグラフ
ィーにより不要部を除去してゲート電極７を形成する。
そしてこのゲート電極７をマスクとして硼素のイオン注
入と熱処理により浅いＰウェル８を深いＰウェル４の上
に重ねて形成する。続いてフォトリソグラフィーと燐の
イオン注入によりn+のソース層９を形成する。そしてCV
D法により燐ガラスからなる層間絶縁膜10を堆積してか
ら、フォトリソグラフィーにより電極接続のための窓開
けを行い、Al−Siを蒸着した後、フォトリソグラフィー
によりパターニングしてソース電極11と検出電極12を形
成する。この後、裏面に金属蒸着を施し、共通ドレイン
電極13を形成する。以上の各工程はＮチャネルMOSFETの
例であるが、n+基板２をp+形に代えて同様の工程を行う
ことにより検出端子付のIGBTが得られる。
フォトリソグラフィーと硼素のイオン注入の後、高温処
理を施すことによりn-エピタキシャル層３の表面側に深
いＰウェル４を形成する。なお、この熱処理と同時にn-
エピタキシャル層３の表面を熱酸化させて厚い酸化膜を
形成する。次に、フォトリソグラフィーによりチップ外
周を除いて厚い酸化膜を除去する。なお、図示しないチ
ップ外周の厚い酸化膜は高電圧が印加された場合の信頼
性を維持するために必要とされる。再び熱酸化を行い、
ゲート酸化膜６を形成する。次にCVD法などによりポリ
シリコンを堆積してから燐を拡散し、フォトリソグラフ
ィーにより不要部を除去してゲート電極７を形成する。
そしてこのゲート電極７をマスクとして硼素のイオン注
入と熱処理により浅いＰウェル８を深いＰウェル４の上
に重ねて形成する。続いてフォトリソグラフィーと燐の
イオン注入によりn+のソース層９を形成する。そしてCV
D法により燐ガラスからなる層間絶縁膜10を堆積してか
ら、フォトリソグラフィーにより電極接続のための窓開
けを行い、Al−Siを蒸着した後、フォトリソグラフィー
によりパターニングしてソース電極11と検出電極12を形
成する。この後、裏面に金属蒸着を施し、共通ドレイン
電極13を形成する。以上の各工程はＮチャネルMOSFETの
例であるが、n+基板２をp+形に代えて同様の工程を行う
ことにより検出端子付のIGBTが得られる。
第６図に示すMOSFETにおいて、ゲート電極７に十分な
正電位が印加すると、ゲート電極７直下の浅いＰウェル
８の表面に電子が誘起し、チャネル反転層が形成される
ため、n+のソース層９とn-エピタキシャル層３がチャネ
ル反転層を介して導通し、ドレイン電極13とソース電極
11及び検出電極12との間に電流が流れる。この際、検出
電極12に接続された単位MOS構造（セル）はソース電極1
1に接続された単位MOS構造と相等しく形成されているた
め、ソース電流に流れる電流I0と検出電極12に流れる電
流ISEの比率はそれぞれに接続されるセル数の比に等し
いと期待され、電流ISEは、 ISE＝m/n・I0 … （２） である。
正電位が印加すると、ゲート電極７直下の浅いＰウェル
８の表面に電子が誘起し、チャネル反転層が形成される
ため、n+のソース層９とn-エピタキシャル層３がチャネ
ル反転層を介して導通し、ドレイン電極13とソース電極
11及び検出電極12との間に電流が流れる。この際、検出
電極12に接続された単位MOS構造（セル）はソース電極1
1に接続された単位MOS構造と相等しく形成されているた
め、ソース電流に流れる電流I0と検出電極12に流れる電
流ISEの比率はそれぞれに接続されるセル数の比に等し
いと期待され、電流ISEは、 ISE＝m/n・I0 … （２） である。
ここで、検出抵抗RSEを十分小さな値に選ぶと、検出
電圧VSEは次式で与えられる。
電圧VSEは次式で与えられる。
VSE＝RSEI0・m/n …（３） したがって、主単位素子Q0側に流れる電流I0は、 I0＝mVSE／nRSE …（４） であり、測定した検出電圧VSEと既知の定数の積により
電流I0を知ることが可能である。
電流I0を知ることが可能である。
ところが、上記（４）式は必ずしも成立せず、検出さ
れた電流I0には誤差が紛れ込むことが判明した。
れた電流I0には誤差が紛れ込むことが判明した。
第７図は主単位素子Q0のセルと検出単位素子QSEのセ
ルとが隣接している領域を示す拡大断面図である。ゲー
ト電極７に正電位が印加すると、第７図に示す如く、浅
いＰウェル８のうちゲート電極７直下の部分に電子が誘
起されると同時に、n-エピタキシャル層３のうちゲート
電極７直下の部分にも電子が高濃度に蓄積される。この
ため検出単位素子QSEのソース層９は主単位素子Q0のソ
ース層９と寄生抵抗Rp（＝Rch＋Racc＋Rch）を介して接
続される。但しRchはチャネル抵抗，Raccは蓄積層抵抗
である。そしてこの寄生抵抗Rpの値は検出抵抗RSEのそ
れに比して小さい。この寄生抵抗Rpを考慮した回路図を
第５図に示す。このように多数セル構造をとる電流検出
端子付きMOSFET1では、寄生抵抗Rpがソース電極11と検
出電極12との間で内部的に存在するので、この寄生抵抗
Rpを介してリーク電流Ipが流れ、検出抵抗RSEに流れる
電流ISE′は（２）式の電流ISEよりも小さくなる。
ルとが隣接している領域を示す拡大断面図である。ゲー
ト電極７に正電位が印加すると、第７図に示す如く、浅
いＰウェル８のうちゲート電極７直下の部分に電子が誘
起されると同時に、n-エピタキシャル層３のうちゲート
電極７直下の部分にも電子が高濃度に蓄積される。この
ため検出単位素子QSEのソース層９は主単位素子Q0のソ
ース層９と寄生抵抗Rp（＝Rch＋Racc＋Rch）を介して接
続される。但しRchはチャネル抵抗，Raccは蓄積層抵抗
である。そしてこの寄生抵抗Rpの値は検出抵抗RSEのそ
れに比して小さい。この寄生抵抗Rpを考慮した回路図を
第５図に示す。このように多数セル構造をとる電流検出
端子付きMOSFET1では、寄生抵抗Rpがソース電極11と検
出電極12との間で内部的に存在するので、この寄生抵抗
Rpを介してリーク電流Ipが流れ、検出抵抗RSEに流れる
電流ISE′は（２）式の電流ISEよりも小さくなる。
また検出単位素子QSEのオン抵抗をRQSE、主単位素子Q
0のオン抵抗をRQ0とすると、すべてセル構造が等しいの
で、 RQSE／RQ0＝n/m …（５） が成立するものと期待される。しかし、現実には検出抵
抗RSE（≠０）が電流制限抵抗として機能するので、 （RQSE＋RSE）／RQ0＞n/m …（６） であり、 ISE′＜m/n・I0 …（７） で、検出抵抗RSEにはセル数の比に比例した電流が流れ
ない。
0のオン抵抗をRQ0とすると、すべてセル構造が等しいの
で、 RQSE／RQ0＝n/m …（５） が成立するものと期待される。しかし、現実には検出抵
抗RSE（≠０）が電流制限抵抗として機能するので、 （RQSE＋RSE）／RQ0＞n/m …（６） であり、 ISE′＜m/n・I0 …（７） で、検出抵抗RSEにはセル数の比に比例した電流が流れ
ない。
そこで、本発明は上記問題点を解決するものであり、
その課題は、上記寄生抵抗Rpをなくし、検出素子に流れ
る電流のすべてを検出抵抗に流すと共に、主単位素子と
検出単位素子を等しいセル構造として形成するのではな
く、直列に介入する検出抵抗自身による所定の抵抗値分
だけ検出単位素子のオン抵抗を低下させるよう検出単位
素子を主単位素子に比して大規模に形成することによ
り、検出抵抗に対して主単位素子のセル数と検出単位素
子のセル数との比に比例する検出電流を流し、検出誤差
を除去した電流検出端子を備えたMOS型半導体装置を提
供することにある。
その課題は、上記寄生抵抗Rpをなくし、検出素子に流れ
る電流のすべてを検出抵抗に流すと共に、主単位素子と
検出単位素子を等しいセル構造として形成するのではな
く、直列に介入する検出抵抗自身による所定の抵抗値分
だけ検出単位素子のオン抵抗を低下させるよう検出単位
素子を主単位素子に比して大規模に形成することによ
り、検出抵抗に対して主単位素子のセル数と検出単位素
子のセル数との比に比例する検出電流を流し、検出誤差
を除去した電流検出端子を備えたMOS型半導体装置を提
供することにある。
各ソース層に導電接触する共通ソース電極を持つ複数
の主単位素子と、各ソース電極に導電接触する検出電極
を持つ１又は２以上の検出単位素子とを備え、各単位素
子は、第１導電形の半導体基体上にゲート絶縁膜を介し
て形成されたゲート電極と、このゲート電極をマスクと
して２重拡散により該半導体基体の表面に形成された第
２導電形ウェル及びこのウェル内の第１導電形の該ソー
ス層とを有する縦型MOS構造であり、各ゲート電極が共
通接続されている電流検出端子を備えたMOS型半導体装
置において、上記課題を解決するために、本発明は以下
のような種々の手段を講じた。
の主単位素子と、各ソース電極に導電接触する検出電極
を持つ１又は２以上の検出単位素子とを備え、各単位素
子は、第１導電形の半導体基体上にゲート絶縁膜を介し
て形成されたゲート電極と、このゲート電極をマスクと
して２重拡散により該半導体基体の表面に形成された第
２導電形ウェル及びこのウェル内の第１導電形の該ソー
ス層とを有する縦型MOS構造であり、各ゲート電極が共
通接続されている電流検出端子を備えたMOS型半導体装
置において、上記課題を解決するために、本発明は以下
のような種々の手段を講じた。
すなわち、第１の手段は、該ゲート電極のうち隣接す
る該主単位素子と該検出単位素子の間で跨がるゲート電
極の直下において、当該ゲート絶縁膜に比して厚い絶縁
膜を形成するものである。また第２の手段は、該ゲート
電極のうち隣接する該主単位素子と該検出単位素子の間
で跨がるゲート電極の直下において、該半導体基体表面
に第２導電形のストッパ層を形成するものである。更に
第３の手段は、隣接する該主単位素子と該検出単位素子
における第２導電形ウェル相互の距離を隣接する該主単
位素子同士における第２導電形ウェル相互の距離に比し
て長くしたものである。そして、第１乃至第３の手段に
おいては、電流検出端子と共通ソース電極との間に接続
された検出抵抗が半導体基体上に形成されたポリシリコ
ン抵抗又は拡散抵抗であることを特徴とする。また更に
第４の手段は、前記検出単位素子のオン抵抗を前記主単
位素子のそれに比して低くしたものである。
る該主単位素子と該検出単位素子の間で跨がるゲート電
極の直下において、当該ゲート絶縁膜に比して厚い絶縁
膜を形成するものである。また第２の手段は、該ゲート
電極のうち隣接する該主単位素子と該検出単位素子の間
で跨がるゲート電極の直下において、該半導体基体表面
に第２導電形のストッパ層を形成するものである。更に
第３の手段は、隣接する該主単位素子と該検出単位素子
における第２導電形ウェル相互の距離を隣接する該主単
位素子同士における第２導電形ウェル相互の距離に比し
て長くしたものである。そして、第１乃至第３の手段に
おいては、電流検出端子と共通ソース電極との間に接続
された検出抵抗が半導体基体上に形成されたポリシリコ
ン抵抗又は拡散抵抗であることを特徴とする。また更に
第４の手段は、前記検出単位素子のオン抵抗を前記主単
位素子のそれに比して低くしたものである。
まず第１の手段によれば、主単位素子のゲート絶縁膜
と検出単位素子のゲート絶縁膜に挟まれた部分の絶縁膜
が厚く形成されているので、この厚い絶縁膜下の半導体
基体表面に蓄積される電荷密度は同一の厚さである場合
に比して小さくなるため、蓄積層抵抗の値が大きくな
り、実質上、半導体装置のオン状態下においては隣接す
る主単位素子と検出単位素子のソース層相互の導通を無
視することができ、リーク電流が従来に比して低減す
る。このリーク電流の低減によって、共通ソース電極と
検出電極との間に予め形成され又は接続した検出抵抗に
は負荷電流の分岐した電流の大部分が検出電流として流
れる。したがって検出電流は主単位素子のセル数と検出
単位素子のセル数との比に比例する。
と検出単位素子のゲート絶縁膜に挟まれた部分の絶縁膜
が厚く形成されているので、この厚い絶縁膜下の半導体
基体表面に蓄積される電荷密度は同一の厚さである場合
に比して小さくなるため、蓄積層抵抗の値が大きくな
り、実質上、半導体装置のオン状態下においては隣接す
る主単位素子と検出単位素子のソース層相互の導通を無
視することができ、リーク電流が従来に比して低減す
る。このリーク電流の低減によって、共通ソース電極と
検出電極との間に予め形成され又は接続した検出抵抗に
は負荷電流の分岐した電流の大部分が検出電流として流
れる。したがって検出電流は主単位素子のセル数と検出
単位素子のセル数との比に比例する。
また第２の手段によれば、主単位素子と検出単位素子
との間の半導体基体表面に第２導電形のストッパ層が形
成されているので、隣接する主単位素子と検出単位素子
のソース層相互の導通を阻止でき、この間におけるリー
ク電流の発生が防止される。
との間の半導体基体表面に第２導電形のストッパ層が形
成されているので、隣接する主単位素子と検出単位素子
のソース層相互の導通を阻止でき、この間におけるリー
ク電流の発生が防止される。
第３の手段によれば、隣接する主単位素子と検出単位
素子のウェル相互間の距離が長く、ドリフト長さが大き
いので、蓄積層抵抗の値が増大し、第１の手段と同様に
リーク電流が低減する。
素子のウェル相互間の距離が長く、ドリフト長さが大き
いので、蓄積層抵抗の値が増大し、第１の手段と同様に
リーク電流が低減する。
上記各手段は蓄積層抵抗の抵抗率や長さを改善するこ
とで、蓄積層抵抗の値を増大させ、リーク電流を抑制し
て検出電流をセル数比に比例させるものである。
とで、蓄積層抵抗の値を増大させ、リーク電流を抑制し
て検出電流をセル数比に比例させるものである。
第１乃至第３の手段によれば、絶縁膜の膜厚の増加，
第１導電形の半導体基体におけるストッパ層の形成又は
隣接する主単位素子と検出単位素子の距離の拡大によ
り、相隣接する主素子と検出素子との間の第２導電形ウ
ェルの寄生抵抗の値を増大して、リーク電流を低減し、
その分、検出抵抗を介して流れる検出電流を増やすこと
ができる。ここに、検出抵抗が外付け抵抗であれば、検
出単位素子のオン抵抗値よりも低い抵抗器を自由に選定
可能であり、その低抵抗の検出抵抗を外付けすれば、主
単位素子と検出単位素子との間の寄生抵抗によるリーク
電流は相対的にさほど問題とはならない。しかし、検出
抵抗が半導体基体上に形成されたポリシリコン抵抗又は
拡散抵抗では、既定抵抗値の低抵抗の形成はコスト的に
不向きである。そこで、本発明では、主単位素子と検出
単位素子との間のリーク電流が抑制された構造とするこ
とで、検出抵抗の抵抗値選定の自由度を高めた上、検出
抵抗を半導体基体上の拡散抵抗又はポリシリン抵抗とし
て形成することにより、外付け抵抗の不要化を図り、低
コスト化を実現する。
第１導電形の半導体基体におけるストッパ層の形成又は
隣接する主単位素子と検出単位素子の距離の拡大によ
り、相隣接する主素子と検出素子との間の第２導電形ウ
ェルの寄生抵抗の値を増大して、リーク電流を低減し、
その分、検出抵抗を介して流れる検出電流を増やすこと
ができる。ここに、検出抵抗が外付け抵抗であれば、検
出単位素子のオン抵抗値よりも低い抵抗器を自由に選定
可能であり、その低抵抗の検出抵抗を外付けすれば、主
単位素子と検出単位素子との間の寄生抵抗によるリーク
電流は相対的にさほど問題とはならない。しかし、検出
抵抗が半導体基体上に形成されたポリシリコン抵抗又は
拡散抵抗では、既定抵抗値の低抵抗の形成はコスト的に
不向きである。そこで、本発明では、主単位素子と検出
単位素子との間のリーク電流が抑制された構造とするこ
とで、検出抵抗の抵抗値選定の自由度を高めた上、検出
抵抗を半導体基体上の拡散抵抗又はポリシリン抵抗とし
て形成することにより、外付け抵抗の不要化を図り、低
コスト化を実現する。
一方、検出抵抗はこれに直列に接続した検出単位素子
に流れる電流を制限するので、各素子に流れる電流値は
等しくならず、検出電流はセル数比に比例しない。第４
の手段によれば、検出単位素子のオン抵抗を主単位素子
のオン抵抗より小さくすることで、すべての単位素子に
流れる電流値を等しくすることができ、かかる点は検出
電流をセル数比に比例させることが可能となる。
に流れる電流を制限するので、各素子に流れる電流値は
等しくならず、検出電流はセル数比に比例しない。第４
の手段によれば、検出単位素子のオン抵抗を主単位素子
のオン抵抗より小さくすることで、すべての単位素子に
流れる電流値を等しくすることができ、かかる点は検出
電流をセル数比に比例させることが可能となる。
次に、本発明の実施例を添付図面に基づいて説明す
る。
る。
（第１実施例） 第１図は、本発明に係る電流検出端子を備えたMOS型
半導体装置の第１実施例の構造を示す縦断面図である。
なお、第１図において第６図に示す部分と同一部分には
同一参照符号を付し、その説明は省略する。
半導体装置の第１実施例の構造を示す縦断面図である。
なお、第１図において第６図に示す部分と同一部分には
同一参照符号を付し、その説明は省略する。
検出単位素子QSEとこれに隣接する主単位素子Q0のＰ
ウェル4,4上に跨がる絶縁膜16は主単位素子Q0のゲート
絶縁膜６と同一の膜厚のゲート絶縁膜16a,16aとこの膜
厚に比して厚い絶縁膜16bとからなる。厚い絶縁膜16bは
Ｐウェル4,4に挟まれたn-エピタキシャル層３の上に形
成されている。絶縁膜16の上にはゲート電極７′が形成
され、またこのゲート電極７′の上には層間絶縁膜10′
が形成されている。
ウェル4,4上に跨がる絶縁膜16は主単位素子Q0のゲート
絶縁膜６と同一の膜厚のゲート絶縁膜16a,16aとこの膜
厚に比して厚い絶縁膜16bとからなる。厚い絶縁膜16bは
Ｐウェル4,4に挟まれたn-エピタキシャル層３の上に形
成されている。絶縁膜16の上にはゲート電極７′が形成
され、またこのゲート電極７′の上には層間絶縁膜10′
が形成されている。
この絶縁膜16の形成プロセスまでを説明すると、従来
方法と同様に、n+基板２上にn-エピタキシャル層３を積
層し、フォトリソグラフィーと硼素のイオン注入の後、
高温処理を施すことによりn-エピタキシャル層３の表面
側に深いＰウェルを形成するが、この熱処理と同時にn-
エピタキシャル層３の表面を熱酸化させて厚い酸化膜を
形成する。次に、フォトリソグラフィーによりチップ外
周を除いて厚い酸化膜を除去するが、ここで厚い絶縁膜
16bを残す。この後の各工程は従来と同様に行う。
方法と同様に、n+基板２上にn-エピタキシャル層３を積
層し、フォトリソグラフィーと硼素のイオン注入の後、
高温処理を施すことによりn-エピタキシャル層３の表面
側に深いＰウェルを形成するが、この熱処理と同時にn-
エピタキシャル層３の表面を熱酸化させて厚い酸化膜を
形成する。次に、フォトリソグラフィーによりチップ外
周を除いて厚い酸化膜を除去するが、ここで厚い絶縁膜
16bを残す。この後の各工程は従来と同様に行う。
ゲート電極7,7′に正電位が印加すると、チャネル反
転層が形成され、検出単位素子QSE及び主単位素子Q0が
オン状態となる。ここで、ゲート絶縁膜16a下のチャネ
ル抵抗Rchの値は従来と同じであるが、検出単位素子QSE
とこれに隣接する主単位素子Q0との間の厚い絶縁膜16b
の存在により、n-エピタキシャル層３の表面に蓄積され
る電荷密度は従来に比して低く抑制される。このため、
蓄積抵抗Racc′の値は、絶縁膜が均一の厚さの場合に比
して大きくなり、 Racc′＞Racc …（８） となり、したがって寄生抵抗Rpは、 Rp′＞Rp …（９） となる。
転層が形成され、検出単位素子QSE及び主単位素子Q0が
オン状態となる。ここで、ゲート絶縁膜16a下のチャネ
ル抵抗Rchの値は従来と同じであるが、検出単位素子QSE
とこれに隣接する主単位素子Q0との間の厚い絶縁膜16b
の存在により、n-エピタキシャル層３の表面に蓄積され
る電荷密度は従来に比して低く抑制される。このため、
蓄積抵抗Racc′の値は、絶縁膜が均一の厚さの場合に比
して大きくなり、 Racc′＞Racc …（８） となり、したがって寄生抵抗Rpは、 Rp′＞Rp …（９） となる。
絶縁膜16bを厚く形成すればするほど、寄生抵抗Rp′
は大きくなり、第３図に示す如く、寄生抵抗Rp′を無視
することができる。したがって寄生抵抗Rp′を流れるリ
ーク電流の値が僅少となるので、検出素子QSEに流れる
検出電流の殆どが検出抵抗RSEを流れ、それ故検出電圧
がセル数比に比例するようになる。
は大きくなり、第３図に示す如く、寄生抵抗Rp′を無視
することができる。したがって寄生抵抗Rp′を流れるリ
ーク電流の値が僅少となるので、検出素子QSEに流れる
検出電流の殆どが検出抵抗RSEを流れ、それ故検出電圧
がセル数比に比例するようになる。
なお、検出抵抗RSEは外付けの抵抗に限らず、MOSFET
内に拡散抵抗又はポリシリコン抵抗として形成すること
も可能である。
内に拡散抵抗又はポリシリコン抵抗として形成すること
も可能である。
（第２実施例） 第２図は、本発明に係る電流検出端子を備えたMOS型
半導体装置の第２実施例の構造を示す縦断面図である。
なお、第２図において第６図に示す部分と同一部分には
同一参照符号を付し、その説明は省酪する。
半導体装置の第２実施例の構造を示す縦断面図である。
なお、第２図において第６図に示す部分と同一部分には
同一参照符号を付し、その説明は省酪する。
この実施例においては、検出単位素子QSEとこれに隣
接する主単位素子Q0のＰウェル4,4上とに挟まれたn-エ
ピタキシャル層３の表面にはp+のストッパ層17が形成さ
れている。このストッパ層17は深Ｐウェル４の形成と同
時に形成される。またＰウェル4,4の間の距離は第１実
施例の場合に比して長い。更に絶縁膜16′のゲート絶縁
膜16a,16aの厚さは主単位素子Q0の絶縁膜７のそれと等
しいが、ゲート絶縁膜16a,16aの連結する部分は厚い絶
縁膜16b′とされている。そしてこの検出単位素子QSEの
規模（平面占有面積）は主単位素子Q0のそれに比して大
きく、特にチャネル幅が長い。換言すれば主単位素子Q0
のセル積み込み密度が高い。
接する主単位素子Q0のＰウェル4,4上とに挟まれたn-エ
ピタキシャル層３の表面にはp+のストッパ層17が形成さ
れている。このストッパ層17は深Ｐウェル４の形成と同
時に形成される。またＰウェル4,4の間の距離は第１実
施例の場合に比して長い。更に絶縁膜16′のゲート絶縁
膜16a,16aの厚さは主単位素子Q0の絶縁膜７のそれと等
しいが、ゲート絶縁膜16a,16aの連結する部分は厚い絶
縁膜16b′とされている。そしてこの検出単位素子QSEの
規模（平面占有面積）は主単位素子Q0のそれに比して大
きく、特にチャネル幅が長い。換言すれば主単位素子Q0
のセル積み込み密度が高い。
第１実施例と同様に厚い絶縁膜16b′が存在するので
寄生抵抗の値は大きいが、この外にストッパ層17が作り
込まれているため、ストッパ層17の表面側に蓄積される
電荷密度は殆ど零に近い。また更に検出単位素子QSEと
これに隣接するＰウェル4,4の間の距離が長いので、寄
生抵抗の値が従来に比して圧倒的に大きい。したがっ
て、寄生抵抗自体を無視することができ、リーク電流が
無くなる。
寄生抵抗の値は大きいが、この外にストッパ層17が作り
込まれているため、ストッパ層17の表面側に蓄積される
電荷密度は殆ど零に近い。また更に検出単位素子QSEと
これに隣接するＰウェル4,4の間の距離が長いので、寄
生抵抗の値が従来に比して圧倒的に大きい。したがっ
て、寄生抵抗自体を無視することができ、リーク電流が
無くなる。
検出単位素子QSEの規模は主単位素子Q0のそれに比し
て大きいので、チャネル幅が長いことは勿論、第２図の
破線で示す如く、主単位素子Q0の制限されたドレイン電
流路に比して検出単位素子QSEのドレイン電流路が拡大
されている。これは検出単位素子QSEのオン抵抗の方が
主単位素子Q0のそれよりも小さいことを意味する。厳密
に言えば、主単位素子Q0のオン抵抗よりmRSEだけ低い値
に検出単位素子QSEのオン抵抗を最適化することができ
る。検出単位素子QSEの数がｍ個であれば、検出抵抗RSE
は抵抗mRSEの並列合成抵抗とみることができるから、検
出単位素子QSEのオン抵抗を主単位素子Q0のオン抵抗よ
りmRSEだけ小さく設定すると、検出電流の値はセル数の
比に比例することになる。
て大きいので、チャネル幅が長いことは勿論、第２図の
破線で示す如く、主単位素子Q0の制限されたドレイン電
流路に比して検出単位素子QSEのドレイン電流路が拡大
されている。これは検出単位素子QSEのオン抵抗の方が
主単位素子Q0のそれよりも小さいことを意味する。厳密
に言えば、主単位素子Q0のオン抵抗よりmRSEだけ低い値
に検出単位素子QSEのオン抵抗を最適化することができ
る。検出単位素子QSEの数がｍ個であれば、検出抵抗RSE
は抵抗mRSEの並列合成抵抗とみることができるから、検
出単位素子QSEのオン抵抗を主単位素子Q0のオン抵抗よ
りmRSEだけ小さく設定すると、検出電流の値はセル数の
比に比例することになる。
なお、検出抵抗RSEは外付けの抵抗に限らず、MOSFET
内に拡散抵抗又はポリシリコン抵抗として形成すること
も可能である。
内に拡散抵抗又はポリシリコン抵抗として形成すること
も可能である。
以上説明したように、本発明は、絶縁膜の膜厚の増
加、第１導電形の半導体基体におけるストッパ層の形成
又は隣接する主素子と検出素子の距離の拡大により、第
１導電形の半導体基体における隣接する主単位素子と検
出単位素子の第２導電形ウェル間の寄生抵抗を従来に比
して増大させた点に特徴を有するものであるから、次の
効果を奏する。
加、第１導電形の半導体基体におけるストッパ層の形成
又は隣接する主素子と検出素子の距離の拡大により、第
１導電形の半導体基体における隣接する主単位素子と検
出単位素子の第２導電形ウェル間の寄生抵抗を従来に比
して増大させた点に特徴を有するものであるから、次の
効果を奏する。
隣接する検出単位素子と主単位素子との間における
絶縁膜が両端のゲート絶縁膜に比して厚く形成されてい
るので、その厚絶縁膜下に蓄積される電荷密度は従来に
比して低く抑えられる。したがって、検出単位素子のソ
ースと主単位素子のソース間に介在する寄生抵抗の値が
大きくなるので、リーク電流を抑制することができ、検
出単位素子に流れる電流の殆どを検出抵抗に流すことが
でき、それ故、検出電圧がセル数比に精度良く比例す
る。
絶縁膜が両端のゲート絶縁膜に比して厚く形成されてい
るので、その厚絶縁膜下に蓄積される電荷密度は従来に
比して低く抑えられる。したがって、検出単位素子のソ
ースと主単位素子のソース間に介在する寄生抵抗の値が
大きくなるので、リーク電流を抑制することができ、検
出単位素子に流れる電流の殆どを検出抵抗に流すことが
でき、それ故、検出電圧がセル数比に精度良く比例す
る。
ストッパ層が隣接する主単位素子と検出単位素子の
間の第１導電形の半導体基体表面に形成されているの
で、半導体基体表面に形成される蓄積層抵抗がストッパ
層で分離され、寄生抵抗の値を実質上無限大にまで高め
ることができ、それ故、リーク電流の低減が達成され
る。
間の第１導電形の半導体基体表面に形成されているの
で、半導体基体表面に形成される蓄積層抵抗がストッパ
層で分離され、寄生抵抗の値を実質上無限大にまで高め
ることができ、それ故、リーク電流の低減が達成され
る。
また隣接する検出単位素子と主単位素子との距離を
大きくすることで、検出単位素子のソースと主素子のソ
ース間に介在する寄生抵抗の電流経路の長さが大きくな
るので、寄生抵抗の値が大きくなり、リーク電流の抑制
を図ることができる。
大きくすることで、検出単位素子のソースと主素子のソ
ース間に介在する寄生抵抗の電流経路の長さが大きくな
るので、寄生抵抗の値が大きくなり、リーク電流の抑制
を図ることができる。
主単位素子に比して検出単位素子のセルの規模を大
きくし、検出単位素子のオン抵抗を主単位素子のそれよ
り小さくすることで、直列に加わる検出抵抗を含めた検
出単位素子側のオン抵抗と主単位素子のオン抵抗とを実
質上等しくすることができ、したがって検出電流がセル
数比に精度良く比例する。
きくし、検出単位素子のオン抵抗を主単位素子のそれよ
り小さくすることで、直列に加わる検出抵抗を含めた検
出単位素子側のオン抵抗と主単位素子のオン抵抗とを実
質上等しくすることができ、したがって検出電流がセル
数比に精度良く比例する。
そして本発明では、主単位素子と検出単位素子と間
のリーク電流が抑制された構造を採用すると共に、検出
抵抗を半導体基体上の拡散抵抗又はポリシリコン抵抗と
して形成することにより、外付け抵抗の不要化を図り、
低コスト化を実現する。
のリーク電流が抑制された構造を採用すると共に、検出
抵抗を半導体基体上の拡散抵抗又はポリシリコン抵抗と
して形成することにより、外付け抵抗の不要化を図り、
低コスト化を実現する。
第１図は、本発明に係る電流検出端子を備えたMOS型半
導体装置の第１実施例の構造を示す縦断面図である。 第２図は、本発明に係る電流検出端子を備えたMOS型半
導体装置の第２実施例の構造を示す縦断面図である。 第３図は第１及び第２実施例における等価回路を示す回
路図である。 第４図は理想的な電流検出端子付きＮチャネルパワーMO
SFETの等価回路を示す回路図である。 第５図は従来の電流検出端子付きＮチャネルパワーMOSF
ETの等価回路を示す回路図である。 第６図は、従来の電流検出端子付きＮチャネルパワーMO
SFETの構造を示す縦断面図である。 第７図は同従来例における主単位素子Q0のセルと検出単
位素子QSEのセルとが隣接している領域を示す拡大断面
図である 〔符号の説明〕 １……電流検出端子付きＮチャネルパワーMOSFET ２……n+基板 ３……n-エピタキシャル層 ４……深いＰウェル 6,16a……ゲート絶縁膜 7,7′,7″……ゲート電極 ８……浅いＰウェル ９……n+のソース層 10,10′……層間絶縁膜 11……共通ソース電極 12……検出電極 13……共通ドレイン電極 16,16′……絶縁膜 16b,16b′……厚い絶縁膜 Q0……主単位素子 QSE……検出単位素子 RSE……検出抵抗 ISE……検出電流 VSE……検出電圧。
導体装置の第１実施例の構造を示す縦断面図である。 第２図は、本発明に係る電流検出端子を備えたMOS型半
導体装置の第２実施例の構造を示す縦断面図である。 第３図は第１及び第２実施例における等価回路を示す回
路図である。 第４図は理想的な電流検出端子付きＮチャネルパワーMO
SFETの等価回路を示す回路図である。 第５図は従来の電流検出端子付きＮチャネルパワーMOSF
ETの等価回路を示す回路図である。 第６図は、従来の電流検出端子付きＮチャネルパワーMO
SFETの構造を示す縦断面図である。 第７図は同従来例における主単位素子Q0のセルと検出単
位素子QSEのセルとが隣接している領域を示す拡大断面
図である 〔符号の説明〕 １……電流検出端子付きＮチャネルパワーMOSFET ２……n+基板 ３……n-エピタキシャル層 ４……深いＰウェル 6,16a……ゲート絶縁膜 7,7′,7″……ゲート電極 ８……浅いＰウェル ９……n+のソース層 10,10′……層間絶縁膜 11……共通ソース電極 12……検出電極 13……共通ドレイン電極 16,16′……絶縁膜 16b,16b′……厚い絶縁膜 Q0……主単位素子 QSE……検出単位素子 RSE……検出抵抗 ISE……検出電流 VSE……検出電圧。
Claims (4)
- 【請求項１】各ソース層に導電接触する共通ソース電極
を持つ複数の主単位素子と、各ソース電極に導電接触す
る検出電極を持つ１又は２以上の検出単位素子とを備
え、各単位素子は、第１導電形の半導体基体上にゲート
絶縁膜を介して形成されたゲート電極と、このゲート電
極をマスクとして２重拡散により該半導体基体の表面に
形成された第２導電形ウェル及びこのウェル内の第１導
電形の該ソース層とを有する縦型MOS構造であり、各検
出電極が共通接続されている電流検出端子と該共通ソー
ス電極との間に接続された検出抵抗を備えたMOS型半導
体装置であって、該ゲート電極のうち隣接する該主単位
素子と該検出単位素子の間で跨がるゲート電極の直下に
おいて、当該ゲート絶縁膜に比して厚い絶縁膜が形成さ
れており、該検出抵抗は前記半導体基体上に形成された
ポリシリコン抵抗又は拡散抵抗であることを特徴とする
電流検出端子を備えたMOS型半導体装置。 - 【請求項２】各ソース層に導電接触する共通ソース電極
を持つ複数の主単位素子と、各ソース電極に導電接触す
る検出電極を持つ１又は２以上の検出単位素子とを備
え、各単位素子は、第１導電形の半導体基体上にゲート
絶縁膜を介して形成されたゲート電極と、このゲート電
極をマスクとして２重拡散により該半導体基体の表面に
形成された第２導電形ウェル及びこのウェル内の第１導
電形の該ソース層とを有する縦型MOS構造であり、各検
出電極が共通接続されている電流検出端子と該共通ソー
ス電極との間に接続された検出抵抗を備えたMOS型半導
体装置であって、該ゲート電極のうち隣接する該主単位
素子と該検出単位素子の間で跨がるゲート電極の直下に
おいて、該半導体基体表面に第２導電形のストッパ層が
形成されており、該検出抵抗は前記半導体基体上に形成
されたポリシリコン抵抗又は拡散抵抗であることを特徴
とする電流検出端子を備えたMOS型半導体装置。 - 【請求項３】各ソース層に導電接触する共通ソース電極
を持つ複数の主単位素子と、各ソース電極に導電接触す
る検出電極を持つ１又は２以上の検出単位素子とを備
え、各単位素子は、第１導電形の半導体基体上にゲート
絶縁膜を介して形成されたゲート電極と、このゲート電
極をマスクとして２重拡散により該半導体基体の表面に
形成された第２導電形ウェル及びこのウェル内の第１導
電形の該ソース層とを有する縦型MOS構造であり、各検
出電極が共通接続されている電流検出端子と該共通ソー
ス電極との間に接続された検出抵抗を備えたMOS型半導
体装置であって、隣接する該主単位素子と該検出単位素
子における第２導電形ウェル相互の距離が隣接する該主
単位素子同士における第２導電形ウェル相互の距離に比
して長く、該検出抵抗は前記半導体基体上に形成された
ポリシリコン抵抗又は拡散抵抗であることを特徴とする
電流検出端子を備えたMOS型半導体装置。 - 【請求項４】前記検出単位素子のオン抵抗が前記主単位
素子のそれに比して低いことを特徴とする請求項第１項
乃至第３項のいずれか一項に記載の電流検出端子を備え
たMOS型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071397A JP2876694B2 (ja) | 1990-03-20 | 1990-03-20 | 電流検出端子を備えたｍｏｓ型半導体装置 |
| DE4109183A DE4109183C2 (de) | 1990-03-20 | 1991-03-20 | MOS-Halbleiterbauelement mit Stromdetektoranschluß |
| US07/672,381 US5097302A (en) | 1990-03-20 | 1991-03-20 | Semiconductor device having current detection capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071397A JP2876694B2 (ja) | 1990-03-20 | 1990-03-20 | 電流検出端子を備えたｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270274A JPH03270274A (ja) | 1991-12-02 |
| JP2876694B2 true JP2876694B2 (ja) | 1999-03-31 |
Family
ID=13459342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071397A Expired - Fee Related JP2876694B2 (ja) | 1990-03-20 | 1990-03-20 | 電流検出端子を備えたｍｏｓ型半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US5097302A (ja) |
| JP (1) | JP2876694B2 (ja) |
| DE (1) | DE4109183C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101413294B1 (ko) | 2013-03-28 | 2014-06-27 | 메이플세미컨덕터(주) | 전력용 센스 모스펫 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280475A (ja) * | 1991-03-08 | 1992-10-06 | Fuji Electric Co Ltd | 半導体スイッチング装置 |
| JP2973588B2 (ja) * | 1991-06-10 | 1999-11-08 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| DE4219019B4 (de) * | 1991-06-10 | 2004-12-16 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleiterbauelement |
| DE4245057B4 (de) * | 1991-06-10 | 2007-06-14 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleiterbauelement |
| US5543632A (en) * | 1991-10-24 | 1996-08-06 | International Business Machines Corporation | Temperature monitoring pilot transistor |
| US5289028A (en) * | 1991-11-04 | 1994-02-22 | Motorola, Inc. | High power semiconductor device with integral on-state voltage detection structure |
| US5243211A (en) * | 1991-11-25 | 1993-09-07 | Harris Corporation | Power fet with shielded channels |
| JP2519369B2 (ja) * | 1992-03-05 | 1996-07-31 | 株式会社東芝 | 半導体装置 |
| US5453390A (en) * | 1992-03-30 | 1995-09-26 | Nippondenso Co., Ltd. | Method of producing semiconductor device with current detecting function |
| JP3175852B2 (ja) * | 1992-03-30 | 2001-06-11 | 株式会社デンソー | 半導体装置及びその製造方法 |
| GB9207849D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor device |
| JPH07146722A (ja) * | 1993-10-01 | 1995-06-06 | Fuji Electric Co Ltd | トランジスタ用過電流保護装置 |
| JP3125529B2 (ja) * | 1993-08-23 | 2001-01-22 | 富士電機株式会社 | 半導体装置 |
| JP3125546B2 (ja) * | 1993-12-01 | 2001-01-22 | 富士電機株式会社 | 加速度センサ |
| JPH07235672A (ja) | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP3361874B2 (ja) * | 1994-02-28 | 2003-01-07 | 三菱電機株式会社 | 電界効果型半導体装置 |
| JP3156487B2 (ja) * | 1994-03-04 | 2001-04-16 | 富士電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| JP3226075B2 (ja) * | 1994-06-22 | 2001-11-05 | 富士電機株式会社 | たて型ｍｏｓ半導体装置 |
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| JP3228093B2 (ja) * | 1995-06-28 | 2001-11-12 | 富士電機株式会社 | 高耐圧ｉｃ |
| US5883402A (en) * | 1995-11-06 | 1999-03-16 | Kabushiki Kaisha Toshiba | Semiconductor device and protection method |
| DE10155373A1 (de) * | 2001-11-10 | 2003-05-28 | Bosch Gmbh Robert | Verfahren zum Erfassen von Strömen in einem Halbleiterbauelement mit einem Multi-Zellen-Stromsensor |
| DE10200649A1 (de) * | 2002-01-10 | 2003-07-24 | Infineon Technologies Ag | Verfahren zum Testen eines zellenartig aufgebauten Leistungshalbleiterbauelements |
| JP2004319861A (ja) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | 半導体装置 |
| CN103022115B (zh) * | 2008-01-29 | 2015-09-02 | 富士电机株式会社 | 半导体装置 |
| JP5481030B2 (ja) * | 2008-01-30 | 2014-04-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5755533B2 (ja) * | 2011-08-26 | 2015-07-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015119521A (ja) * | 2013-12-17 | 2015-06-25 | サンケン電気株式会社 | 半導体装置及びスイッチング回路 |
| JP6338776B2 (ja) | 2015-07-02 | 2018-06-06 | 三菱電機株式会社 | 半導体装置 |
| DE102018114591B4 (de) * | 2018-06-18 | 2021-09-02 | Infineon Technologies Ag | Transistorbauelement |
| CN112071914B (zh) * | 2020-09-24 | 2022-04-08 | 电子科技大学 | 带有mos单元和电压感测及控制单元的半导体器件 |
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|---|---|---|---|---|
| US4783690A (en) * | 1983-09-06 | 1988-11-08 | General Electric Company | Power semiconductor device with main current section and emulation current section |
| US4553084A (en) * | 1984-04-02 | 1985-11-12 | Motorola, Inc. | Current sensing circuit |
| JP2550702B2 (ja) * | 1989-04-26 | 1996-11-06 | 日本電装株式会社 | 電力用半導体素子 |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101413294B1 (ko) | 2013-03-28 | 2014-06-27 | 메이플세미컨덕터(주) | 전력용 센스 모스펫 |
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