JP2715399B2 - 電力用半導体装置 - Google Patents

電力用半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、通電電流を検出する電
流検出機能を有する電力用半導体装置に関する。
【０００２】
【従来の技術】電力用半導体装置は、モータを駆動する
電流のような電力レベルの電流を流すように設計された
素子であり、下記の二つの基本的な理由から電力用半導
体装置の通電電流を検出することが必要である。第１
は、モータ等の負荷が所定の電力レベルで駆動されてい
るかどうかを検出するためである。第２は、負荷と電力
用半導体装置を破壊から防止するために、過負荷時の過
大電流を検出するためである。
【０００３】これらの目的のために種々の電流検出方式
が提案されているが、この中で電流検出の機能を電力用
半導体装置に付加しても、新たな電力損失が発生しない
高感度な電流検出方式として、特開昭６３−１２１７５
号公報に示される電流検出機能付半導体装置がある。該
半導体装置の構造を図６に示し、その構成を説明する。
図６において概略的には、電流検出部２２と電力制御部
を成す複数のｎチャネル縦型ＭＯＳＦＥＴであるユニッ
トセルで構成され、この電力制御部のうち電流検出部２
２に隣接した一部のユニットセルが被電流検出部２１を
構成する。
【０００４】まず電力制御部の構成は、ｎ+ 型基板１の
表面にｎ- 型ドレイン層２を形成し、該ドレイン層２の
表面を酸化してゲート酸化膜３を形成し、このゲート酸
化膜の上に所定形状にパターニングされたゲート電極４
を形成する。このゲート電極４をマスクとし、このゲー
ト電極４の幅ｌ１を設定することにより、ドレイン層２
の表面の所定領域に所定間隔でｐ型ベース領域７ａを拡
散し、このｐ型ベース領域７ａ内にｎ+ 型ソース領域８
ａを拡散する。
【０００５】ｎ+ 型ソース領域８ａの形成されないｐ型
ベース領域７ａの表面付近の一部がチャネル９ａにな
る。ゲート電極４は層間絶縁膜５で被覆される。ｎ+ 型
ソース領域８ａとｐ型ベース領域７ａの表面にオーミッ
ク接触したソース電極６ａが形成される。ｎ+ 型基板１
の裏面にオーミック接触したドレイン電極１０が形成さ
れ、このドレイン電極１０はドレイン端子Ｄに接続され
る。また、ソース電極６ａはソース端子Ｓに、ゲート電
極４はゲート端子Ｇにそれぞれ接続される。
【０００６】次に電流検出部２２の構成は、所定形状に
パターニングされたゲート電極４をマスクとし、このゲ
ート電極４の幅ｌ２を設定することにより、ｎ- 型ドレ
イン層２の表面のチャネル９ａから所定の間隔だけ離間
してｐ型シールド領域７ｂを拡散し、このｐ型シールド
領域７ｂ内にｎ+ 型プローブ領域８ｂを拡散する。ｎ +
型プローブ領域８ｂの形成されないｐ型シールド領域７
ｂ表面付近の一部がチャネル９ｂになる。
【０００７】ｐ型シールド領域７ｂの表面はソース電極
６ａにオーミック接触する。またプローブ領域８ｂはプ
ローブ電極電極６ｂにオーミック接触し、さらにプロー
ブ端子Ｐに接続される。
【０００８】図６に示す電流検出機能付半導体装置の電
流検出の原理は、二重拡散型の縦型ＭＯＳＦＥＴのチャ
ネル抵抗を電流検出手段として利用するものである。す
なわち図６において、素子を流れるキャリアである電子
の流れ経路は経路３０で示す如く、ソース端子Ｓ→ソー
ス電極６ａ→ソース領域８ａ→チャネル９ａ→ｎ- 型ド
レイン層２→ｎ+ 型基板１→ドレイン電極１０→ドレイ
ン端子Ｄである。
【０００９】チャネル９ａのチャネル抵抗による電圧降
下を検出する経路は経路３１で示す如く、アキュムレー
ション領域１１→チャネル９ｂ→ｎ+ 型プローブ領域８
ｂ→プローブ電極６ｂ→プローブ端子Ｐであり、チャネ
ル９ａのチャネル抵抗による電圧降下がプローブ端子Ｐ
とソース端子Ｓの端子間に出力される。また、ｐ型シー
ルド領域７ｂによりｎ+ 型プローブ領域８ｂがｎ- 型ド
レイン層２等の電圧，電流値の変化が激しい領域から電
気的に遮蔽されているため、プローブ端子Ｐにおいてノ
イズが少なくＳ／Ｎ比の高い電流検出が行える特長があ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、図６に
示すようなチャネル抵抗を電流検出手段として利用する
従来技術では次の問題点があった。
【００１１】チャネル抵抗が温度に依存して変化する
ため、高精度な電流検出が困難である。チャネル抵抗
がゲート電圧に依存して変化するため、ゲート電圧が一
定でない条件下では高精度な電流検出が困難である。
【００１２】本発明は上記問題点に鑑みたものであり、
温度やゲート電圧が変化しても、電力用半導体装置内に
備えた補償抵抗部によりこれらの変化の影響を補償し、
高精度な電流検出が行えるようにした電力用半導体装置
を提供することを目的とする。
【００１３】
【発明の概要】上記の目的を達成するために、本発明の
電力用半導体装置は、複数のユニットセルが並列接続さ
れて成る電力制御部の該ユニットセルのチャネル部のチ
ャネル抵抗が、該電力制御部の通電電流を検出する手段
として機能するべく構成された電圧検出部を備えた絶縁
ゲート型の電力用半導体装置において、絶縁ゲート構造
のチャネル部を含む補償抵抗部を備え、該補償抵抗部の
抵抗と前記電力制御部のユニットセルのチャネル抵抗の
電気的特性の対称性が良い構成としている。
【００１４】
【実施例】以下、本発明を図面に示す実施例により詳細
に説明する。 （第１実施例）図１，２は本発明をｎチャネルの縦型Ｍ
ＯＳＦＥＴに適用した場合の第１実施例であり、図１は
平面図、図２（ａ）は図１におけるＡ−Ａ断面図、図２
（ｂ）は図１におけるＢ−Ｂ断面図である。
【００１５】概略的には、電力用半導体装置１００にお
いて、電力制御部１０１は複数のｎチャネル縦型ＭＯＳ
ＦＥＴのユニットセル２０から成り、この電力制御部１
０１の一部のユニットセルから成る被電流検出部２１，
電流検出部２２、及び横型ＭＯＳＦＥＴである補償抵抗
部２３から成る。尚、電流検出部２２はプローブ端子Ｐ
とソース端子Ｓとの端子間電圧を検出しているため、作
用的には電圧検出部だが、その目的上電流検出部と表現
する。
【００１６】なお、図１，２において図６と共通の構成
部分は同一符号が付してあり、その説明は省略する。そ
うでない符号で指示された補償抵抗部２３についてその
構成と概略の作製方法を説明する。 補償抵抗部２３に
おいて、所定形状にパターニングされたゲート電極４を
マスクとし、このゲート電極４の幅ｌ３を設定すること
により、シールド領域７ｂに隣接してｎ- 型ドレイン層
２の表面にｐ型ベース層７ｃを拡散し、このｐ型ベース
領域７ｃ内にｎ+ 型ソース領域８ｄを拡散する。また、
ｎ+ 型ソース領域８ｄの拡散と同時に、ｐ型シールド領
域７ｂ内にｎ+ 型ドレイン領域８ｃを拡散する。ここ
で、ｐ型シールド領域７ｂとｐ型ベース領域７ｃを拡散
にて同時に形成する時に、横方向拡散により互いの領域
の一部が重なってブリッジ領域１２が形成されるべくゲ
ート電極の幅ｌ３を狭く設定して、このブリッジ領域１
２によりチャネル９ｃをｎ- 型ドレイン領域２から電気
的に遮蔽する。
【００１７】また、図２（ｂ）のＢ−Ｂ断面図に示すよ
うに、補償抵抗部の横型ＭＯＳＦＥＴにおいて、そのゲ
ート電極４下にはゲート電極に沿ってｐ型のブリッジ領
域１２が連続して形成される。従って、セル側に連なる
ゲート電極下において、絶縁膜を一部厚くし、チャネル
９ｃのチャネルストッパ１５を形成する。このチャネル
ストッパ１５は図示しない電極パッド下に形成する厚い
フィールド酸化膜と同時に、ＬＯＣＯＳ法により形成す
ることができる。また、７ｄは耐圧を確保するｐ型シー
ルド層であり、前述のシールド領域７ｂ，または図示し
ないパッド下に形成するシールド領域にｐ型ウエル層を
形成する際に同時に形成することができる。
【００１８】ｐ型ベース領域７ｃ及びｎ+ 型ソース領域
８ｄの表面はソース電極６ａとオーミック接触し、ｎ+
型ドレイン領域８ｃの表面は補償抵抗電極６ｃにオーミ
ック接触する。この補償抵抗電極６ｃは補償抵抗端子Ｒ
に接続される。
【００１９】次に、上記構成の電極用半導体装置１００
において、補償抵抗部２３を付加することにより電流検
出誤差が補償できる理由を図３，図４の特性図、及び図
５の電気回路図を用いて以下に説明する。
【００２０】図３は、ゲート電圧とドレイン電流が一定
の条件下において、プローブ端子Ｐとソース端子Ｓの端
子間の検出電圧ＶPS（以下、検出電圧ＶPSと略記）と、
補償抵抗端子Ｒとソース端子Ｓの端子間の抵抗ＲRS（以
下、抵抗ＲRSと略記）を２５℃の値で正規化した温度特
性を示す。図３より、検出電圧ＶPSと抵抗ＲRSの温度特
性は共に直線であり、かつ互いに温度特性が良く一致す
る。
【００２１】図４は、ドレイン電流と温度が一定の条件
下において、検出電圧ＶPSと抵抗Ｒ RSをゲート電圧５Ｖ
の値で正規化したゲート電圧特性を示す。図４より、検
出電圧ＶPSと抵抗ＲRSのゲート電圧特性は、共にゲート
電圧が低い領域で大きく変化するが、両者のゲート電圧
特性は互いに良く一致する。
【００２２】次に、図３及び図４に示される検出電圧Ｖ
PSと抵抗ＲRSの温度特性とゲート電圧特性が互いに良く
一致する理由を以下に述べる。一般にｎチャネルＭＯＳ
ＦＥＴにおいて、ＶD 《（ＶG −ＶT ）を満足する小さ
なＶD のリニア動作領域では、チャネル抵抗ＲCHは数式
１で与えられる。
【００２３】
【数１】
【００２４】またここで、閾電圧ＶT は次式で与えられ
る。
【００２５】
【数２】
【００２６】ただし、数式１，２の各パラメータにおい
て、ＶD はドレイン電圧、ＶG はゲート電圧、ＶT は閾
電圧、ＶFBはフラットバンド電圧、Ｌはゲート長、Ｗは
ゲート幅、ＴOXはゲート酸化膜の厚さ、μeff はチャネ
ル領域の実効的な移動度、ε oxはゲート酸化膜の誘電
率、φF は強反転時の表面ポテンシャル、ＮA はアクセ
プタ不純物密度、ｑは電荷素量である。
【００２７】数式１，２にもとづくと、図２（ａ）にお
いて、被電流検出部２１のチャネル９ａのチャネル抵抗
ＲCHA は、チャネル９ａと、このチャネル９ａの上に形
成されたゲート酸化膜３及びゲート電極４で構成される
構造における上述の各パラメータにより決定される。ま
た、補償抵抗部２３のチャネル９ｃのチャネル抵抗Ｒ
CHC も、チャネル９ｃと、このチャネル９ｃの上に形成
されたゲート酸化膜３及びゲート電極４で構成される構
造における上述の各パラメータにより決定される。
【００２８】ここで、ベース領域７ａ，シールド領域７
ｂ及びベース領域７ｃが共に同時に、またソース領域８
ａ，ドレイン領域８ｃ及びソース電極８ｄが共に同時
に、ゲート電極４をマスクとしてＤＳＡ技術による横方
向拡散によりチャネル９ａとチャネル９ｃが形成され
る。また、チャネル９ａ及びチャネル９ｃの上のゲート
酸化膜３も同時に形成され、さらに、チャネル９ａ及び
チャネル９ｃの上方に位置するゲート電極３も同時に形
成される。この結果、チャネル抵抗ＲCHA とチャネル抵
抗ＲCHC を決定するパラメータのうち、とくに閾電圧を
決定するＶFB，φF,Ｔox，ＮA が共に等しく、数式１中
のμeff も共に等しくなる。また、ゲート電極４は共通
であるため共に等しいゲート電圧ＶG が印加される。従
って、チャネル抵抗ＲCHA とチャネル抵抗ＲCHC の温度
依存性及びゲート電圧依存性は互いに等しくなる。すな
わち、
【００２９】
【数３】ＲCHA ＝ｋ1 ×ＲCHC となる。
【００３０】ただし、数式３において、ｋ1 は温度，ゲ
ート電圧に対して変化しない定数である。次に、被電流
検出部２１のチャネル抵抗ＲCHA と検出電圧ＶPSの関係
を説明する。まず、チャネル抵抗ＲCHA と、これに流れ
るチャネル電流ＩCHA により生じた電圧降下ＶCHA は次
式で与えられる。
【００３１】
【数４】ＶCHA ＝ＩCHA ×ＲCHA 電力制御部１０１に流れる全電流すなわちドレイン電流
ＩD と、チャネル電流ＩCHA はそれぞれのユニットセル
数の比に等しく、次の数式５が成立する。
【００３２】
【数５】ＩCHA ＝ｋ2 ×ＩD ただし、ｋ2 は構造で決まる定数である。
【００３３】これら数式４，５よりＩCHA を消去すると
次式を得る。
【００３４】
【数６】ＶCHA ＝ｋ2 ×ＲCHA ×ＩD 電圧降下ＶCHA は、図２（ａ）において経路３１に示す
如く、アキュムレーション領域１１→チャネル９ｂ→ｎ
+ 型ソース領域８ｂ→プローブ電極６ｂの経路でプロー
ブ端子Ｐに導かれるが、この経路に電流は流れないかま
たは微少であるときは、アキュムレーション領域１１の
抵抗ＲACC とチャネル９ｂの抵抗ＲCH B による電圧降下
は皆無である。従って、電圧降下ＶCHA は変化すること
なくプローブ端子Ｐに導かれて、次の数式７が成立す
る。
【００３５】
【数７】ＶPS＝ＶCHA 数式７より、数式６のＶCHA をＶPSに置き換えて、
【００３６】
【数８】ＶPS＝ｋ2 ×ＲCHA ×ＩD ここで、数式３，８から、ＲCHA を消去すると、
【００３７】
【数９】ＶPS＝ｋ1 ×ｋ2 ×ＩD ×ＲCHC となる。
【００３８】そして、チャネル抵抗ＲCHC は補償抵抗端
子Ｒとソース端子間の抵抗ＲRSにほぼ等しいことが明ら
かであるから、数式９のＲCHC をＲRSで置き換えて次式
を得る。
【００３９】
【数１０】ＶPS＝ｋ1 ×ｋ2 ×ＩD ×ＲRS すなわち、この数式１０から、ドレイン電極ＩD が一定
の場合、検出電圧ＶPSはＲRSに比例することが明らかで
あり、両者の温度依存性及びゲート電圧依存性が互いに
等しいことが証明される。
【００４０】次に、図５に示す電気回路図を用いて、図
１，図２に示した電流検出部と電流検出誤差の補償部を
有する電力用半導体装置１００の実際の使用について説
明する。図５は、電流検出誤差の補償された高精度の電
流信号を出力するための電気回路図の一例を示し、概略
的には、電力用半導体装置１００のプローブ端子Ｐと補
償抵抗端子Ｒの電位差がゼロになるように、補償抵抗端
子Ｒに比較電流を供給し、このときの電流値を固定抵抗
で電圧値に変換して、これを信号として出力するもので
ある。
【００４１】図５の構成を説明する。ゲート端子Ｇには
図示しない信号発生器に接続され、電力用半導体装置１
００を作動させるための駆動信号がゲート端子Ｇに印加
される。ドレイン端子Ｄには負荷を介して直流電源２１
０の正極端子に接続される。プローブ端子Ｐは演算増幅
器２０１の非反転入力端子に接続される。補償抵抗端子
Ｒは演算増幅器２０１の反転入力端子とトランジスタ２
０２のエミッタ端子に共通に接続される。トランジスタ
２０２のベース端子は演算増幅器２０１の出力端子に接
続され、またコレクタ端子は固定抵抗２０３を介して直
流電源２１１の正極端子に接続される。ソース端子Ｓは
直流電源２１０及び２１１の負極端子に共通に接続され
る。
【００４２】上記構成において作動を説明する。図５に
おいて、比較電流ＩR は補償抵抗端子Ｒを経由して、図
２（ａ）の経路３２に示す如く補償抵抗部２３に流れ、
抵抗ＲRSにより補償抵抗端子Ｒとソース端子Ｓの端子間
に比較電圧ＶRSが生じる。Ｖ RSは抵抗ＲRSを用いて、次
式で与えられる。
【００４３】
【数１１】ＶRS＝ＩR ×ＲRS 演算増幅器２０１は、比較電圧ＶRSと検出電圧ＶPSの差
ΔＶを検出し、このΔＶがゼロになるようにトランジス
タ２０２を介して、比較電流ＩR を増減することによっ
てフィードバック制御する。この結果、次の数式１２が
成立する。
【００４４】
【数１２】ＶRS＝ＶPS そして、数式１０，１１を数式１２に代入し、ＶRS, Ｖ
PSを消去すると次式を得る。
【００４５】
【数１３】ＩR ＝ｋ1 ×ｋ2 ×ＩD この数式１３より、比較電流ＩR は電力制御部のドレイ
ン電流ＩD に比例した値であることが証明される。
【００４６】図５において、トランジスタ２０２は電流
増幅率が十分大きいものを使用してあり、エミッタ電流
とコレクタ電流はほぼ等しい。従って、コレクタ端子を
介して固定抵抗２０３にも比較電流ＩR が流れ、電流信
号としての出力ＶOUT は次式に示されるべく、ドレイン
電流ＩD に比例した値になる。
【００４７】
【数１４】 ＶOUT ＝ＩR ×ＲL ＝ｋ1 ×ｋ2 ×ＲL ×ＩD ただし、数式１４においてＲL は固定抵抗２０３の抵抗
値である。 以上説明したように、本第１実施例によれ
ば、温度，ゲート電圧に依存しない高精度の電流検出
が、ｎチャネルの縦型ＭＯＳＦＥＴにおいて可能とな
る。
【００４８】（第２実施例）図７は、本発明の第２実施
例による電力用半導体装置の構造図のうち、第１実施例
と異なる補償抵抗部に限定して示した要部断面図であ
る。同図において、図６及び図２と共通の構成部分は同
一指示番号により指示されており、その説明は省略す
る。そうでない符号で指示された構成と概略の作製方法
を説明する。
【００４９】図７において、ゲート電極４をマスクとし
てｐ型シールド領域７ｂとｐ型ベース領域７ｃを拡散に
て同時に形成する時、横方向拡散によっても互いの領域
が所定の間隔で離間すべく、ゲート電極４の幅をｌ３′
に広く設定したことが第１実施例と異なる。なお、チャ
ネル９ｃがｎ- ドレイン層２より電気的に遮蔽されるよ
うに、ｐ型シールド領域７ｂとｐ型ベース領域７ｃで挟
まれた領域に、ｐ型シールド領域７ｂ及びｐ型ベース領
域７ｃと一部が重なる領域を持つｐ型ブリッジ領域１２
をイオン注入等の方法により予め形成するようにしてい
る。
【００５０】本実施例構造によっても、上記第１実施例
と同様の効果を得ることができる。 （第３実施例）図８は、本発明の第３実施例による電力
用半導体装置の構造図のうち、第１実施例と異なる電流
検出部と補償抵抗部に限定して示した要部断面図であ
る。同図において、図６及び図２と共通の構成部分は同
一指示番号により指示されており、その説明は省略す
る。そうでない符号で指示された構成を説明する。図８
が図２（ａ）と異なる点は、ｐ型シールド領域７ｂがｐ
型シールド領域７ｂ′とｐ型シールド領域７ｂ″の２つ
に分離されていることであり、これらの２つの領域はそ
れぞれの表面でソース電極６ａにオーミック接触する。
本構成によっても、上記第１実施例と同様の効果を得る
ことができる。
【００５１】（第４実施例）図９は、本発明の第４実施
例による電力用半導体装置の断面構造図であり、本発明
をトレンチゲート構造のｎチャネルの縦型ＭＯＳＦＥＴ
に適用した場合を示す。同図において、図２（ａ）と構
造上あるいは機能上共通の構成部分は同一指示番号によ
り指示されており、その説明については省略する。
【００５２】図９において、その構成と概略の作製方法
を説明する。ｎ-型ドレイン層２の表面において、電力
制御部１０１のユニットセル２０と、被電流検出部２１
の所定領域にｐ型拡散層を形成し、このｐ型拡散層内に
ｎ+ 型拡散層を形成する。これらのｐ型拡散層とｎ+ 型
拡散層を貫通してトレンチゲート構造を形成し、この側
壁にゲート酸化膜３，ゲート電極４、及びチャネル９
ａ，９ｂを形成する。またトレンチゲート構造の形成と
同時に、ｐ型ベース領域７ａ，ｐ型シールド領域７ｂ，
ｎ+ 型ソース領域８ａ、及びｎ+ 型プローブ領域８ｂを
分離形成する。
【００５３】次に、補償抵抗部２３を説明する。ｎ- 型
ドレイン層２の表面において、補償抵抗部２３の所定領
域にｐ型拡散層を形成し、このｐ型拡散層内にｎ+ 型拡
散層を形成する。このｎ+ 型拡散層を貫通し、ｐ型拡散
層の途中で止めるように溝を形成したトレンチゲート構
造を形成し、その側壁にゲート酸化膜３，ゲート電極
４、及びチャネル９ｃを形成する。またトレンチゲート
構造の形成と同時に、ｐ型ベース領域７ｃ，ｎ+ 型ドレ
イン領域８ｃ、及びｎ+ 型ソース領域８ｄを分離形成し
ている。なお、ユニットセル２０，被電流検出部２１，
電流検出部２２及び補償抵抗部２３におけるｐ型拡散
層，ｎ+ 型拡散層，ゲート酸化膜３，ゲート電極４は同
時に形成することができる。
【００５４】以上、図７，８、及び９に示した第２，３
及び４実施例においても、本発明の効果は損なわれるこ
となく図３，４と同等の特性が得られ、さらに図５の電
気回路図の構成により第１実施例と同等の温度及びゲー
ト電圧に対する補償効果が得られ、高精度の電流検出機
能を持つｎチャネル型の縦型ＭＯＳＦＥＴを得ることが
できる。
【００５５】（第５実施例）図１０は、本発明の第５実
施例による電力用半導体装置の断面構造図であり、図２
（ａ）と共通の構成部分は同一指示番号により指示され
ており、その説明は省略する。以下、本第５実施例の特
徴部分について、その構成と概略の作製方法を説明す
る。
【００５６】第５実施例は概略的には、図４に示す検出
電圧ＶPSと抵抗ＲRSのゲート電圧特性の数％の差を小さ
くして電流検出精度をより高めるために、補償抵抗部２
３のチャネル部の不純物濃度ＮACと被電流検出部２１の
チャネル部の不純物濃度ＮAAとを変えることにより閾電
圧を変化する方法に関するものである。
【００５７】図１０において、ゲート電極４を形成する
前工程において、補償抵抗部２３のチャネル９ｃとなる
部分にｎ型またはｐ型の不純物を所定量拡散しておく。
一方、この時、ユニットセル２０および被電流検出部２
１の被検出ユニットセルのチャネル９ａ（第５実施例に
おいては、チャネル９ａは被電流検出部２１のユニット
セルのチャネルだけでなく、電力制御部１０１のユニッ
トセル２０のチャネルも指示するものとする）となる部
分には不純物拡散は行わない。
【００５８】この結果、補償抵抗部２３のチャネル９ｃ
の閾電圧ＶTCをΔＶTC（以下、閾電圧シフト量と略称）
だけ変化させることができる。すなわち、
【００５９】
【数１５】ＶTC´＝ＶTC−ΔＶTC ただしＶTC，ＶTC´は、それぞれ閾電圧制御をしない場
合と、した場合の閾電圧である。なお、ΔＶTCはチャネ
ル９ｃの部分に拡散された不純物（以下、閾電圧制御用
不純物拡散と称す）の量で制御することができる。
【００６０】次に、補償抵抗部２３の閾電圧変化量ΔＶ
TCの最適値を決める要因について説明する。まず第１
に、図２（ａ）に示す補償抵抗部２３にブリッジ領域１
２を形成するために、ｐ型シールド領域７ｂとｐ型ベー
ス領域７ｃが横方向拡散により一部が重なるように接近
して形成すると、チャネル９ｃの不純物濃度分布は接近
させない場合に比べて変化する。すなわち、領域７ｂと
領域７ｃを接近させない場合の不純物分布は、図２
（ａ）の被電流検出部２１のチャネル９ａに相当しチャ
ネル９ａの閾電圧ＶTaに等しくなるのに対し、一部が重
なるように接近して形成するとΔＶTC1 だけ増加する。
すなわち、次式の関係が成立する。
【００６１】
【数１６】ＶTC＝ＶTa＋ΔＶTC1 従って、閾電圧制御用不純物拡散によりチャネル９ｃの
閾電圧をΔTC1 だけ減少させれば、図４に示す検出電圧
ＶPSと抵抗ＲRSのゲート電圧特性の差に関して、不純物
分布の変化に起因する成分を無くすことができ、とくに
ゲート電圧の低い電圧領域、たとえば５Ｖ以下の領域に
おいて電流検出精度を高めることができる。
【００６２】第２に、上記第１実施例においては検出電
圧ＶPSを図２（ａ）の被電流検出部２１のチャネル９ａ
の抵抗ＲCHA の電圧効果ＶCHA のみについて考慮した
が、厳密に言えばアキュムレーション領域１１の抵抗Ｒ
ACC が抵抗ＲCHA に比べて小さいながら存在し、その電
圧降下ＶACC を加えた電圧が検出電圧ＶPSに等しい。す
なわち、
【００６３】
【数１７】ＶPS＝ＶCHA ＋ＶACC となる。
【００６４】これに対して、抵抗ＲRSの成分はチャネル
９ｃの抵抗ＲCHC のみである。ここで、ゲート電圧依存
性はアキュムレーション領域に比べてチャネルの方が大
きいから、ゲート電圧依存性は抵抗ＲRSに比べて検出電
圧ＶPSの方が小さい。数式１からチャネル抵抗ＲCHは
（ＶG −ＶT ）に反比例するから、ＶTを小さく設定す
ればＲCHのゲート電圧依存性を減少させることができ
る。この関係を利用して、図４に示す検出電圧ＶPSと抵
抗ＲRSのゲート電圧特性の差を小さくすべく、閾電圧制
御用不純物拡散により補償抵抗部２３のチャネル９ｃの
閾電圧ＶTCをΔＶTC2 だけ減少させる。すなわち、
【００６５】
【数１８】ＶTC´＝ＶTC−ΔＶTC2 この方法により、図４に示す検出電圧ＶPSと抵抗ＲRSの
ゲート電圧特性の差に関して、アキュムレーション領域
１１の有無に起因する成分を無くすことができ、とくに
ゲート電圧の高い電圧領域、たとえば５Ｖ以上の領域に
おいて電流検出精度を高めることができる。
【００６６】以上の説明より、数式１６に示すΔＶTC1
と数式１８に示すΔＶTC2 を加算した値を数式１５に示
す閾電圧シフト量ΔＶTCとする。
【００６７】
【数１９】ΔＶTC＝ΔＶTC1 ＋ΔＶTC2 すなわち、図１０に示す本実施例の補償抵抗部２３は、
前述したように閾電圧制御用不純物拡散により閾電圧Ｖ
TCを数式１９に示すΔＶTCだけシフトさせた結果、図４
に示す検出電圧ＶPSと抵抗ＲRSのゲート電圧特性の差を
極めて小さくすることができる。そして、図１０に示す
構造を備えた電力用半導体装置を使用して図５に示す電
気回路を構成すれば、極めて高精度の電流検出が可能に
なる。
【００６８】（第６実施例）図１１は、本発明の第６実
施例による電力用半導体装置の断面構造図であり、図２
（ａ）と共通の構成部分は同一指示番号により指示され
ており、その説明は省略する。以下、本第６実施例の特
徴部分において、その構成と概略の作製方法を説明す
る。
【００６９】第６実施例は概略的には、上記第５実施例
と同様に図４に示す検出電圧ＶPSと抵抗ＲRSのゲート電
圧特性の数％の差を小さくして電流検出精度を高めるこ
とを目的とし、補償抵抗部２３のゲート酸化膜の厚さを
変えることにより閾電圧を変化させる方法に関するもの
である。
【００７０】図１１において、ゲート酸化膜を形成する
工程において、補償抵抗部２３のゲート酸化膜３´の厚
さＴOXC をユニットセル２０（第６実施例においては、
ユニットセル２０は電力制御部１０１のユニットセルだ
けでなく、被電流検出部２１のユニットセルも指示する
ものとする）のゲート酸化膜３の厚さＴOXA よりも薄く
設定する。すなわち、
【００７１】
【数２０】ＴOXC ＜ＴOXA この結果、数式２に従って補償抵抗部２３のチャネル９
ｃの閾電圧ＶTCをΔＶTC（以下、閾電圧シフト量と略
称）だけ変化させることができる。すなわち、
【００７２】
【数２１】ＶTC´＝ＶTC−ΔＶTC ただしＶTC，ＶTC´は、それぞれＴOXC ＝ＴOXA の場合
と、ＴOXC ＜ＴOXA の場合の閾電圧である。
【００７３】数式２１は前述の第５実施例の数式１５と
同じであるから、第６実施例においても数式１９で与え
られる閾電圧シフト量ΔＶTCを与えれば、第５実施例と
同じ効果が得られ、図４に示す検出電圧ＶPSと抵抗ＲRS
のゲート電圧特性の差を極めて小さくすることができ
る。そして、図１１に示す構造を備えた電力用半導体装
置を使用して図５に示す電気回路を構成すれば、極めて
高精度の電流検出が可能になる。
【００７４】以上、図１１に示す構造のみについて説明
したが、勿論図７，図８および図９に示す別の構造に適
用しても図１１と同様の効果が得られ、高精度の電流検
出が可能になる。
【００７５】（第７実施例）図１２は本発明第７実施例
による電力用半導体装置の断面構造図であり、図２
（ａ）と共通の構成部分については同一指示番号が付し
てある。以下、本実施例の特徴とする構成と概略の作製
方法について説明する。
【００７６】第７実施例は概略的には図４に示す検出電
圧ＶPSと抵抗ＲRSのゲート電圧特性の数％の差を小さく
して電流検出精度を高めることを目的とし、チャネル抵
抗Ｒ CHC からなる補償抵抗部２３に直列に拡散抵抗を付
加するものである。図１２において、領域２４に形成し
たｐ型拡散層７ｅがこの拡散抵抗に相当する。尚、この
ｐ型拡散層７ｅはｐ型領域７ａ，７ｂ，７ｃの拡散と同
時に形成することができ、後述する抵抗値Ｒｅを有する
ように、不純物濃度，大きさ（形状）等を決定するよう
にすればよい。また、領域２４の拡散層７ｅと領域２３
のｎ+ 型ドレイン領域８ｃとの接続を行う電極６ｄは、
ソース電極６ａと同時に形成することができる。本構造
の構成にあたって、実質的に工程数が増加することはな
い。
【００７７】次に、ｐ型拡散層７ｅにて設定する抵抗値
Ｒｅについて説明する。上述の第５実施例にて数式１７
により示したように、図２（ａ）においてゲート電圧依
存性はチャネル抵抗ＲCHC すなわち補償抵抗ＲRSに比べ
て検出電圧ＶPSの方が小さくなる。一方、図１２におい
て補償抵抗ＲRSはチャネル抵抗ＲCHC のみならず拡散抵
抗Ｒｅが含まれることになる。すなわち、
【００７８】
【数２２】ＲRS＝ＲCHC ＋Ｒｅ ここで、Ｒｅはゲート電圧に依存しない抵抗であるた
め、補償抵抗ＲRSのゲート電圧依存性はＲCHC の大きさ
を一定にし、Ｒｅの大きさを大きくすることにより小さ
くすることができる。従って、Ｒｅの大きさを同じくゲ
ート電圧に依存しないアキュムレーション領域１１の抵
抗ＲACC に応じて適当に設定し、拡散層７ｅの形状を制
御することにより検出電圧ＶPSのゲート電圧依存性と抵
抗ＲRSのゲート電圧依存性の差を小さくすることがで
き、とくにゲート電圧の高い領域，例えば５Ｖ以上にお
いて電流検出精度を向上することができる。
【００７９】また、ｐ型拡散層７ｅにより図３に示す検
出電圧ＶPSと抵抗ＲRSの温度依存性の数％の差を小さく
することができる。数式１７より検出電圧ＶPSの温度依
存性はＶCHA の温度依存性とＶACC の温度依存性の和で
表され、一方、抵抗ＲRSの温度依存性は数式２２よりＲ
CHC の温度依存性とＲｅの温度依存性の和で表される。
両者の温度依存性の差を小さくするためには、ＶCHA,Ｖ
ACC,ＲCHC の温度依存性を一定にし、ＲｅのＴＣＲ（抵
抗温度係数）を所定の値にして、ＶPS，ＲRS各々の温度
依存性を合わせこむようにすればよい。
【００８０】次にこの拡散抵抗ＲｅのＴＣＲの設定につ
いて説明する。一般に拡散抵抗は不純物濃度の増加とと
もにＴＣＲが減少することが知られている。従って、ｐ
型拡散層７ｅの不純物濃度を設定することにより実現で
きる。
【００８１】図１２において、ｐ型領域７ａ，７ｂ，７
ｃは実際には、ドレイン−ソース間耐圧を決める深い拡
散層とチャネル部を形成する浅い拡散層から成り立って
いる。これら両者間は、浅い方がより低不純物濃度とい
うように不純物濃度が異なり、従って各々のＴＣＲ（Ｔ
ＣＲ1,ＴＣＲ2 ；ＴＣＲ1 ＜ＴＣＲ2 ）は異なることに
なる。
【００８２】すなわち、ｐ型拡散層７ｅに設定する所定
のＴＣＲがＴＣＲ1とＴＣＲ2 の間にある場合は、拡散
層７ｅにおける深い拡散と浅い拡散を任意の比にて組み
合わせることにより温度依存性の数％の差をなくすこと
ができる。また、所定の不純物濃度を有する拡散層を形
成するようにしても、所定のＴＣＲを得ることができ
る。
【００８３】例えば、ＶCHA の温度依存性すなわちＲ
CHA のＴＣＲとＲCHC のＴＣＲが同等の場合にあって
は、拡散抵抗Ｒｅの大きさをアキュムレーション領域１
１の抵抗値ＲACC の大きさに応じて設定し、かつ、これ
らＲｅ，ＲACC の各ＴＣＲが同等となるように、ｐ型拡
散層７ｅの形状，不純物濃度を設定すればよい。
【００８４】このように本実施例によれば、図４に示す
検出電圧ＶPSと抵抗ＲRSのゲート電圧特性の差を極めて
小さくすることができると同時に、図３に示す両者の温
度特性の差をも極めて小さくすることができる。そし
て、図１２に示す構造を備えた電力用半導体装置を使用
して図５に示す電気回路を構成すれば、極めて高精度の
電流検出が可能となる。
【００８５】以上、種々の実施例では、電力制御部のユ
ニットセルのチャネル部と同一構造のチャネル部を含む
補償抵抗部を備え、該補償抵抗部の抵抗と前記電力制御
部のユニットセルのチャネル部の抵抗において、それぞ
れの抵抗特性が互いに等しくなるように構成された絶縁
ゲート型の電力用半導体装置を、好適な適用例としてｎ
チャネル型の縦型ＭＯＳＦＥＴに適用した場合を説明し
たが、本技術分野に専門知識を有する者にとっては多く
の変更や変形および実施例間の組み合わせの実施を行う
ことができる。
【００８６】たとえば、前記実施例においては、ｎチャ
ネル型の場合のみを示したが、ｐチャネル型にも適用可
能である。すなわち、縦型ＭＯＳＦＥＴを構成する各層
と各領域の半導体の型をｐ型のものはｎ型に、ｎ型のも
のはｐ型に変更すればよい。また、前記実施例において
は、縦型ＭＯＳＦＥＴの場合のみを示したが、絶縁ゲー
ト型バイポーラトランジスタにも適用可能である。この
場合、縦型ＭＯＳＦＥＴと異なる点は、基板の半導体型
が逆であることである。
【００８７】また前記第１〜第４実施例においては電力
制御部を構成するユニットセルのチャネル部と同一構造
のチャネル部を含む補償抵抗部としたが、必ずしも同一
構造であることが重要ではなく、前記ユニットセルとチ
ャネル部のチャネル抵抗の電気的特性の対称性が良くな
るように構成すれば同様の補償効果が得られることは言
うまでもない。
【００８８】また図５に示す回路図において、ＶPSとＶ
RSの電圧を等しくするように制御する場合についてのみ
述べたが、本質的にはＶPSとＶRSが一定の比になるよう
にすれば同一の効果が得られる。たとえばＶPSをアッテ
ネータで減衰させた後に演算増幅器２０１の＋入力端子
に入力しても同様な効果が得られる。
【００８９】
【発明の効果】以上詳述したように、本発明による絶縁
ゲート構造の電力用半導体装置は、絶縁ゲート構造のチ
ャネル部を含む補償抵抗部を備え、該補償抵抗部の抵抗
と前記電力制御部のユニットセルのチャネル部の抵抗に
おいて、各々の抵抗特性が互いに等しくなるように構成
しているために、温度やゲート電圧が変化しても電圧検
出部の電圧検出誤差は補償することができ、高精度な電
流検出を行うことができるという優れた効果が奏され
る。
【図面の簡単な説明】
【図１】本発明による好適な電力用半導体装置の第１実
施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの平面図で
ある。
【図２】図（ａ）は図１におけるＡ−Ａ断面図、図
（ｂ）は同Ｂ−Ｂ断面図である。
【図３】本発明第１実施例による電力用半導体装置のＰ
ーＳ端子間の検出電圧ＶPSとＲ−Ｓ端子間の抵抗ＲRSの
温度特性図である。
【図４】本発明第１実施例による電力用半導体装置のＰ
ーＳ端子間の検出電圧ＶPSとＲ−Ｓ端子間の抵抗ＲRSの
ゲート電圧特性図である。
【図５】本発明第１実施例による電力用半導体装置を使
用して、高精度の電流検出信号を出力するための電気回
路図である。
【図６】従来のチャネル抵抗を利用して電流検出を行う
電流検出機能付きｎチャネル型の縦型ＭＯＳＦＥＴの断
面図である。
【図７】本発明による好適な電力用半導体装置の第２実
施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの要部断面
図である。
【図８】本発明による好適な電力用半導体装置の第３実
施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの要部断面
図である。
【図９】本発明による好適な電力用半導体装置の第４実
施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの要部断面
図である。
【図１０】本発明による好適な電力用半導体装置の第５
実施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの要部断
面図である。
【図１１】本発明による好適な電力用半導体装置の第６
実施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの要部断
面図である。
【図１２】本発明による好適な電力用半導体装置の第７
実施例を示すｎチャネル型の縦型ＭＯＳＦＥＴの要部断
面図である。
【符号の説明】
１ ｎ+ 型基板 ２ ｎ- 型ドレイン層 ３ ゲート酸化膜 ４ ゲート電極 ５ 層間絶縁膜 ６ａ ソース電極 ６ｂ プローブ電極 ６ｃ 補償抵抗電極 ７ａ，７ｃ ｐ型ベース領域 ７ｂ，７ｂ′，７ｂ″ ｐ型シールド領域 ８ａ，８ｄ ｎ+ 型ソース領域 ８ｂ ｎ+ 型プローブ領域 ８ｃ ｎ+ 型ドレイン領域 ９ａ〜９ｃ チャネル １０ ドレイン電極 １１ アキュムレーション領域 １２ ｐ型ブリッジ領域 Ｄ ドレイン端子 Ｓ ソース端子 Ｇ ゲート端子 ｐ プローブ端子 Ｒ 補償抵抗端子 ２０ ユニットセル ２１ 被電流検出部 ２２ 電流検出部 ２３ 補償抵抗部 １００ 電力用半導体装置 １０１ 電力制御部 ２０１ 演算増幅器 ２０２ トランジスタ ２０３ 固定抵抗 ２１０，２１１ 直流電源

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 この半導体基板に形成され、絶縁ゲート構造を有する縦
    型のユニットセルが複数個並列接続されて構成された電
    力制御部と、 上記電力制御部の通電電流を検出すべく、上記半導体基
    板に、上記電力制御部を構成する上記ユニットセルの少
    なくとも一部に隣接して形成され、この隣接するユニッ
    トセルに形成されるチャネル部のチャネル抵抗による電
    圧降下を検出する電圧検出部と、 上記電圧検出部の電圧検出誤差を補償すべく、上記半導
    体基板に、絶縁ゲート構造のチャネル部を含み、上記電
    力制御部のユニットセルにおけるチャネル抵抗と互いに
    等しい抵抗特性を有するようにして構成された補償抵抗
    部とを具備したことを特徴とする電力用半導体装置。
  2. 【請求項２】 前記ユニットセルのチャネル部と前記補
    償抵抗部のチャネル部が自己整合拡散により同時に形成
    されたことを特徴とする請求項１記載の電力用半導体装
    置。
  3. 【請求項３】 前記ユニットセルのチャネル部がトレン
    チゲート構造であることを特徴とする請求項１に記載の
    電力用半導体装置。
  4. 【請求項４】 前記複数のユニットセルから成る電力制
    御部、電圧検出部及び補償抵抗部が第１導電型の第１ド
    レイン層表面の所定の領域に形成されており、 前記ユニットセルは、前記第１ドレイン層表面の上にゲ
    ート絶縁膜を介してゲート電極が形成され、前記第１ド
    レイン層表面に第２導電型の第１ベース領域、第１導電
    型の第１ソース領域及び前記ゲート電極端部の下部に位
    置する第１チャネルが、前記ゲート電極に自己整合的に
    形成され、 前記電圧検出部は、前記第１ドレイン層表面の上に前記
    ゲート絶縁膜を介して前記ゲート電極が形成され、前記
    第１ドレイン層表面に第２導電型のシールド領域、第１
    導電型のプローブ領域及び前記ゲート電極の下部に位置
    する第２チャネルが、前記ゲート電極に自己整合的に形
    成され、該第２チャネルと前記第１チャネルが所定の距
    離だけ離間されて形成され、 前記補償抵抗部は、前記第１ドレイン層表面の上に前記
    ゲート絶縁膜を介して前記ゲート電極が形成され、該ゲ
    ート電極で制御される横型ＭＯＳＦＥＴを形成するべく
    該ゲート電極の両端部において、該両端部の一方では前
    記第１ドレイン層表面に第２導電型の第２ベース領域、
    第１導電型の第２ドレイン領域及び前記両端部の一方の
    前記ゲート電極の下部に位置する第３チャネルが前記ゲ
    ート電極に自己整合的に形成され、一方、前記ゲート電
    極の他方では、前記第１ドレイン層表面に第２導電型の
    第３ベース領域、第１導電型の第２ソース領域及び前記
    両端部の他方の前記ゲート電極の下部に位置する第４チ
    ャネルが前記ゲート電極に自己整合的に形成されるとと
    もに、第３，第４チャネルからなる前記横型ＭＯＳＦＥ
    Ｔのチャネルが前記第１ドレイン層より電気的に遮蔽さ
    れており、 前記第１ベース領域、第１ソース領域、シールド領域、
    第２ベース領域、第３ベース領域及び第２ソース領域を
    共通にしてオーミック接触するソース電極と、 前記プローブ領域とオーミック接触するプローブ電極
    と、 前記第２ドレイン領域とオーミック接触する補償抵抗電
    極とを備えることを特徴とする請求項２に記載の電力用
    半導体装置。
  5. 【請求項５】 前記第２ベース領域と前記第３ベース領
    域が接触し、互いに重なり合った領域を持つことによ
    り、前記横型ＭＯＳＦＥＴのチャネルが前記第１ドレイ
    ン層よりＰＮ分離される構造であることを特徴とする請
    求項４に記載の電力用半導体装置。
  6. 【請求項６】 前記第２ベース領域と前記第３ベース領
    域は離間しており、該離間領域において前記第２ベース
    領域と第３ベース領域とを同一導電型の半導体層で接続
    するべく、第２導電型のブリッジ領域が形成されたこと
    を特徴とする請求項４に記載の電力用半導体装置。
  7. 【請求項７】 前記複数のユニットセルから成る電力制
    御部、電圧検出部及び補償抵抗部が第１導電型の第１ド
    レイン層表面の所定の領域に形成されており、 前記ユニットセルは、トレンチゲート構造であり、 前記電圧検出部は、前記電力制御部の一部のユニットセ
    ルにおいて、該ユニットセルのトレンチゲート構造の一
    方の側壁に形成される第１チャネルの電圧降下を、他方
    の側壁に形成される第２チャネルを経由してプローブ電
    極に出力する構造であり、 前記補償抵抗部は、前記トレンチゲート構造のユニット
    セルと連動して作動する絶縁ゲート構造のチャネル部を
    持ち、該チャネル部のチャネル抵抗を前記補償抵抗部の
    抵抗として補償抵抗端子に接続された構成であり、かつ
    該チャネル抵抗がドレイン電極電位の影響を阻止する遮
    蔽領域を備えていることを特徴とする請求項３に記載の
    電力用半導体装置。
  8. 【請求項８】 前記補償抵抗部のチャネル部の閾電圧を
    前記電力制御部のユニットセルのチャネル部の閾電圧と
    異なるようにしたことを特徴とする請求項４乃至７の何
    れかに記載の電力用半導体装置。
  9. 【請求項９】 前記補償抵抗部のチャネル部の閾電圧を
    前記電力制御部のユニットセルのチャネル部の閾電圧と
    異ならせるべく、前記補償抵抗部のチャネル部に不純物
    を拡散したことを特徴とする請求項８に記載の電力用半
    導体装置。
  10. 【請求項１０】 前記補償抵抗部のチャネル部の閾電圧
    を前記電力制御部のユニットセルのチャネル部の閾電圧
    と異ならせるべく戦記補償抵抗部のチャネル部のゲート
    酸化膜の厚さを前記電圧検出部のユニットセルのチャネ
    ル部のゲート酸化膜の厚さと異なるようにしたことを特
    徴とする請求項８に記載の電力用半導体装置。
  11. 【請求項１１】 前記第１ドレイン層表面に第２導電型
    の第４ベース領域を備え、この第４ベース領域を介して
    前記第２ドレイン領域は前記補償抵抗電極と電気接続す
    るようにしたことを特徴とする請求項４乃至７の何れか
    に記載の電力用半導体装置。
  12. 【請求項１２】 前記補償抵抗に比較電流を供給する電
    流供給手段と、前記プローブ電極に出力される信号と前
    記補償抵抗の電圧降下の電圧が一定の比率になるように
    前記電流供給手段を制御することにより前記比較電流を
    増減させる演算制御手段とをさらに備え、前記比較電流
    値を前記電力制御部の通電電流に対応した電流検出信号
    とすることを特徴とする請求項４乃至１１の何れかに記
    載の電力用半導体装置。
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