JPS63129671A - 垂直ｄｍｏｓセル構造 - Google Patents
垂直ｄｍｏｓセル構造Info
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- JPS63129671A JPS63129671A JP22753487A JP22753487A JPS63129671A JP S63129671 A JPS63129671 A JP S63129671A JP 22753487 A JP22753487 A JP 22753487A JP 22753487 A JP22753487 A JP 22753487A JP S63129671 A JPS63129671 A JP S63129671A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体デバイスに関し、特に作動条件センサを
有する垂直二重拡散酸化金属半導体（ＤＭＯ３）パワー
スイッチングトランジスタデバイスに関する。
有する垂直二重拡散酸化金属半導体（ＤＭＯ３）パワー
スイッチングトランジスタデバイスに関する。
〈従来の技術〉
米国特許第４，４３０，７９２号或いは同第４゜４４３
．９３１号等に開示され、第１図に再現されているよう
な公知技術に基づく垂直ＤＭＯＳトランジスタデバイス
は、複数の垂直ＤＭＯＳセルに対して共通の基層ドレー
ン１０が設けられたＦＥＴセル構造を有する。第１図に
於けるドレーンリード４０及びゲートリード２５の右側
に位置するＤＭＯＳセル５に於ては、基層ドレーン１０
が、高い破壊電圧を有するＮ−エピタキシャル層１２を
有するＮ ウェーハ１１により形成されている。
．９３１号等に開示され、第１図に再現されているよう
な公知技術に基づく垂直ＤＭＯＳトランジスタデバイス
は、複数の垂直ＤＭＯＳセルに対して共通の基層ドレー
ン１０が設けられたＦＥＴセル構造を有する。第１図に
於けるドレーンリード４０及びゲートリード２５の右側
に位置するＤＭＯＳセル５に於ては、基層ドレーン１０
が、高い破壊電圧を有するＮ−エピタキシャル層１２を
有するＮ ウェーハ１１により形成されている。
基層表面１３の下側に於いては、Ｐ型ソース拡散領域２
２が比較的小さいＮ 型ソース拡散領域３４を有してい
る。ドレーン１２の上方であってボディ拡散領域２２に
隣接する表面１３上には、ゲート誘電体２６により多結
晶シリコンゲート２４が支持されている。Ｎチャンネル
ＤＭＯＳセル５内に於ては、ゲート２４に正のバイアス
が加えられることにより、ソース３４からドレーン１２
に向かう電子の流れを可能にするためのチャンネル３１
がボディ領域２２の上方に延設される。
２が比較的小さいＮ 型ソース拡散領域３４を有してい
る。ドレーン１２の上方であってボディ拡散領域２２に
隣接する表面１３上には、ゲート誘電体２６により多結
晶シリコンゲート２４が支持されている。Ｎチャンネル
ＤＭＯＳセル５内に於ては、ゲート２４に正のバイアス
が加えられることにより、ソース３４からドレーン１２
に向かう電子の流れを可能にするためのチャンネル３１
がボディ領域２２の上方に延設される。
第１図に示されたような典型的なパワースイッチングＤ
ＭＯＳデバイスに於ては、左右の互いに対称をなす一対
のＤＭＯＳセルが共通のゲート電極２４を有し、このゲ
ート電極２４は、ソース３２．３４から対応するチャン
ネル３０．３１を経て共通のドレーン１２に向かう電流
が同時に流れるのを可能にする。ボディ領域２０．２２
は第１図の断面外に於て互いに接続された連続的なＮ＋
ソース拡散領域の一部からなるものであって良い。
ＭＯＳデバイスに於ては、左右の互いに対称をなす一対
のＤＭＯＳセルが共通のゲート電極２４を有し、このゲ
ート電極２４は、ソース３２．３４から対応するチャン
ネル３０．３１を経て共通のドレーン１２に向かう電流
が同時に流れるのを可能にする。ボディ領域２０．２２
は第１図の断面外に於て互いに接続された連続的なＮ＋
ソース拡散領域の一部からなるものであって良い。
数アンペアもの電流を制御するようなパワースイッチン
グ動作のために、ソース領域２０または２２の周辺部は
、一連のセル、即ち第１図の断面図により示された構造
に類似する互いに組合わされた指のような状態をなして
数センチメータに亘って延在するのが一般的である。
グ動作のために、ソース領域２０または２２の周辺部は
、一連のセル、即ち第１図の断面図により示された構造
に類似する互いに組合わされた指のような状態をなして
数センチメータに亘って延在するのが一般的である。
第２図に於ては、Ｎ ソース３４、Ｐ−ボディ２２及び
Ｎ−基層１２が、固有のＮＰＮ）ランジス９′２８とし
て機能することのないように、接合２３．３３は、通常
表面１３上に於て、共通のソース／ボディコンタクト３
６により、隣接するＰ−ボディ領域２０’ 、２２’に
短絡されている。
Ｎ−基層１２が、固有のＮＰＮ）ランジス９′２８とし
て機能することのないように、接合２３．３３は、通常
表面１３上に於て、共通のソース／ボディコンタクト３
６により、隣接するＰ−ボディ領域２０’ 、２２’に
短絡されている。
導電率が増大された深いボディ領域２０’ 、２２′は
接合２３．３３が順方向にバイアスされるのを防止する
働きを有する。
接合２３．３３が順方向にバイアスされるのを防止する
働きを有する。
大きな基層ドレーンを備え高速のスイッチングが可能な
りＭＯＳデバイスは高電流密度のパワースイッチングの
用途に適するが、高電力のスイッチング動作は多量の熱
を発生し、この発熱が制御されないと、ＤＭＯＳパワー
スイッチングデバイスが破壊される場合がある。従って
、このようなデバイスは用途によっては過熱から保護さ
れなければならない。公知技術に基づ＜ＤＭＯＳデバイ
スは例えばヒートシンクとしてのケーシングや外部的な
電流制限回路等により過熱から保護されている。
りＭＯＳデバイスは高電流密度のパワースイッチングの
用途に適するが、高電力のスイッチング動作は多量の熱
を発生し、この発熱が制御されないと、ＤＭＯＳパワー
スイッチングデバイスが破壊される場合がある。従って
、このようなデバイスは用途によっては過熱から保護さ
れなければならない。公知技術に基づ＜ＤＭＯＳデバイ
スは例えばヒートシンクとしてのケーシングや外部的な
電流制限回路等により過熱から保護されている。
熱センサを近接して設け、その出力をフィードバックル
ープに於て用いることによりＤＭＯＳデバイスの電流及
び発熱を制御することができる。
ープに於て用いることによりＤＭＯＳデバイスの電流及
び発熱を制御することができる。
しかしながら、このような従来技術に基づく方法は、第
１図に示されているようなチャンネル２２（３１）及び
上側ドレーン１２の温度、即ちセル５を流れる電流を正
確に示すものではなかった。
１図に示されているようなチャンネル２２（３１）及び
上側ドレーン１２の温度、即ちセル５を流れる電流を正
確に示すものではなかった。
高電流ＤＭＯＳトランジスタ、その、他のＭＯＳゲ−ト
付デバイス等の大型デバイスに於ては顕著な温度勾配が
発生する場合があることから、高い電流密度の領域の近
傍の温度を検出することが肝要である。
付デバイス等の大型デバイスに於ては顕著な温度勾配が
発生する場合があることから、高い電流密度の領域の近
傍の温度を検出することが肝要である。
ＤＭＯＳセルの温度を測定する成る手法に於ては、各セ
ルに設けられた複数のＰＮ接合の一つに試験電流を流す
ものがあるが、この電流は接合のバイアス及び温度の関
数として与えられる。このような接合に印加された試験
電流は、同様にソース−ゲートバイアスに依存する作動
時のセルのチャンネルの電流を測定する通常の方法より
も直接的かつ正確な温度測定を可能にする。接合１７を
横切るリード（コンタクト）３６．４０間の作動セル５
の電流を、チャンネル３１の電流と区別して測定するた
めには、ゲート２４を接地し、り一ド３６−リード４０
間のバイアスを逆方向としなければならず、そのために
セル５の通常の動作を中断させなければならない。多く
の用途に於て、デバイスを連続的に作動させる必要があ
ったり、外部的な回路の都合によりＤＭＯＳトランジス
タの作動をこのような測定のために中断させることがで
きない場合がある。
ルに設けられた複数のＰＮ接合の一つに試験電流を流す
ものがあるが、この電流は接合のバイアス及び温度の関
数として与えられる。このような接合に印加された試験
電流は、同様にソース−ゲートバイアスに依存する作動
時のセルのチャンネルの電流を測定する通常の方法より
も直接的かつ正確な温度測定を可能にする。接合１７を
横切るリード（コンタクト）３６．４０間の作動セル５
の電流を、チャンネル３１の電流と区別して測定するた
めには、ゲート２４を接地し、り一ド３６−リード４０
間のバイアスを逆方向としなければならず、そのために
セル５の通常の動作を中断させなければならない。多く
の用途に於て、デバイスを連続的に作動させる必要があ
ったり、外部的な回路の都合によりＤＭＯＳトランジス
タの作動をこのような測定のために中断させることがで
きない場合がある。
１９８４年６月２８日発行の”Ｅｌｅｃｔｒｏｎｉｃ
ＤｅＳｉｇｎ”の第５０〜５２頁に記載された公知技術
は、図示されない・電流ミラー回路を用いて動作中のＤ
ＭＯＳデバイスの状態をモニタするものである。
ＤｅＳｉｇｎ”の第５０〜５２頁に記載された公知技術
は、図示されない・電流ミラー回路を用いて動作中のＤ
ＭＯＳデバイスの状態をモニタするものである。
（例えば第２図の左側に示された）第１のトランジスタ
を流れる電流が、（例えば第２図の右側に示された）第
２のくミラー）トランジスタに流れる比例的な電流とし
て反射（復元）される。反射（ミラー）電流は、リード
（コンタクト）３６に直列接続された図示されない抵抗
器を介して測定され、第１のトランジスタの動作を中断
することなく温度の検出を可能にする。
を流れる電流が、（例えば第２図の右側に示された）第
２のくミラー）トランジスタに流れる比例的な電流とし
て反射（復元）される。反射（ミラー）電流は、リード
（コンタクト）３６に直列接続された図示されない抵抗
器を介して測定され、第１のトランジスタの動作を中断
することなく温度の検出を可能にする。
〈発明が解決しようとする間圧点〉
小さな平均電流を伝導する場合でもパワーＤＭＯＳトラ
ンジスタが過熱し故障する場合があることから、これら
の公知技術に基づく電流検出手法は必ずしもデバイスの
故障に至るようなあらゆる条件を察知することができな
い。従って、デバイスの動作を阻害することなく直接的
かつ正確に温度の検出が可能であるようなりＭＯＳＦＥ
Ｔパワースイッチングデバイスが望まれている。
ンジスタが過熱し故障する場合があることから、これら
の公知技術に基づく電流検出手法は必ずしもデバイスの
故障に至るようなあらゆる条件を察知することができな
い。従って、デバイスの動作を阻害することなく直接的
かつ正確に温度の検出が可能であるようなりＭＯＳＦＥ
Ｔパワースイッチングデバイスが望まれている。
〈問題点を解決するための手段〉
本発明はセルの通常のパワースイッチング動作を阻害す
ることなく高密度電流部分に近接する部分の温度を正確
に測定し得る一体的な温度センサを有するＤＭＯＳパワ
ースイッチングセル構造を提供する。
ることなく高密度電流部分に近接する部分の温度を正確
に測定し得る一体的な温度センサを有するＤＭＯＳパワ
ースイッチングセル構造を提供する。
本発明は、セルの動作を阻害することなく、セルの周囲
の領域とは異なる導電形式を有する少なくとも一つの新
たな領域により形成されかつ該領域に至る新規な電気的
コンタクト及び所望に応じて前記第１の領域を囲繞する
第２の領域に電気的に接触する第２のコンタクトを有す
るようなＰＮ接合に於ける試験電流または試験電圧を測
定することにより正確な温度測定を行う。
の領域とは異なる導電形式を有する少なくとも一つの新
たな領域により形成されかつ該領域に至る新規な電気的
コンタクト及び所望に応じて前記第１の領域を囲繞する
第２の領域に電気的に接触する第２のコンタクトを有す
るようなＰＮ接合に於ける試験電流または試験電圧を測
定することにより正確な温度測定を行う。
本発明の第１の実施例は、拡幅された深いボディ領域内
に設けられた新規なダイオードウェルを備えるＤＭＯＳ
セルを提供し、かつこの新たなダイオードウェルに至る
電気的なコンタクトを提供する。本発明の第２の実施例
は、チャンネルボディ領域とは別個に形成されるが共通
なコンタクトを有するような新規な深いボディ領域に設
けられた新規なグイオド−ウェル及びコンタクトを有す
る。第３の実施例は、それぞれ独立したコンタクトを備
えるように新規かつ別個のボディ領域内に設けられた新
規なダイオードウェルを提供する。
に設けられた新規なダイオードウェルを備えるＤＭＯＳ
セルを提供し、かつこの新たなダイオードウェルに至る
電気的なコンタクトを提供する。本発明の第２の実施例
は、チャンネルボディ領域とは別個に形成されるが共通
なコンタクトを有するような新規な深いボディ領域に設
けられた新規なグイオド−ウェル及びコンタクトを有す
る。第３の実施例は、それぞれ独立したコンタクトを備
えるように新規かつ別個のボディ領域内に設けられた新
規なダイオードウェルを提供する。
本発明の第４の実施例は、チャンネルボディ領域とは別
個のボディ領域をなすと共にそれ自身のためのコンタク
トを有する新規なダイオードウェルを提供する。本発明
の第５の実施例は基層の表面上に設けられた誘電体によ
り絶縁されたダイオードを形成する２つの新規な領域を
提供する。
個のボディ領域をなすと共にそれ自身のためのコンタク
トを有する新規なダイオードウェルを提供する。本発明
の第５の実施例は基層の表面上に設けられた誘電体によ
り絶縁されたダイオードを形成する２つの新規な領域を
提供する。
〈実施例〉
本発明は、一体的な作動条件センサを有する垂直ＤＭＯ
Ｓパワースイッチングセルを提供するものであるが、こ
のセルは異なる実施例のセル６０ａ〜６０ｄ、８０とし
て第３ａ図〜第３ｄ図及び第５図に示されている。等価
回路が第４ａ図〜第４ｄ図及び第６図にそれぞれ示され
ているが、これらの回路の一部の領域が第１図に示され
たＤＭｏＳセル５の領域に対応している。深いボディ領
域２２′を有する公知技術のセル５とは異なり、第３ａ
図に示された本発明に基づぐセル６０ａは拡幅された深
いボディ領域６３ａを有すると共に、異なる導電形式を
有するように予めドープされまたはイオン注入されたウ
ェル領域７０を更に備えている。ウェル７０はアノード
として機能するボディ６３を備えるＰＮ接合により形成
されるダイオード６５のカソードとして機能する。図示
されない別の実施例に於ては、すべての領域の導電形式
が反転され、ボディ領域がカソードとなり、ウェル領域
がアノードとなるようにされる。
Ｓパワースイッチングセルを提供するものであるが、こ
のセルは異なる実施例のセル６０ａ〜６０ｄ、８０とし
て第３ａ図〜第３ｄ図及び第５図に示されている。等価
回路が第４ａ図〜第４ｄ図及び第６図にそれぞれ示され
ているが、これらの回路の一部の領域が第１図に示され
たＤＭｏＳセル５の領域に対応している。深いボディ領
域２２′を有する公知技術のセル５とは異なり、第３ａ
図に示された本発明に基づぐセル６０ａは拡幅された深
いボディ領域６３ａを有すると共に、異なる導電形式を
有するように予めドープされまたはイオン注入されたウ
ェル領域７０を更に備えている。ウェル７０はアノード
として機能するボディ６３を備えるＰＮ接合により形成
されるダイオード６５のカソードとして機能する。図示
されない別の実施例に於ては、すべての領域の導電形式
が反転され、ボディ領域がカソードとなり、ウェル領域
がアノードとなるようにされる。
第１図及び第２図について公知技術の基づくＤＭＯＳセ
ル５について前記したが、第３ａ図に示されているよう
に、このようなり Ｍ ＯＳセル６０ａに於けるドレー
ン領域５２、ボディ領域６°２及びソース領域３４は第
４ａ図に示されているような固有のＮＰＮトランジスタ
２８を形成する。同様に、ボディ領域６３ａ及び基層５
２に付加されたウェル７０は第４ａ図に示されたような
固有のＮＰＮトランジスタ６６を形成する。リード７５
がトランジスタ６６のベース／エミッタ接合６５を順方
向にバイアスしない場合、トランジスタ６６がオフ状態
であってセル６０ａの通常のスイッチング動作が阻害さ
れない。
ル５について前記したが、第３ａ図に示されているよう
に、このようなり Ｍ ＯＳセル６０ａに於けるドレー
ン領域５２、ボディ領域６°２及びソース領域３４は第
４ａ図に示されているような固有のＮＰＮトランジスタ
２８を形成する。同様に、ボディ領域６３ａ及び基層５
２に付加されたウェル７０は第４ａ図に示されたような
固有のＮＰＮトランジスタ６６を形成する。リード７５
がトランジスタ６６のベース／エミッタ接合６５を順方
向にバイアスしない場合、トランジスタ６６がオフ状態
であってセル６０ａの通常のスイッチング動作が阻害さ
れない。
しかしながら、リード７５がチャンネル−ボディリード
６４ａに対して負方向に（逆方向に）バイアスされるこ
とにより試験電流が接合６５に印加されるようにした場
合、セル６０ａの通常の動作中に於て、正方向にバイア
スされたドレーン領域５２がトランジスタ６６を導通さ
せるようなコレクタ電流を提供し、リード４０の電流に
、接合６５に於て測定されるリード６４ａの電流を加え
、その和をリード７５から出力する。
６４ａに対して負方向に（逆方向に）バイアスされるこ
とにより試験電流が接合６５に印加されるようにした場
合、セル６０ａの通常の動作中に於て、正方向にバイア
スされたドレーン領域５２がトランジスタ６６を導通さ
せるようなコレクタ電流を提供し、リード４０の電流に
、接合６５に於て測定されるリード６４ａの電流を加え
、その和をリード７５から出力する。
このようなリード４０からの電流の付加を最小化するた
めに、固有ＮＰＮトランジスタ６６の電流ゲインを十分
に小さくし、ベース６３ａが開放状態にあるときのコレ
クタ５２とエミッタ７０との間の破壊電圧（ＢＶｃｅｏ
）が、エミッタ７０がベース６３ａに短絡された場合の
コレクタ５２−ベース６３ａ間の破壊電圧（ＢＶｃｅｓ
）よりも実質的に低くなく、従って後者の破壊電圧より
も先に有効となることのないようにしなければならない
。
めに、固有ＮＰＮトランジスタ６６の電流ゲインを十分
に小さくし、ベース６３ａが開放状態にあるときのコレ
クタ５２とエミッタ７０との間の破壊電圧（ＢＶｃｅｏ
）が、エミッタ７０がベース６３ａに短絡された場合の
コレクタ５２−ベース６３ａ間の破壊電圧（ＢＶｃｅｓ
）よりも実質的に低くなく、従って後者の破壊電圧より
も先に有効となることのないようにしなければならない
。
この電流ゲインを小さくする１つの方法はドーピングを
制御することにより、ベース領域６３ａが隣接するエミ
ッタ接合６５に対して比較的高いＰ型ドーパントの濃度
を有し、エミッタ注入の効率を低下させたり、同じくド
ーピングを制御することによりベース−エミッタ接合６
５とベース−コレクタ接合６１との間、のベースの単位
面積当りの正味のＰ型ドーパントの濃度が高くなるよう
にして、ベース伝達ファクタを低下させることである。
制御することにより、ベース領域６３ａが隣接するエミ
ッタ接合６５に対して比較的高いＰ型ドーパントの濃度
を有し、エミッタ注入の効率を低下させたり、同じくド
ーピングを制御することによりベース−エミッタ接合６
５とベース−コレクタ接合６１との間、のベースの単位
面積当りの正味のＰ型ドーパントの濃度が高くなるよう
にして、ベース伝達ファクタを低下させることである。
第３ｂ図及び第３Ｃ図に示された別の実施例のセル６０
ｂ、６０ｃは、第４ｂ図及び第４Ｃ図に示された対応す
る等価回路図に示されているように、Ｐ＋ボディ領域６
３から電気的に分離されたセンサアノードボディ領域６
３ｂ、６３ｃを有する。第３ｂ図に示されているように
、Ｐ ボディ領域６３ｂは、その上面に設けられた例え
ばアルミニウム被膜からなる相互接続リード３６ｂによ
リボディ領域６３に電気的に接続されている。第３ａ図
または第３ｂ図に示されているように、ベース−エミッ
タ接合６５を用いてセル６０ａまたは６０ｂの温度を測
定するためには１つのカソードコンタクト７５を追加す
るのみで良い。或いは、第３Ｃ図に示されたセル６０ｃ
は、ボディ領域６３Ｃに至る第２のリード６４ｃを備え
ていることにより、ダイオード６５ｃの両端のいずれも
アクセス可能にしてあり、試験電流は、スイッチング時
に過渡的な動作の影響を受けるリード６４に印加する必
要がない。この構造により、温度測定のために種々の電
気的接続が可能となる。
ｂ、６０ｃは、第４ｂ図及び第４Ｃ図に示された対応す
る等価回路図に示されているように、Ｐ＋ボディ領域６
３から電気的に分離されたセンサアノードボディ領域６
３ｂ、６３ｃを有する。第３ｂ図に示されているように
、Ｐ ボディ領域６３ｂは、その上面に設けられた例え
ばアルミニウム被膜からなる相互接続リード３６ｂによ
リボディ領域６３に電気的に接続されている。第３ａ図
または第３ｂ図に示されているように、ベース−エミッ
タ接合６５を用いてセル６０ａまたは６０ｂの温度を測
定するためには１つのカソードコンタクト７５を追加す
るのみで良い。或いは、第３Ｃ図に示されたセル６０ｃ
は、ボディ領域６３Ｃに至る第２のリード６４ｃを備え
ていることにより、ダイオード６５ｃの両端のいずれも
アクセス可能にしてあり、試験電流は、スイッチング時
に過渡的な動作の影響を受けるリード６４に印加する必
要がない。この構造により、温度測定のために種々の電
気的接続が可能となる。
第３ｄ図及び第４ｄ図に示されたセル６０ｄにより代表
されるような本発明の別の実施例に於ては、Ｎ＋ウェル
を備えることなく独立して存在するＰ＋領域６３ｄが設
けられている。ピ領域６３ｄは、Ｎ−カソード領域５２
ｄを備えるダイオード６１ｄのアノードを形成する。固
有ＮＰＮトランジスタ６６が形成されないことにより破
壊電圧の低下が緩和される。セル６０ｄにより代表され
る実施例は、センサダイオード６１ｄの電気的な基準と
してドレーン領域５２ｄを用い得るようにするものであ
る。
されるような本発明の別の実施例に於ては、Ｎ＋ウェル
を備えることなく独立して存在するＰ＋領域６３ｄが設
けられている。ピ領域６３ｄは、Ｎ−カソード領域５２
ｄを備えるダイオード６１ｄのアノードを形成する。固
有ＮＰＮトランジスタ６６が形成されないことにより破
壊電圧の低下が緩和される。セル６０ｄにより代表され
る実施例は、センサダイオード６１ｄの電気的な基準と
してドレーン領域５２ｄを用い得るようにするものであ
る。
第５図及び第６図は本発明の別の実施例を示すもので、
セル８０に形成されたダイオード６８は多結晶シリコン
または多結晶シリコンから再結晶することにより形成さ
れた単一の結晶シリコンからなるもので、例えば５ｉ０
２からなる誘電体６９により、表面５３に対して電気的
に絶縁されている。センサダイオード６８は、アノード
リード７８及びカソードリード７９を介して、外部の任
意の回路電圧を基準として用いることを可能にする。
セル８０に形成されたダイオード６８は多結晶シリコン
または多結晶シリコンから再結晶することにより形成さ
れた単一の結晶シリコンからなるもので、例えば５ｉ０
２からなる誘電体６９により、表面５３に対して電気的
に絶縁されている。センサダイオード６８は、アノード
リード７８及びカソードリード７９を介して、外部の任
意の回路電圧を基準として用いることを可能にする。
本発明に基づくセンサダイオードは、第４の下側領域を
備えていない点を除いて概ねＤＭＯ３）ランジスタに対
応するようなりＭＯＳバイポーラ（絶縁ゲートバイポー
ラ）トランジスタ（ＩＧＢＴ）デバイスと共に用いるこ
とができ、導電形式も逆であって良く、米国特許第４．
４４３．９３１号明細書等に於て示されているようにエ
ピタキシャル層を領域５２として用いることができる。
備えていない点を除いて概ねＤＭＯ３）ランジスタに対
応するようなりＭＯＳバイポーラ（絶縁ゲートバイポー
ラ）トランジスタ（ＩＧＢＴ）デバイスと共に用いるこ
とができ、導電形式も逆であって良く、米国特許第４．
４４３．９３１号明細書等に於て示されているようにエ
ピタキシャル層を領域５２として用いることができる。
ＩＧＢＴに於ては、基層５０がＩＧＢＴアノードとして
の第２の導電形式を有するウェハ５１と、ＤＭＯＳドレ
ーン領域としての第１の導電形式を有するエピタキシャ
ル層５２とを有する。
の第２の導電形式を有するウェハ５１と、ＤＭＯＳドレ
ーン領域としての第１の導電形式を有するエピタキシャ
ル層５２とを有する。
本発明は、温度を測定するのとは別個に電流を測定した
い場合には、第２図について前記したように電流を測定
するための電流ミラー構造として用いることもできる。
い場合には、第２図について前記したように電流を測定
するための電流ミラー構造として用いることもできる。
第１図は、２つのセルを有する公知技術に基づ第３ａ図
〜第３ｄ図は本発明に基づく温度センサダイオードを一
体的に備える垂直ＤＭＯ３）ランジスタデバイスを示す
断面図である。 第４ａ図〜第４ｄ図は第３図に示された構造を示す等価
回路図である。 第５図はＤＭＯＳデバイスから電気的に絶縁された単一
の結晶または多結晶シリコンからなる温度センサダイオ
ードを構成してなる本発明の別の実施例を示す断面図で
ある。 第６図は第５図の構造を示す等価回路図である。 ５・・・セル １０・・・基層ドレーン１１
・・・Ｎ ウェハ １２・・・Ｎ−エピタキシャル層（ドレーン）１３・・
・表面 １７・・・接合２０．２２・・・ボデ
ィ領域 ２３・・・接合 ２４・・・ゲート２５・・・
ゲートリード ２６・・・ゲート誘電体２８・・・トラ
ンジスタ ３０．３１・・・チャンネル３２．３４・・
・ソース ３３・・・接合３６・・・コンタクト ３
６ｂ、４０・・・リード５０・・・基層 ５１
・・・ウェハ５２．５２ｄ・・・ドレーン（コレクタ）
５３・・・表面 ６０．６０ ａ 〜６０ ｄ・−・セル６１・・・ベー
ス−コレクタ接合 ６１ｄ・・・ダイオード ６２．６３．６３ａ〜６３ｄ・・・ボディ（ベース）６
４．６４ａ、６４ ｃ−・・リード ６５・・・ベース−エミッタ接合 ６５ｃ・・・ダイオード ６６・・・トランジスタ６８
・・・ダイオード ６９・・・誘電体７０・・・ウェ
ル（エミッタ） ７５・・・リード（コンタクト） ７８．７９・・・リード ８０・・・セル特 許 出
願 人 シリコニツクス・インコーホレイテッド 代 理 人 弁理士 大 島 陽 −手続補正
書（自発） 特許庁長官 小 川 邦 大股 １、事件の表示 昭和６２年特許願第２２７５３４号 ２、発明の名称 垂直ＤＭＯＳセル構造 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーポレイテッド
４６代理人
〜第３ｄ図は本発明に基づく温度センサダイオードを一
体的に備える垂直ＤＭＯ３）ランジスタデバイスを示す
断面図である。 第４ａ図〜第４ｄ図は第３図に示された構造を示す等価
回路図である。 第５図はＤＭＯＳデバイスから電気的に絶縁された単一
の結晶または多結晶シリコンからなる温度センサダイオ
ードを構成してなる本発明の別の実施例を示す断面図で
ある。 第６図は第５図の構造を示す等価回路図である。 ５・・・セル １０・・・基層ドレーン１１
・・・Ｎ ウェハ １２・・・Ｎ−エピタキシャル層（ドレーン）１３・・
・表面 １７・・・接合２０．２２・・・ボデ
ィ領域 ２３・・・接合 ２４・・・ゲート２５・・・
ゲートリード ２６・・・ゲート誘電体２８・・・トラ
ンジスタ ３０．３１・・・チャンネル３２．３４・・
・ソース ３３・・・接合３６・・・コンタクト ３
６ｂ、４０・・・リード５０・・・基層 ５１
・・・ウェハ５２．５２ｄ・・・ドレーン（コレクタ）
５３・・・表面 ６０．６０ ａ 〜６０ ｄ・−・セル６１・・・ベー
ス−コレクタ接合 ６１ｄ・・・ダイオード ６２．６３．６３ａ〜６３ｄ・・・ボディ（ベース）６
４．６４ａ、６４ ｃ−・・リード ６５・・・ベース−エミッタ接合 ６５ｃ・・・ダイオード ６６・・・トランジスタ６８
・・・ダイオード ６９・・・誘電体７０・・・ウェ
ル（エミッタ） ７５・・・リード（コンタクト） ７８．７９・・・リード ８０・・・セル特 許 出
願 人 シリコニツクス・インコーホレイテッド 代 理 人 弁理士 大 島 陽 −手続補正
書（自発） 特許庁長官 小 川 邦 大股 １、事件の表示 昭和６２年特許願第２２７５３４号 ２、発明の名称 垂直ＤＭＯＳセル構造 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーポレイテッド
４６代理人
Claims (1)
- 【特許請求の範囲】 （１）第１の導電形式を有する基層ドレーンと、前記基
層の表面下に設けられた少なくとも１つの第２の導電形
式を有するボディ領域と、前記ボディ領域内に設けられ
た第１の導電形式を有するソース領域とを有する垂直Ｄ
ＭＯＳセル構造であって、 前記セルの前記領域のいずれかに隣接して設けられた該
領域とは異なる導電形式を有する作動条件センサ領域を
有し、該作動条件センサ領域が、前記セルが通常の動作
を行うときに前記センサ領域と前記隣接領域との間の接
合に試験電流若しくは試験電圧を印加するために、前記
隣接領域に対して前記センサ領域をバイアスするための
導電性リードのためのコンタクトを有することを特徴と
する垂直ＤＭＯＳセル構造。 （２）前記隣接領域が横方向に拡幅されたボディ領域か
らなることを特徴とする特許請求の範囲第１項に記載の
セル構造。 （３）前記隣接領域が、前記第１のボディ領域とは別個
に設けられた第２のボディ領域からなることを特徴とす
る特許請求の範囲第１項に記載のセル構造。 （４）前記第２のボディ領域が、同部分に重合された相
互接続金属被膜により前記第１のボディ領域に接続され
ていることを特徴とする特許請求の範囲第３項に記載の
セル構造。（５）前記第２のボディ領域が、前記第１の
ボディ領域に至るコンタクトとは別個の、導電性リード
に接続されたコンタクトを有することを特徴とする特許
請求の範囲第３項に記載のセル構造。 （６）前記基層表面上に誘電体を介して支持された第１
の導電形式からなるセンサ領域と、該センサ領域とは異
なる導電形式を有する隣接領域とを有し、これら２つの
領域が、前記セルの他の領域に至るリードとは別個の導
電性リードに接続されたコンタクトを備えていることを
特徴とする特許請求の範囲第１項に記載のセル構造。 （７）前記基層が、第２の導電形式を有するウェーハと
、第１の導電形式を有するエピタキシャル層とを有し、
前記エピタキシャル層が前記ドレーン領域を形成し、前
記ウェーハ、前記エピタキシャル層及び前記第１のボデ
ィ領域が、互いに共働して絶縁ゲートバイポーラトラン
ジスタのエミッタ、ベース及びコレクタをそれぞれ形成
することを特徴とする特許請求の範囲第１項に記載のセ
ル構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92996186A | 1986-11-12 | 1986-11-12 | |
| US929,961 | 1986-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129671A true JPS63129671A (ja) | 1988-06-02 |
| JP2552880B2 JP2552880B2 (ja) | 1996-11-13 |
Family
ID=25458747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227534A Expired - Lifetime JP2552880B2 (ja) | 1986-11-12 | 1987-09-10 | 垂直ｄｍｏｓセル構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0267447B1 (ja) |
| JP (1) | JP2552880B2 (ja) |
| DE (1) | DE3784997T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020087990A (ja) * | 2018-11-16 | 2020-06-04 | 株式会社 日立パワーデバイス | 半導体装置およびそれを用いた電力変換装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698645B2 (ja) * | 1988-05-25 | 1998-01-19 | 株式会社東芝 | Ｍｏｓｆｅｔ |
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| GB9206058D0 (en) * | 1992-03-20 | 1992-05-06 | Philips Electronics Uk Ltd | A semiconductor switch and a temperature sensing circuit for such a switch |
| GB9207849D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor device |
| DE4244272A1 (de) * | 1992-12-28 | 1994-06-30 | Daimler Benz Ag | Feldeffektgesteuertes Halbleiterbauelement |
| WO2011035331A2 (en) * | 2009-09-21 | 2011-03-24 | Maxpower Semiconductor Inc. | Devices, structures, and methods using self-aligned resistive source extensions |
| CN102684485B (zh) * | 2011-03-09 | 2015-01-21 | 无锡维赛半导体有限公司 | 垂直互补场效应管 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
| JPS57139963A (en) * | 1981-02-24 | 1982-08-30 | Matsushita Electronics Corp | Semiconductor device |
| JPS57173767A (en) * | 1981-04-20 | 1982-10-26 | Sony Corp | Heat resistance measurement for mos-fet element |
| JPS5884461A (ja) * | 1981-11-13 | 1983-05-20 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240017B2 (ja) * | 1972-10-16 | 1977-10-08 | ||
| JPS55146954A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Protective circuit for protecting semiconductor device against thermal breakage |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| DE3322669C2 (de) * | 1982-07-08 | 1986-04-24 | General Electric Co., Schenectady, N.Y. | Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden |
-
1987
- 1987-09-10 JP JP62227534A patent/JP2552880B2/ja not_active Expired - Lifetime
- 1987-10-13 EP EP19870114899 patent/EP0267447B1/en not_active Expired - Lifetime
- 1987-10-13 DE DE19873784997 patent/DE3784997T2/de not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
| JPS57139963A (en) * | 1981-02-24 | 1982-08-30 | Matsushita Electronics Corp | Semiconductor device |
| JPS57173767A (en) * | 1981-04-20 | 1982-10-26 | Sony Corp | Heat resistance measurement for mos-fet element |
| JPS5884461A (ja) * | 1981-11-13 | 1983-05-20 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020087990A (ja) * | 2018-11-16 | 2020-06-04 | 株式会社 日立パワーデバイス | 半導体装置およびそれを用いた電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0267447B1 (en) | 1993-03-24 |
| EP0267447A3 (en) | 1990-04-25 |
| EP0267447A2 (en) | 1988-05-18 |
| DE3784997D1 (de) | 1993-04-29 |
| DE3784997T2 (de) | 1993-07-22 |
| JP2552880B2 (ja) | 1996-11-13 |
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Legal Events
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