JP3073564B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3073564B2 JP3073564B2 JP03243814A JP24381491A JP3073564B2 JP 3073564 B2 JP3073564 B2 JP 3073564B2 JP 03243814 A JP03243814 A JP 03243814A JP 24381491 A JP24381491 A JP 24381491A JP 3073564 B2 JP3073564 B2 JP 3073564B2
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Description
【０００１】
【産業上の利用分野】本発明は、大出力用横型ＭＯＳ電
界効果トランジスタを備えた半導体装置に関し、特に、
電流検出端子−グラウンド間のサージ耐量対策に係るも
のである。
界効果トランジスタを備えた半導体装置に関し、特に、
電流検出端子−グラウンド間のサージ耐量対策に係るも
のである。
【０００２】
【従来の技術】先ず、従来の電流検出端子付大出力用横
型ＭＯＳ電界効果トランジスタ（以下、大出力用横型Ｍ
ＯＳ電界効果トランジスタを横型パワーＭＯＳと略
す。）について説明する。図３は、従来の電流検出端子
付横型パワーＭＯＳにおけるパワーＭＯＳ部のパワーＭ
ＯＳセルの断面を示している。この図３において、シリ
コン基板１に対して逆導電型の高濃度ドレイン領域２は
延長ドレイン領域３内に形成されている。該延長ドレイ
ン領域３とシリコン基板１とのシリコン表面部における
接合部のシリコン基板１にはチャネル部４が形成され、
該チャネル部４上にはゲート酸化膜５およびゲート電極
となるポリシリコン６が並設されている。そして、上記
チャネル部４の側方には、延長ドレイン領域３に相対し
て逆導電型のソース領域７が形成されており、また、該
ソース領域７を取り囲むようにして高濃度の同一導電型
でチャネルストッパ８が形成されている。さらに、上記
チャネル部４の基板バイアス効果を抑制するため、ソー
ス領域７に隣接して同一導電型の高濃度領域９が設けら
れ、該高濃度領域９とソース領域７とがソース電極１０
に電気的に接続されている。
型ＭＯＳ電界効果トランジスタ（以下、大出力用横型Ｍ
ＯＳ電界効果トランジスタを横型パワーＭＯＳと略
す。）について説明する。図３は、従来の電流検出端子
付横型パワーＭＯＳにおけるパワーＭＯＳ部のパワーＭ
ＯＳセルの断面を示している。この図３において、シリ
コン基板１に対して逆導電型の高濃度ドレイン領域２は
延長ドレイン領域３内に形成されている。該延長ドレイ
ン領域３とシリコン基板１とのシリコン表面部における
接合部のシリコン基板１にはチャネル部４が形成され、
該チャネル部４上にはゲート酸化膜５およびゲート電極
となるポリシリコン６が並設されている。そして、上記
チャネル部４の側方には、延長ドレイン領域３に相対し
て逆導電型のソース領域７が形成されており、また、該
ソース領域７を取り囲むようにして高濃度の同一導電型
でチャネルストッパ８が形成されている。さらに、上記
チャネル部４の基板バイアス効果を抑制するため、ソー
ス領域７に隣接して同一導電型の高濃度領域９が設けら
れ、該高濃度領域９とソース領域７とがソース電極１０
に電気的に接続されている。
【０００３】また、図４は、電流検出用ＭＯＳ電界効果
トランジスタ（以下、電流検出用ＭＯＳという。）の断
面を示している。図３における上記パワーＭＯＳセルと
比較して同一導電型の高濃度領域９がなく、該パワーＭ
ＯＳセルにおけるソース領域７と同じ拡散で形成された
逆導電型の電流検出用ソース領域１２が形成されてお
り、電流検出電極１１がこの電流検出用ソース領域１２
のみと電気的に接続されている。
トランジスタ（以下、電流検出用ＭＯＳという。）の断
面を示している。図３における上記パワーＭＯＳセルと
比較して同一導電型の高濃度領域９がなく、該パワーＭ
ＯＳセルにおけるソース領域７と同じ拡散で形成された
逆導電型の電流検出用ソース領域１２が形成されてお
り、電流検出電極１１がこの電流検出用ソース領域１２
のみと電気的に接続されている。
【０００４】
【発明が解決しようとする課題】上述した従来の電流検
出端子付横型パワーＭＯＳにおいて、電流検出用ＭＯＳ
に流れる電流に対するパワーＭＯＳ部に流れる電流の比
であるＳＥＮＳＥ比は一般的に約数千でなければならな
い。したがって、電流検出用ソース領域１２で形成され
るゲート幅は、パワーＭＯＳ部におけるゲート幅のＳＥ
ＮＳＥ比分の一と極端に短いものである。この結果、上
記電流検出用ソース領域１２はシリコン基板１であるグ
ランドと別電位であり、且つ電流検出用ソース領域１２
とシリコン基板１で形成されるジャンクションの周辺長
が極端に短いため、電流検出端子−グランド間のサージ
耐量が極端に弱いという問題があった。
出端子付横型パワーＭＯＳにおいて、電流検出用ＭＯＳ
に流れる電流に対するパワーＭＯＳ部に流れる電流の比
であるＳＥＮＳＥ比は一般的に約数千でなければならな
い。したがって、電流検出用ソース領域１２で形成され
るゲート幅は、パワーＭＯＳ部におけるゲート幅のＳＥ
ＮＳＥ比分の一と極端に短いものである。この結果、上
記電流検出用ソース領域１２はシリコン基板１であるグ
ランドと別電位であり、且つ電流検出用ソース領域１２
とシリコン基板１で形成されるジャンクションの周辺長
が極端に短いため、電流検出端子−グランド間のサージ
耐量が極端に弱いという問題があった。
【０００５】本発明は、斯かる点に鑑みてなされたもの
で、電流検出端子−グランド間のサージ耐量を格段に向
上させ、高信頼性の半導体装置を提供することを目的と
するものである。
で、電流検出端子−グランド間のサージ耐量を格段に向
上させ、高信頼性の半導体装置を提供することを目的と
するものである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、先ず、ソース領域の一部
を電流検出用ＭＯＳ電界効果トランジスタとして用いた
大出力用横型ＭＯＳ電界効果トランジスタを備えた半導
体装置を対象としている。そして、電流検出用抵抗が外
部に設けられている。加えて、上記電流検出用ＭＯＳ電
界効果トランジスタのソース領域とグランドとの間に
は、該電流検出用ＭＯＳ電界効果トランジスタのソース
領域とグランドとの間の耐圧よりも低いツェナーダイオ
ードが形成されてた構成としている。
めに、本発明が講じた手段は、先ず、ソース領域の一部
を電流検出用ＭＯＳ電界効果トランジスタとして用いた
大出力用横型ＭＯＳ電界効果トランジスタを備えた半導
体装置を対象としている。そして、電流検出用抵抗が外
部に設けられている。加えて、上記電流検出用ＭＯＳ電
界効果トランジスタのソース領域とグランドとの間に
は、該電流検出用ＭＯＳ電界効果トランジスタのソース
領域とグランドとの間の耐圧よりも低いツェナーダイオ
ードが形成されてた構成としている。
【０００７】
【作用】上記した構成により、本発明では、電流検出端
子−グランド間に発生するサージ電圧は、ツェナーダイ
オードで吸収されることになる。この結果、電流検出端
子−グランド間のサージ耐量が格段に向上することにな
り、装置自体の信頼性が高められることになる。
子−グランド間に発生するサージ電圧は、ツェナーダイ
オードで吸収されることになる。この結果、電流検出端
子−グランド間のサージ耐量が格段に向上することにな
り、装置自体の信頼性が高められることになる。
【０００８】
【実施例】以下、本発明の一実施例について図面に基づ
いて詳細に説明する。なお、従来例と同一部分について
は同一符号を用いる。
いて詳細に説明する。なお、従来例と同一部分について
は同一符号を用いる。
【０００９】図１は、電流検出端子付横型パワーＭＯＳ
の断面図である。この図１において、１はシリコン基板
であって、該シリコン基板１に対して逆導電型の高濃度
ドレイン領域２は延長ドレイン領域３内に形成されてい
る。該延長ドレイン領域３とシリコン基板１とのシリコ
ン表面部における接合部のシリコン基板１にはチャネル
部４が形成され、該チャネル部４上にはゲート酸化膜５
およびゲート電極となるポリシリコン６が並設されてい
る。そして、上記チャネル部４の側方には、延長ドレイ
ン領域３に相対して逆導電型のソース領域１２が形成さ
れており、また、該ソース領域１２を取り囲むようにし
て高濃度の同一導電型でチャネルストッパ８が形成され
ている。さらに、上記ソース領域１２には電流検出端子
１１が接続され、図示しないが、外部には電流検出用抵
抗が設けられている。
の断面図である。この図１において、１はシリコン基板
であって、該シリコン基板１に対して逆導電型の高濃度
ドレイン領域２は延長ドレイン領域３内に形成されてい
る。該延長ドレイン領域３とシリコン基板１とのシリコ
ン表面部における接合部のシリコン基板１にはチャネル
部４が形成され、該チャネル部４上にはゲート酸化膜５
およびゲート電極となるポリシリコン６が並設されてい
る。そして、上記チャネル部４の側方には、延長ドレイ
ン領域３に相対して逆導電型のソース領域１２が形成さ
れており、また、該ソース領域１２を取り囲むようにし
て高濃度の同一導電型でチャネルストッパ８が形成され
ている。さらに、上記ソース領域１２には電流検出端子
１１が接続され、図示しないが、外部には電流検出用抵
抗が設けられている。
【００１０】一方、本発明の特徴として、上記シリコン
基板１のシリコン表面部には、該シリコン基板１と逆導
電型の高濃度のカソード領域２１および、該カソード領
域２１と逆導電型の高濃度のアノード領域２２がジャン
クションしてなるツェナーダイオード２３が形成されて
いる。そして、上記電流検出端子１１は、カソード領域
２１と電気的に接続され、さらに、上記アノード領域２
２はシリコン基板１を通じてシリコン裏面のグランド電
極２４と電気的に接続され、上記ツェナーダイオード２
３がソース領域１２とグランド電極２４との間に形成さ
れている。
基板１のシリコン表面部には、該シリコン基板１と逆導
電型の高濃度のカソード領域２１および、該カソード領
域２１と逆導電型の高濃度のアノード領域２２がジャン
クションしてなるツェナーダイオード２３が形成されて
いる。そして、上記電流検出端子１１は、カソード領域
２１と電気的に接続され、さらに、上記アノード領域２
２はシリコン基板１を通じてシリコン裏面のグランド電
極２４と電気的に接続され、上記ツェナーダイオード２
３がソース領域１２とグランド電極２４との間に形成さ
れている。
【００１１】この電流検出端子付横型パワーＭＯＳにお
いて、例えば、上記電流検出用ソース領域１２とカソー
ド領域２１とは同時に形成する。そして、上記アノード
領域２２をチャネルストッパ８より高濃度にしておけ
ば、電流検出用ソース領域１２とチャネルストッパ８で
形成されるジャンクションと比較し、カソード領域２１
とアノード領域２２で形成されるジャンクションを低耐
圧とすることが可能となる。なお、ここで注意しなけれ
ばならないのは、カソード領域２１アノード領域２２間
のリーク電流である。電流検出端子１１の電圧によって
リークが発生すると、検出電流は低下するため、リーク
電流は検出電流に対して無視できる値でなければならな
い。
いて、例えば、上記電流検出用ソース領域１２とカソー
ド領域２１とは同時に形成する。そして、上記アノード
領域２２をチャネルストッパ８より高濃度にしておけ
ば、電流検出用ソース領域１２とチャネルストッパ８で
形成されるジャンクションと比較し、カソード領域２１
とアノード領域２２で形成されるジャンクションを低耐
圧とすることが可能となる。なお、ここで注意しなけれ
ばならないのは、カソード領域２１アノード領域２２間
のリーク電流である。電流検出端子１１の電圧によって
リークが発生すると、検出電流は低下するため、リーク
電流は検出電流に対して無視できる値でなければならな
い。
【００１２】上記した構成により、、電流検出端子１１
とグランド電極２４との間に発生するサージ電圧は、ツ
ェナーダイオード２３で吸収されることになる。この結
果、電流検出端子−グランド間のサージ耐量が格段に向
上することになる。
とグランド電極２４との間に発生するサージ電圧は、ツ
ェナーダイオード２３で吸収されることになる。この結
果、電流検出端子−グランド間のサージ耐量が格段に向
上することになる。
【００１３】図２は、電流検出用端子−グランド間のサ
ージ破壊レベルを従来品と本発明品について比較したも
のである。この図２において、従来品のサージ耐量は約
１Ｖであったのに対して、本発明品のサージ耐量は約２
０Ｖであり、本発明品のサージ耐量は従来品の約２０倍
に向上している。
ージ破壊レベルを従来品と本発明品について比較したも
のである。この図２において、従来品のサージ耐量は約
１Ｖであったのに対して、本発明品のサージ耐量は約２
０Ｖであり、本発明品のサージ耐量は従来品の約２０倍
に向上している。
【００１４】なお、上記ツェナーダイオード２３のジャ
ンクションの周辺長を長くすることで、より耐量の大き
なものとするこができる。
ンクションの周辺長を長くすることで、より耐量の大き
なものとするこができる。
【００１５】
【発明の効果】以上のように、本発明によれば、電流検
出用ＭＯＳ電界効果トランジスタのソース領域とグラン
ドとの間の耐圧よりも低いツェナーダイオードを、該電
流検出用ＭＯＳ電界効果トランジスタのソース領域とグ
ランドとの間に形成することにより、電流検出端子にか
かるサージ電圧をツェナーダイオードで吸収できるた
め、サージ電圧に関して高耐量の電流検出端子付横型パ
ワーＭＯＳを実現することができる。
出用ＭＯＳ電界効果トランジスタのソース領域とグラン
ドとの間の耐圧よりも低いツェナーダイオードを、該電
流検出用ＭＯＳ電界効果トランジスタのソース領域とグ
ランドとの間に形成することにより、電流検出端子にか
かるサージ電圧をツェナーダイオードで吸収できるた
め、サージ電圧に関して高耐量の電流検出端子付横型パ
ワーＭＯＳを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の電流検出端子付横型パワー
ＭＯＳの断面図である。
ＭＯＳの断面図である。
【図２】電流検出端子−グランド間のサージ破壊レベル
を示す図である。
を示す図である。
【図３】従来の電流検出端子付横型パワーＭＯＳにおけ
るパワーＭＯＳセルの断面図である。
るパワーＭＯＳセルの断面図である。
【図４】従来の電流検出端子付横型パワーＭＯＳにおけ
る電流検出用ＭＯＳの断面図である。
る電流検出用ＭＯＳの断面図である。
１１ 電流検出端子 １２ ソース領域 ２１ カソード領域 ２２ アノード領域 ２３ ツェナーダイオード ２４ グランド電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−69159（ＪＰ，Ａ) 特開 平３−151670（ＪＰ，Ａ) 特開 昭61−100954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/66
Claims (1)
- 【請求項１】 ソース領域の一部を電流検出用ＭＯＳ電
界効果トランジスタとして用いた大出力用横型ＭＯＳ電
界効果トランジスタを備えた半導体装置において、 電流検出用抵抗が外部に設けられる一方、 上記電流検出用ＭＯＳ電界効果トランジスタのソース領
域とグランドとの間には、該電流検出用ＭＯＳ電界効果
トランジスタのソース領域とグランドとの間の耐圧より
も低いツェナーダイオードが形成されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03243814A JP3073564B2 (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03243814A JP3073564B2 (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342906A JPH06342906A (ja) | 1994-12-13 |
| JP3073564B2 true JP3073564B2 (ja) | 2000-08-07 |
Family
ID=17109328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03243814A Expired - Fee Related JP3073564B2 (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073564B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014034402A (ja) * | 2012-08-08 | 2014-02-24 | Japan Pallet Rental Corp | Ｉｃタグホルダー付き溶着パレット |
-
1991
- 1991-09-24 JP JP03243814A patent/JP3073564B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014034402A (ja) * | 2012-08-08 | 2014-02-24 | Japan Pallet Rental Corp | Ｉｃタグホルダー付き溶着パレット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06342906A (ja) | 1994-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |
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