JPH02309714A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPH02309714A JPH02309714A JP13076689A JP13076689A JPH02309714A JP H02309714 A JPH02309714 A JP H02309714A JP 13076689 A JP13076689 A JP 13076689A JP 13076689 A JP13076689 A JP 13076689A JP H02309714 A JPH02309714 A JP H02309714A
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、特にスイッチング回路やモータ駆動回路に使
用できるトランジスタ回路に関するものである。
用できるトランジスタ回路に関するものである。
従来の技術
従来、スイッチング回路またはモータ駆動回路用として
、縦型拡散接合ＭＯＳ型電界効果トランジスタ（以下、
単にＭＯ３型トランジスタという）が使用されており、
このＭＯ３型トランジスタは単体で構成されていた。
、縦型拡散接合ＭＯＳ型電界効果トランジスタ（以下、
単にＭＯ３型トランジスタという）が使用されており、
このＭＯ３型トランジスタは単体で構成されていた。
発明が解決しようとする課題
上記従来のＭＯＳ型トランジスタは単体で構成されてお
り、特別な構成、たとえば電流に対する保護回路などが
一体的に具備されておらず、したがってＭＯＳ型トラン
ジスタに定格電流以上の大電流を流すと、トランジスタ
が破壊するという問題があった。
り、特別な構成、たとえば電流に対する保護回路などが
一体的に具備されておらず、したがってＭＯＳ型トラン
ジスタに定格電流以上の大電流を流すと、トランジスタ
が破壊するという問題があった。
そこで、本発明は上記課題を解消し得るトランジスタ回
路を提供することを目的とする。
路を提供することを目的とする。
課題を解決するための手段
上記課題を解決するため、本発明のトランジスタ回路は
、主ＭＯＳ型電界効果トランジスタと副ＭＯＳ型電界効
果トランジスタとを並列に接続し、この副ＭＯＳ型電界
効果トランジスタのソース側に抵抗を介装し、上記主Ｍ
Ｏ３型電界効果トランジスタのゲート端子側とソース端
子側との間に、アノード側が上記ゲート端子側に接続さ
れるようにサイリスタを介装するとともに、このサイリ
スタのゲート端子を、上記副ＭＯＳ型電界効果トランジ
スタのゲート領域と抵抗との間の配線部に接続したもの
である。
、主ＭＯＳ型電界効果トランジスタと副ＭＯＳ型電界効
果トランジスタとを並列に接続し、この副ＭＯＳ型電界
効果トランジスタのソース側に抵抗を介装し、上記主Ｍ
Ｏ３型電界効果トランジスタのゲート端子側とソース端
子側との間に、アノード側が上記ゲート端子側に接続さ
れるようにサイリスタを介装するとともに、このサイリ
スタのゲート端子を、上記副ＭＯＳ型電界効果トランジ
スタのゲート領域と抵抗との間の配線部に接続したもの
である。
作用
上記構成において、抵抗の値を適当に選ぶことによって
、主ＭＯＳ型電界効果トランジスタに大きな電流が流れ
た場合、副ＭＯＳ型電界効果トランジスタに流れる電流
により、サイリスタのゲートに所定の電圧が印加されて
サイリスタが作動し、主ＭＯ３型電界効果トランジスタ
のゲート側とソース側とが電気的に接続された状態とな
る。したがって、主ＭＯＳ型電界効果トランジスタのゲ
ートに印加される電圧が低下して主ＭＯＳ型電界効果ト
ランジスタには電流が流れなくなり、大きな電流すなわ
ち過電流から保護される。
、主ＭＯＳ型電界効果トランジスタに大きな電流が流れ
た場合、副ＭＯＳ型電界効果トランジスタに流れる電流
により、サイリスタのゲートに所定の電圧が印加されて
サイリスタが作動し、主ＭＯ３型電界効果トランジスタ
のゲート側とソース側とが電気的に接続された状態とな
る。したがって、主ＭＯＳ型電界効果トランジスタのゲ
ートに印加される電圧が低下して主ＭＯＳ型電界効果ト
ランジスタには電流が流れなくなり、大きな電流すなわ
ち過電流から保護される。
実施例
以下、本発明の一実施例を図面に基づき説明する。
第１図において、１は主ＭＯＳ型電界効果トランジスタ
（以下、単に主ＭＯＳ型トランジスタという）で、ゲー
ト端子２、ソース端子３およびドレイン端子４を有して
いる。そして、この主ＭＯＳ型トランジスタ１には、電
流検出用の小型の副ＭＯＳ型電界効果トランジスタ（以
下、単に副ＭＯＳ型トランジスタという）５が並列に接
続されている。すなわち、副ＭＯＳ型トランジスタ５の
ゲート端子６は主ＭＯＳ型トランジスタ１のゲート端子
２側に、またソース端子７およびドレイン端子８はそれ
ぞれ主ＭＯＳ型トランジスタ１のソース端子３側および
ドレイン端子４側に接続されている。また、副ＭＯＳ型
トランジスタ５のソース側配線部９すなわちソース領域
と主ＭＯ３型トランジスタ１のソース端子３との間には
、所定値の抵抗１０が介装されている。そして、さらに
主ＭＯＳ型トランジスタ１のゲート端子２とソース端子
３との間には、アノード側がゲート端子２側に接続され
たサイリスタ１１が介装されるとともに、このサイリス
タ１１のゲート端子１２は上記ソース側配線部９のソー
ス領域と抵抗１０との間に接続されている。
（以下、単に主ＭＯＳ型トランジスタという）で、ゲー
ト端子２、ソース端子３およびドレイン端子４を有して
いる。そして、この主ＭＯＳ型トランジスタ１には、電
流検出用の小型の副ＭＯＳ型電界効果トランジスタ（以
下、単に副ＭＯＳ型トランジスタという）５が並列に接
続されている。すなわち、副ＭＯＳ型トランジスタ５の
ゲート端子６は主ＭＯＳ型トランジスタ１のゲート端子
２側に、またソース端子７およびドレイン端子８はそれ
ぞれ主ＭＯＳ型トランジスタ１のソース端子３側および
ドレイン端子４側に接続されている。また、副ＭＯＳ型
トランジスタ５のソース側配線部９すなわちソース領域
と主ＭＯ３型トランジスタ１のソース端子３との間には
、所定値の抵抗１０が介装されている。そして、さらに
主ＭＯＳ型トランジスタ１のゲート端子２とソース端子
３との間には、アノード側がゲート端子２側に接続され
たサイリスタ１１が介装されるとともに、このサイリス
タ１１のゲート端子１２は上記ソース側配線部９のソー
ス領域と抵抗１０との間に接続されている。
上記構成によると、主ＭＯ５型トランジスタ１に流れる
電流と副ＭＯＳ型トランジスタ５とに流れる電流は、抵
抗１０が介装されているため、ある比率となる。したが
って、抵抗１０の値を適当に選ぶことによって、主ＭＯ
Ｓ型トランジスタ１に最大定格電流が流れたときに、サ
イリスタ１１を作動させる電圧をそのゲート端子１２に
印加させることができる。すなわち、主ＭＯＳ型トラン
ジスタ１に最大定格電流が流れると、サイリスタ１１が
作動して主ＭＯＳ型トランジスタ１のゲート側とソース
側とが電気的に接続された状態となり、主ＭＯＳ型トラ
ンジスタ１のゲートに印加される電圧が低下して主ＭＯ
Ｓ型トランジスタには電流が流れなくなって過電流から
保護される。たとえば、抵抗１０を４５オームに設定し
ておき、サイリスタ１１のゲート電圧が通常使用条件（
基板温度１２５°Ｃ）で０．２５Ｖになるとサイリスタ
１１が作動するようにしておくと、１０Ａの電流が主Ｍ
ＯＳ型トランジスタ１に流れた場合、ゲート側とソース
側とが電気的に接続し、主Ｍ ＯＳ型トランジスタ１が
保護される。
電流と副ＭＯＳ型トランジスタ５とに流れる電流は、抵
抗１０が介装されているため、ある比率となる。したが
って、抵抗１０の値を適当に選ぶことによって、主ＭＯ
Ｓ型トランジスタ１に最大定格電流が流れたときに、サ
イリスタ１１を作動させる電圧をそのゲート端子１２に
印加させることができる。すなわち、主ＭＯＳ型トラン
ジスタ１に最大定格電流が流れると、サイリスタ１１が
作動して主ＭＯＳ型トランジスタ１のゲート側とソース
側とが電気的に接続された状態となり、主ＭＯＳ型トラ
ンジスタ１のゲートに印加される電圧が低下して主ＭＯ
Ｓ型トランジスタには電流が流れなくなって過電流から
保護される。たとえば、抵抗１０を４５オームに設定し
ておき、サイリスタ１１のゲート電圧が通常使用条件（
基板温度１２５°Ｃ）で０．２５Ｖになるとサイリスタ
１１が作動するようにしておくと、１０Ａの電流が主Ｍ
ＯＳ型トランジスタ１に流れた場合、ゲート側とソース
側とが電気的に接続し、主Ｍ ＯＳ型トランジスタ１が
保護される。
なお、このように副ＭＯＳ型トランジスタ５を設けたの
は、サイリスタ１１のゲート電圧を発生させるための抵
抗１０を直接上ＭＯ３型トランジスタ１側に介装すると
、主ＭＯＳ型トランジスタ１側に流れる電流が大きいた
め、電圧降下が大きくなり、この影響を防止するためで
ある。
は、サイリスタ１１のゲート電圧を発生させるための抵
抗１０を直接上ＭＯ３型トランジスタ１側に介装すると
、主ＭＯＳ型トランジスタ１側に流れる電流が大きいた
め、電圧降下が大きくなり、この影響を防止するためで
ある。
次に、上記構成の具体例を第２図に基づき説明する。
第２図において、２１はｎ型の半導体基板で、この半導
体基板２１には主ＭＯＳ型トランジスタ２２および副Ｍ
ＯＳ型トランジスタ２３がたとえば１８００対１の割合
で形成されている。すなわち、半導体基板２１中には、
ｎ型のソース領域２４、ｐ型のチャネル領域２５および
ｎ型のドレイン領域２６が形成されるとともに、その表
面には、シリコン酸化膜２７、多結晶シリコン２８およ
びアルミ電極２９が形成されている。なお、第２図中、
３０は単位セルを示す。また、図示しないが、サイリス
クも同一半導体基板２１上に、たとえば多結晶シリコン
により形成される。
体基板２１には主ＭＯＳ型トランジスタ２２および副Ｍ
ＯＳ型トランジスタ２３がたとえば１８００対１の割合
で形成されている。すなわち、半導体基板２１中には、
ｎ型のソース領域２４、ｐ型のチャネル領域２５および
ｎ型のドレイン領域２６が形成されるとともに、その表
面には、シリコン酸化膜２７、多結晶シリコン２８およ
びアルミ電極２９が形成されている。なお、第２図中、
３０は単位セルを示す。また、図示しないが、サイリス
クも同一半導体基板２１上に、たとえば多結晶シリコン
により形成される。
なお、第３図に上記半導体装置の使用例の回路図を示し
た。
た。
発明の効果
以上のように本発明の構成によると、副ＭＯ５型電界効
果トランジスタを介して主ＭＯＳ型電界効果トランジス
タに流れる電流が検出されるとともに、その電流が所定
の値よりも大きい場合には、副Ｍ ＯＳ型電界効果トラ
ンジスタによりサイリスタが作動させられて、主ＭＯ３
型電界効果トランジスタのゲート側とソース側とが電気
的に接続された状態となり、主ＭＯＳ型電界効果トラン
ジスタのゲートに印加される電圧が低下して主ＭＯ３型
電界効果トランジスタには電流が流れなくなって過電流
から保護される。
果トランジスタを介して主ＭＯＳ型電界効果トランジス
タに流れる電流が検出されるとともに、その電流が所定
の値よりも大きい場合には、副Ｍ ＯＳ型電界効果トラ
ンジスタによりサイリスタが作動させられて、主ＭＯ３
型電界効果トランジスタのゲート側とソース側とが電気
的に接続された状態となり、主ＭＯＳ型電界効果トラン
ジスタのゲートに印加される電圧が低下して主ＭＯ３型
電界効果トランジスタには電流が流れなくなって過電流
から保護される。
第１図は本発明のトランジスタ回路の一実施例を示す回
路図、第２図は同トランジスタ回路の具１・・・・主Ｍ
ＯＳ型トランジスタ、２・・・・ゲート端子、３・・・
・ソース端子、４・・・・ドレイン端子、５・・・・副
ＭＯＳ型トランジスタ、６・・・・ゲート端子、７・・
・・ソース端子、８・・・・ドレイン端子、９・・・・
ソース側配線部、１０・・・・抵抗、１１・・・・サイ
リスタ、１２・・・・ゲート端子。
路図、第２図は同トランジスタ回路の具１・・・・主Ｍ
ＯＳ型トランジスタ、２・・・・ゲート端子、３・・・
・ソース端子、４・・・・ドレイン端子、５・・・・副
ＭＯＳ型トランジスタ、６・・・・ゲート端子、７・・
・・ソース端子、８・・・・ドレイン端子、９・・・・
ソース側配線部、１０・・・・抵抗、１１・・・・サイ
リスタ、１２・・・・ゲート端子。
Claims (1)
- １、主ＭＯＳ型電界効果トランジスタと副ＭＯＳ型電界
効果トランジスタとを並列に接続し、この副ＭＯＳ型電
界効果トランジスタのソース側に抵抗を介装し、上記主
ＭＯＳ型電界効果トランジスタのゲート端子側とソース
端子側との間に、アノード側が上記ゲート端子側に接続
されるようにサイリスタを介装するとともに、このサイ
リスタのゲート端子を、上記副ＭＯＳ型電界効果トラン
ジスタのゲート領域と抵抗との間の配線部に接続したト
ランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13076689A JPH02309714A (ja) | 1989-05-24 | 1989-05-24 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13076689A JPH02309714A (ja) | 1989-05-24 | 1989-05-24 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309714A true JPH02309714A (ja) | 1990-12-25 |
Family
ID=15042150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13076689A Pending JPH02309714A (ja) | 1989-05-24 | 1989-05-24 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167813A (ja) * | 1990-10-31 | 1992-06-15 | Fujitsu Ltd | 半導体集積回路装置 |
| US7109558B2 (en) | 2001-06-06 | 2006-09-19 | Denso Corporation | Power MOS transistor having capability for setting substrate potential independently of source potential |
-
1989
- 1989-05-24 JP JP13076689A patent/JPH02309714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167813A (ja) * | 1990-10-31 | 1992-06-15 | Fujitsu Ltd | 半導体集積回路装置 |
| US7109558B2 (en) | 2001-06-06 | 2006-09-19 | Denso Corporation | Power MOS transistor having capability for setting substrate potential independently of source potential |
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