JPS6269660A - 静電保護回路 - Google Patents
静電保護回路Info
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- JPS6269660A JPS6269660A JP60210431A JP21043185A JPS6269660A JP S6269660 A JPS6269660 A JP S6269660A JP 60210431 A JP60210431 A JP 60210431A JP 21043185 A JP21043185 A JP 21043185A JP S6269660 A JPS6269660 A JP S6269660A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＩＳ 形トランジスタのゲートおよび
拡散層（ソースあるじはドレイン）の保護に係わるもの
で、特にＭＯＳ ＩＣの出力端を保護するための静電
保護回路に関する。 ′〔発明の技術的背景〕 一般に、ＭＯＳ 形集積回路における出力回路は、例え
ば第６図に示すように構成されている。
拡散層（ソースあるじはドレイン）の保護に係わるもの
で、特にＭＯＳ ＩＣの出力端を保護するための静電
保護回路に関する。 ′〔発明の技術的背景〕 一般に、ＭＯＳ 形集積回路における出力回路は、例え
ば第６図に示すように構成されている。
すガわち、出力パッドＩＩＫは、電源ＶＤＤとＶｓｓ間
に直列接続された出力ＭＯ８ＦＥＴＺ２゜Ｚ３の接続点
が接続されており、この出力ＭＯ８ＦＦ、ＴＩ２．１３
が内部回路Ｚ４から供給される信号８ｚ、８２によって
導通制御され、上記出力パッド１１から出力信号Ｄ ｏ
ｕｔを得る。上記出力パッド１１に接続された出力Ｍ０
８ ＦＥＴＺＪのドレインとしての拡散層のブレーク
ダウン電圧ＶＢは、ゲート、ドレイン間の酸化膜の耐圧
Ｖｏｘよりも通常は低く設定されており、ゲート。
に直列接続された出力ＭＯ８ＦＥＴＺ２゜Ｚ３の接続点
が接続されており、この出力ＭＯ８ＦＦ、ＴＩ２．１３
が内部回路Ｚ４から供給される信号８ｚ、８２によって
導通制御され、上記出力パッド１１から出力信号Ｄ ｏ
ｕｔを得る。上記出力パッド１１に接続された出力Ｍ０
８ ＦＥＴＺＪのドレインとしての拡散層のブレーク
ダウン電圧ＶＢは、ゲート、ドレイン間の酸化膜の耐圧
Ｖｏｘよりも通常は低く設定されており、ゲート。
ドレイン間の酸化膜は、上記ドレインとしての拡散層の
ブレークダウンにより、出力パッド１１に印加される（
外部から）過大電圧から保護されてｂる。上記出力ＭＯ
８ＦＥＴＩＪのドレインとしての拡散層は比較的大きな
面積を有しており、容量も大きく、且つ上述したように
Ｖｏｘ ＞ Ｖ Ｂであるため、出力パッドＩＩＫサー
ジ電圧等の過大電圧が印加されても充分に保護が可能で
ある。
ブレークダウンにより、出力パッド１１に印加される（
外部から）過大電圧から保護されてｂる。上記出力ＭＯ
８ＦＥＴＩＪのドレインとしての拡散層は比較的大きな
面積を有しており、容量も大きく、且つ上述したように
Ｖｏｘ ＞ Ｖ Ｂであるため、出力パッドＩＩＫサー
ジ電圧等の過大電圧が印加されても充分に保護が可能で
ある。
しかし、近年、各素子の微細化に伴表って出力回路の静
電破壊の問題が大きくクローズアップされている。これ
は、微細化によりゲート酸化膜厚が薄くなって絶縁破壊
耐圧Ｖｏｘが低下するだけでな（、ＭＯＳ ＰＥＴ
のホットキャリア効果抑制のためＫ ＬＤＤ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）あるいはＧＤ
（Ｇｒａｌｄｅｄ Ｄｒａｉｎ ）構造が導入されてき
ていることによる。上記ＬＤＤ あるいはＧＤ槽構造
１．ドレイン領域の一部または全部をこのドレイン領域
と同一導電形で低不純物濃度の拡散層で被うことにより
、ゲート電極近傍のドレイン領域での電界集中を緩和し
てＭＯＳ ＦＦＩＴの動作時におけるホット中ヤリア
の発生を抑制するもので、ホットキャリアの発生に伴な
うデバイスの特性低下を抑制してｂる。このように構成
は上記出力ＭＯ８ＰＥＴｚ２．ｚｓにも用いられる。
電破壊の問題が大きくクローズアップされている。これ
は、微細化によりゲート酸化膜厚が薄くなって絶縁破壊
耐圧Ｖｏｘが低下するだけでな（、ＭＯＳ ＰＥＴ
のホットキャリア効果抑制のためＫ ＬＤＤ （Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）あるいはＧＤ
（Ｇｒａｌｄｅｄ Ｄｒａｉｎ ）構造が導入されてき
ていることによる。上記ＬＤＤ あるいはＧＤ槽構造
１．ドレイン領域の一部または全部をこのドレイン領域
と同一導電形で低不純物濃度の拡散層で被うことにより
、ゲート電極近傍のドレイン領域での電界集中を緩和し
てＭＯＳ ＦＦＩＴの動作時におけるホット中ヤリア
の発生を抑制するもので、ホットキャリアの発生に伴な
うデバイスの特性低下を抑制してｂる。このように構成
は上記出力ＭＯ８ＰＥＴｚ２．ｚｓにも用いられる。
このため、以下に記すような理由によシ静電破壊耐量の
低下を生ずる。
低下を生ずる。
まず、低不純物濃度領域の導入によシブレークダウン電
圧ＶＢが上昇し、且つ放電経路に上記低不純物濃度領域
の抵抗値が加わる。すなわち、ＧＤ槽構造ＭＯＳ Ｆ
ＥＴ（前記第６図における出力Ｍ０８ ＰＢＴｘｓを
例に取る）には第７図に示すようにドレイン領域１５．
ソース領域１６間に低不純物濃度領域１７．１８による
抵抗ＲＤ、 、 ＲＤ、 が存在し、第８図に示すよ
うガ等価回路となる。なお、第７図において、１９は半
導体基板、２０．．２θ２はフィールド絶縁膜、２１は
ゲート電極である。
圧ＶＢが上昇し、且つ放電経路に上記低不純物濃度領域
の抵抗値が加わる。すなわち、ＧＤ槽構造ＭＯＳ Ｆ
ＥＴ（前記第６図における出力Ｍ０８ ＰＢＴｘｓを
例に取る）には第７図に示すようにドレイン領域１５．
ソース領域１６間に低不純物濃度領域１７．１８による
抵抗ＲＤ、 、 ＲＤ、 が存在し、第８図に示すよ
うガ等価回路となる。なお、第７図において、１９は半
導体基板、２０．．２θ２はフィールド絶縁膜、２１は
ゲート電極である。
上述した理由により出力パッド１１に外部がら印加され
たサージ電圧により発生した電荷の放電が抑制され、ド
レイン領域Ｚ５としテノ拡散層の電位がブレークダウン
電圧ＶＢをはるかに越え、ゲート、ドレイン間の酸化膜
の耐圧Ｖｏｘを越えて絶縁破壊が生ずる可能性がある。
たサージ電圧により発生した電荷の放電が抑制され、ド
レイン領域Ｚ５としテノ拡散層の電位がブレークダウン
電圧ＶＢをはるかに越え、ゲート、ドレイン間の酸化膜
の耐圧Ｖｏｘを越えて絶縁破壊が生ずる可能性がある。
また、放電電流なｒ１放電経路の抵抗値をＲとすると、
Ｔ”Ｒなるジーール熱が発生する。ここで、Ｒは上記抵
抗ＲＤにその他の寄生抵抗を加えた値となる。このジュ
ール熱によりデバイスの熱的な破壊が発生する。特に、
ｔ７ｇ８図に示すように、ドレイン領域１５としての拡
散層がコンタクトホール２２を介してＡｊ−８１配線２
３で出力パッドＺ１に接続されている場合には、発生し
た熱によシアル；（ＡＩ）中のシリコン（８ｉ）の固容
度が増大し、たりなくなったシリコンが拡散層（ドレイ
ン領域１５）から供給されるため、Ａ／アロイスパイク
２４が発生してこの拡散層が破壊される。あるいけ、発
生した熱によシシリコンまたは酸化膜の熱的な破壊が生
じたり、ジャンクション部分またはゲート。
Ｔ”Ｒなるジーール熱が発生する。ここで、Ｒは上記抵
抗ＲＤにその他の寄生抵抗を加えた値となる。このジュ
ール熱によりデバイスの熱的な破壊が発生する。特に、
ｔ７ｇ８図に示すように、ドレイン領域１５としての拡
散層がコンタクトホール２２を介してＡｊ−８１配線２
３で出力パッドＺ１に接続されている場合には、発生し
た熱によシアル；（ＡＩ）中のシリコン（８ｉ）の固容
度が増大し、たりなくなったシリコンが拡散層（ドレイ
ン領域１５）から供給されるため、Ａ／アロイスパイク
２４が発生してこの拡散層が破壊される。あるいけ、発
生した熱によシシリコンまたは酸化膜の熱的な破壊が生
じたり、ジャンクション部分またはゲート。
ドレイン間の酸化膜の劣化や破壊が生ずる。
この発明は上記のようた事情に鑑みてなされたもので、
その目的とするところは、出力回路の静電破壊を防止で
きる静電保護回路を提供することである。
その目的とするところは、出力回路の静電破壊を防止で
きる静電保護回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、出力パッドと接地点間に保護ＭＯ８ＦＥＴ を
設け、この保護ＭＯ８ＦＥＴのゲートを接地点に接続す
ることによシ、出力パッドへの過大電圧の印加時に出力
Ｍ０８ ＰＥＴＫ流れる電流を分流するようにしている
。
ために、出力パッドと接地点間に保護ＭＯ８ＦＥＴ を
設け、この保護ＭＯ８ＦＥＴのゲートを接地点に接続す
ることによシ、出力パッドへの過大電圧の印加時に出力
Ｍ０８ ＰＥＴＫ流れる電流を分流するようにしている
。
以下、この発明の一実施例について図面を参照して説明
する。第１図にお−て、前記第６図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
出力パッド１１と接地点Ｖｓｓ間に保護ＭＯ８ＦＥＴ２
４を設け、このＭＯ８ＦＥＴ２４のゲートを接地点Ｖｓ
ｓに接続している。
する。第１図にお−て、前記第６図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
出力パッド１１と接地点Ｖｓｓ間に保護ＭＯ８ＦＥＴ２
４を設け、このＭＯ８ＦＥＴ２４のゲートを接地点Ｖｓ
ｓに接続している。
第２図ないし第４図はそれぞれ、上記第１図の回路にお
ける保護ＭＯ８ＦＥＴ、Ｔ４および出力ＭＯ８ＦＥＴ７
．９の断面構成を示している。第２図における半導体基
板２６の表面には、素子分離のためのフィールド絶縁膜
２６．．２６．が形成される。上記フィールド絶縁膜２
６．．２６．によって規定された上記単導体基板２５の
表面領域には、保護ＭＯ８ＦＥＴ２４のソース領域２７
、保護ＭＯ８ＦＥＴ２４および出力ＭＯ８ＰＥＴ１５の
共通ドレイン領域２８、および出力ＭＯ８ＦＥＴＺ３の
ソース領域２９がそれぞれ形成される。
ける保護ＭＯ８ＦＥＴ、Ｔ４および出力ＭＯ８ＦＥＴ７
．９の断面構成を示している。第２図における半導体基
板２６の表面には、素子分離のためのフィールド絶縁膜
２６．．２６．が形成される。上記フィールド絶縁膜２
６．．２６．によって規定された上記単導体基板２５の
表面領域には、保護ＭＯ８ＦＥＴ２４のソース領域２７
、保護ＭＯ８ＦＥＴ２４および出力ＭＯ８ＰＥＴ１５の
共通ドレイン領域２８、および出力ＭＯ８ＦＥＴＺ３の
ソース領域２９がそれぞれ形成される。
また、上記出力ＭＯ８ＦＥＴｌ３のソース領域２９およ
びドレイン領域（共通ドレイン領域２８の一部）にはそ
れぞれ、低濃度の不純物領域ｓｏ、、ｓｏ、が形成され
る。上記ソース領域２７、共通ドレイン領域２８間の半
導体基板２５上には、絶縁膜を介してゲート電極３Ｘが
形成されて保護ＭＯ８Ｆ′ＥＴ２４が形成される。
びドレイン領域（共通ドレイン領域２８の一部）にはそ
れぞれ、低濃度の不純物領域ｓｏ、、ｓｏ、が形成され
る。上記ソース領域２７、共通ドレイン領域２８間の半
導体基板２５上には、絶縁膜を介してゲート電極３Ｘが
形成されて保護ＭＯ８Ｆ′ＥＴ２４が形成される。
上記ソース領域２９．共通ドレイン領域２８間の半導体
基板２５上には、絶縁膜を介してゲート電極３２が形成
されて出力ＭＯ８ＦＥＴＺ、？が形成される。そして、
上記ソース領域２７およびゲート電極３Ｚが配線層３３
．を介して接地点Ｖｓｓへ、共通ドレイン２８が配線層
３３！を介して出力パッドＩＩへ、上記ソース領域２９
が配′線層３３ｊを介して接地点Ｖｓｓへそれぞれ接続
されて成る。なお、３４は層間絶縁膜である。
基板２５上には、絶縁膜を介してゲート電極３２が形成
されて出力ＭＯ８ＦＥＴＺ、？が形成される。そして、
上記ソース領域２７およびゲート電極３Ｚが配線層３３
．を介して接地点Ｖｓｓへ、共通ドレイン２８が配線層
３３！を介して出力パッドＩＩへ、上記ソース領域２９
が配′線層３３ｊを介して接地点Ｖｓｓへそれぞれ接続
されて成る。なお、３４は層間絶縁膜である。
このような構成では、保護ＭＯ８ＦＥＴ２４のソース、
ドレイン領域には低濃度拡散を行なっていないので、そ
のドレインジャンクション耐圧は出力ＭＯ８ＦＥ’ｆ’
１３よす低くなり、且つ等側内な抵抗も低く々るので、
出力パッド１１に印加されたサージ電圧により発生した
電荷は、保護ＭＯ８ＰＥＴ、Ｔ４を介して効果的に接地
点Ｖｓｓに導びかれる。
ドレイン領域には低濃度拡散を行なっていないので、そ
のドレインジャンクション耐圧は出力ＭＯ８ＦＥ’ｆ’
１３よす低くなり、且つ等側内な抵抗も低く々るので、
出力パッド１１に印加されたサージ電圧により発生した
電荷は、保護ＭＯ８ＰＥＴ、Ｔ４を介して効果的に接地
点Ｖｓｓに導びかれる。
第３図および第４図はそれぞれ、出力ＭＯ８ＦＥＴＩ３
のドレインジャンクション耐圧よりも保１［Ｍ０８
ＦＥＴ’４のドレインジャンクｖ−１）耐圧を低下させ
るための他の構成例を示している。第３図においては、
保護ＭＯ８ＰＥＴ、Ｔ４のドレイン領域（共通ドレイン
領域２８の一部）にこの領域と逆導電形の高濃度不純物
領域３５を設けている。また、第４図においては、保護
ＭＯ８ＦＥＴ２４のソース領域２７、共通ドレイン領域
２８間のチャネル領域に、これらの領域と逆導電形の高
濃度不純物領域３６を設けて込る。この高濃度不純物領
域３６は、ゲート電極３Ｚの形成前に設けられる。
のドレインジャンクション耐圧よりも保１［Ｍ０８
ＦＥＴ’４のドレインジャンクｖ−１）耐圧を低下させ
るための他の構成例を示している。第３図においては、
保護ＭＯ８ＰＥＴ、Ｔ４のドレイン領域（共通ドレイン
領域２８の一部）にこの領域と逆導電形の高濃度不純物
領域３５を設けている。また、第４図においては、保護
ＭＯ８ＦＥＴ２４のソース領域２７、共通ドレイン領域
２８間のチャネル領域に、これらの領域と逆導電形の高
濃度不純物領域３６を設けて込る。この高濃度不純物領
域３６は、ゲート電極３Ｚの形成前に設けられる。
なお、第２図ないし第４図において保護ＭＯ８ＦＥＴｊ
Ｊおよび出力Ｍ０８ ＦＥ’１．９のドレイン領域を
共通に形成したが、別々に形成しても良いのはもちろん
である。
Ｊおよび出力Ｍ０８ ＦＥ’１．９のドレイン領域を
共通に形成したが、別々に形成しても良いのはもちろん
である。
第５図は、前記第１図の回路にサージ電圧が印加された
際の等価回路を示している。出力パッド１１には、容量
Ｃのキャパシタ、９７に蓄積された電荷がスイッチ３８
を介して供給（電圧Ｖ）される。これによってまず保護
ＭＯ８ＦＢＩＴ２４がブレークダウンを生じ、次に（ま
たは同時に）出力ＭＯ８ＦＥＴ７．９がブレークダウン
を生ずる。従って、出力パット°１１に印加された静電
工木ルギー（−ｃｖ２）を持った電荷は、ＭＯＳ Ｆ
ＥＴ２４．１３ の等測的な抵抗ＲＰ、Ｒを介して接
地点Ｖｓｓに放電される。
際の等価回路を示している。出力パッド１１には、容量
Ｃのキャパシタ、９７に蓄積された電荷がスイッチ３８
を介して供給（電圧Ｖ）される。これによってまず保護
ＭＯ８ＦＢＩＴ２４がブレークダウンを生じ、次に（ま
たは同時に）出力ＭＯ８ＦＥＴ７．９がブレークダウン
を生ずる。従って、出力パット°１１に印加された静電
工木ルギー（−ｃｖ２）を持った電荷は、ＭＯＳ Ｆ
ＥＴ２４．１３ の等測的な抵抗ＲＰ、Ｒを介して接
地点Ｖｓｓに放電される。
今、保護Ｍ０８ ＦＥＴ２４を設けない（ＲＰ＝ｏｏ
）とすると、上記静電ヱネルギー（−！−Ｃｖ２）が出
力Ｍ０８ ＦＥＴＺＪの部分で熱に変換されるが；保
護ＭＯ８ＦＥＴｚ４を設けることにより発熱量が分割さ
れる。ここでＲＰの発熱量なＰ、 、 Ｈの発熱量をＰ
、とすると、 となる。例えばＲＰとＲがほぼ等しいとすると、発熱量
は、 ｐ、＝ｐ、＝−ｃｖ ・・・・・・・・・・・・・
・・・・・ （３１とカリ、出力ＭＯ８ＦＥＴｚ、ｙの
発熱量を低減できる。
）とすると、上記静電ヱネルギー（−！−Ｃｖ２）が出
力Ｍ０８ ＦＥＴＺＪの部分で熱に変換されるが；保
護ＭＯ８ＦＥＴｚ４を設けることにより発熱量が分割さ
れる。ここでＲＰの発熱量なＰ、 、 Ｈの発熱量をＰ
、とすると、 となる。例えばＲＰとＲがほぼ等しいとすると、発熱量
は、 ｐ、＝ｐ、＝−ｃｖ ・・・・・・・・・・・・・
・・・・・ （３１とカリ、出力ＭＯ８ＦＥＴｚ、ｙの
発熱量を低減できる。
また、ＬＤＤあるいはＧＤ槽構造ＭＯＳ ＰＰＴは、低
不純物濃度領域の抵抗値が高く、且つ発熱エリアが小さ
いため温度上昇がはげしいが、保護ＭＯ８ＦＥＴ と
して低不純物濃度領域を形成しないＭＯＳ ＦＥＴ
を設けたので、発熱量が大きくとも発熱エリアが広く分
布するため（単位体積当りの発熱量が小さいため）、温
度上昇は少なく熱破壊強も裏込。さらに、低不純物濃度
領域がないジャンクシランでは、そのブレークダウン耐
圧が低く、且つ等価抵抗も小さくなるのでパターン面積
も小さくて済む。
不純物濃度領域の抵抗値が高く、且つ発熱エリアが小さ
いため温度上昇がはげしいが、保護ＭＯ８ＦＥＴ と
して低不純物濃度領域を形成しないＭＯＳ ＦＥＴ
を設けたので、発熱量が大きくとも発熱エリアが広く分
布するため（単位体積当りの発熱量が小さいため）、温
度上昇は少なく熱破壊強も裏込。さらに、低不純物濃度
領域がないジャンクシランでは、そのブレークダウン耐
圧が低く、且つ等価抵抗も小さくなるのでパターン面積
も小さくて済む。
なお、上記実施例では出力パッド１１と接地点間にＭＯ
Ｓ ＦＥＴ２４を設けたが、ダイオードを設け、この
ダイオードのブレークダウンを利用しても同様々効果が
得られる。
Ｓ ＦＥＴ２４を設けたが、ダイオードを設け、この
ダイオードのブレークダウンを利用しても同様々効果が
得られる。
以上説明したようにこの発明によれば、出力回路の静電
破壊を防止できる静電保護回路が得られる。
破壊を防止できる静電保護回路が得られる。
第１図はこの発明の一実抱例に係わる静電保護回路を示
す図、第２図ないし第４図はそれぞれ上記第１図におけ
る保護ＭＯ８ＦＥＴ と出力ＭＯ８ＦＥＴ の構成例
を示す断面図、第５図は上記第１図の回路にサージ電圧
が印加された時の等価回路図、第６図ないし第９図はそ
れぞれ出力パッド側の静電破壊現象について説明するた
めの図である。 １１・・・出力パッド、 １２．１３・・・出力ＭＯ８ＦＥＴ。 ２４−・・保護ＭＯ８ＰＥＴ。
す図、第２図ないし第４図はそれぞれ上記第１図におけ
る保護ＭＯ８ＦＥＴ と出力ＭＯ８ＦＥＴ の構成例
を示す断面図、第５図は上記第１図の回路にサージ電圧
が印加された時の等価回路図、第６図ないし第９図はそ
れぞれ出力パッド側の静電破壊現象について説明するた
めの図である。 １１・・・出力パッド、 １２．１３・・・出力ＭＯ８ＦＥＴ。 ２４−・・保護ＭＯ８ＰＥＴ。
Claims (7)
- （１）ＭＩＳ形半導体装置における出力パッドと接地点
間に、ゲートが接地点に接続された保護ＭＩＳＦＥＴを
設け、出力ＭＩＳＦＥＴに流れるサージ電流を分流する
如く構成したことを特徴とする静電保護回路。 - （２）前記保護ＭＩＳＦＥＴのジャンクション耐圧は、
前記出力ＭＩＳＦＥＴのジャンクション耐圧より低いこ
とを特徴とする特許請求の範囲第１項記載の静電保護回
路。 - （３）前記出力ＭＩＳＦＥＴがＬＤＤ構造あるいはＧＤ
構造による低濃度不純物領域を有する場合、前記保護Ｍ
ＩＳＦＥＴには低不純物濃度領域を形成しないことによ
りジャンクション耐圧を出力ＭＩＳＦＥＴより低く設定
することを特徴とする特許請求の範囲第２項記載の静電
保護回路。 - （４）前記保護ＭＩＳＦＥＴのチャネル領域の不純物濃
度を高く設定することによりジャンクション耐圧を出力
ＭＩＳＦＥＴより低く設定することを特徴とする特許請
求の範囲第２項記載の静電保護回路。 - （５）前記保護ＭＩＳＦＥＴのドレイン領域に、この領
域と逆導電形の不純物領域を形成することにより、ジャ
ンクション耐圧を出力ＭＩＳＦＥＴより低く設定するこ
とを特徴とする特許請求の範囲第２項記載の静電保護回
路。 - （６）ＭＩＳ形半導体装置における出力パッドと接地点
間に、保護ダイオードのカソード、アノード間を接続し
、この保護ダイオードのブレークダウンにより出力ＭＩ
ＳＦＥＴに流れるサージ電流を分流する如く構成したこ
とを特徴とする静電保護回路。 - （７）前記保護ダイオードのジャンクション耐圧は、前
記出力ＭＩＳＦＥＴのジャンクション耐圧より低いこと
を特徴とする特許請求の範囲第６項記載の静電保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210431A JPS6269660A (ja) | 1985-09-24 | 1985-09-24 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210431A JPS6269660A (ja) | 1985-09-24 | 1985-09-24 | 静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269660A true JPS6269660A (ja) | 1987-03-30 |
| JPH0347743B2 JPH0347743B2 (ja) | 1991-07-22 |
Family
ID=16589205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210431A Granted JPS6269660A (ja) | 1985-09-24 | 1985-09-24 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269660A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181524A (ja) * | 1987-01-22 | 1988-07-26 | Seiko Epson Corp | 半導体装置 |
| JPH021983A (ja) * | 1988-06-09 | 1990-01-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0268457U (ja) * | 1988-11-11 | 1990-05-24 | ||
| JPH02158166A (ja) * | 1988-11-22 | 1990-06-18 | American Teleph & Telegr Co <Att> | 集積回路 |
| JP2007214267A (ja) * | 2006-02-08 | 2007-08-23 | Seiko Instruments Inc | 半導体装置 |
| CN100405622C (zh) * | 1997-01-31 | 2008-07-23 | 松下电器产业株式会社 | 半导体发光装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61119073A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | 集積回路 |
-
1985
- 1985-09-24 JP JP60210431A patent/JPS6269660A/ja active Granted
Patent Citations (1)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347743B2 (ja) | 1991-07-22 |
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