JP2937325B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2937325B2 JP2937325B2 JP63148767A JP14876788A JP2937325B2 JP 2937325 B2 JP2937325 B2 JP 2937325B2 JP 63148767 A JP63148767 A JP 63148767A JP 14876788 A JP14876788 A JP 14876788A JP 2937325 B2 JP2937325 B2 JP 2937325B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にサージ電圧等の過大
電圧からゲート絶縁膜を保護するための保護装置を有す
る半導体装置に関する。
電圧からゲート絶縁膜を保護するための保護装置を有す
る半導体装置に関する。
半導体装置（デバイス）の取り扱われる工程で生じる
可能性の高い静電気放電現象としれ、（１）静電気を蓄
積した人がデバイスに触れることにより、電荷がデバイ
スを介して放電する（以下、人体モデルと称す）、
（２）静電気を蓄積した金属がデバイスに触れることに
より、電荷がデバイスを介して放電する（以下、マシン
モデルと称す）、（３）摩擦等により、デバイスのパッ
ケージ，リードが帯電し、デバイスの端子を通してその
電荷が放電する（この放電をシミューレーションした試
験法を以下パッケージ帯電法と称す）、等が知られてい
る。こうした静電気によるサージから内部回路のゲート
酸化膜を保護するため、各種の保護回路が実用化されて
いる。
可能性の高い静電気放電現象としれ、（１）静電気を蓄
積した人がデバイスに触れることにより、電荷がデバイ
スを介して放電する（以下、人体モデルと称す）、
（２）静電気を蓄積した金属がデバイスに触れることに
より、電荷がデバイスを介して放電する（以下、マシン
モデルと称す）、（３）摩擦等により、デバイスのパッ
ケージ，リードが帯電し、デバイスの端子を通してその
電荷が放電する（この放電をシミューレーションした試
験法を以下パッケージ帯電法と称す）、等が知られてい
る。こうした静電気によるサージから内部回路のゲート
酸化膜を保護するため、各種の保護回路が実用化されて
いる。
第２図（ａ），（ｂ）に、従来のこの種の保護装置の
等価回路及びその断面図をそれぞれ示す。第２図（ａ）
を参照すると、入力端子１は保護抵抗２を介して、内部
回路のゲート７に接続されており、ゲート７と低電位端
子５および高電位端子６との間には各々、第１の保護ダ
イオード３と第２の保護ダイオード４が設けられる。次
に第２図（ｂ）を参照すると、例えば低濃度Ｎ型の半導
体基板12中に、低濃度Ｐ型の拡散領域９（以下Ｐウェル
と称す）が設けられ、Ｐウェル９は、Ｎ型半導体基板12
とＰウェル９の両方に接して設けられた高濃度Ｐ型拡散
領域10を介して、低電位端子５に接続されており、さら
にＰウェル９中に高濃度Ｎ型拡散領域８を設けて、第１
の保護ダイオード３が形成される。一方、Ｎ型半導体基
板12とこの表面に設けられた高濃度Ｐ型拡散領域10によ
って第２の保護ダイオード４が形成され、Ｎ型半導体基
板12は、高濃度Ｎ型拡散領域８を介して、高電位端子６
に持続され、定電位に保たれる。
等価回路及びその断面図をそれぞれ示す。第２図（ａ）
を参照すると、入力端子１は保護抵抗２を介して、内部
回路のゲート７に接続されており、ゲート７と低電位端
子５および高電位端子６との間には各々、第１の保護ダ
イオード３と第２の保護ダイオード４が設けられる。次
に第２図（ｂ）を参照すると、例えば低濃度Ｎ型の半導
体基板12中に、低濃度Ｐ型の拡散領域９（以下Ｐウェル
と称す）が設けられ、Ｐウェル９は、Ｎ型半導体基板12
とＰウェル９の両方に接して設けられた高濃度Ｐ型拡散
領域10を介して、低電位端子５に接続されており、さら
にＰウェル９中に高濃度Ｎ型拡散領域８を設けて、第１
の保護ダイオード３が形成される。一方、Ｎ型半導体基
板12とこの表面に設けられた高濃度Ｐ型拡散領域10によ
って第２の保護ダイオード４が形成され、Ｎ型半導体基
板12は、高濃度Ｎ型拡散領域８を介して、高電位端子６
に持続され、定電位に保たれる。
一般に絶縁ゲート型構造のトランジスタでは、そのゲ
ート電極下の酸化膜がうすく形成されていることから、
ゲートとソース又はドレイン間に外部サージが印加され
ると、この酸化膜は容易に破壊されるが、第１の保護ダ
イオード３及び第２の保護ダイオード４のクランプ電圧
をゲート酸化膜の絶縁耐量以下に設定することによっ
て、外部ストレスを吸収し、ゲートを保護する手段がと
られている。
ート電極下の酸化膜がうすく形成されていることから、
ゲートとソース又はドレイン間に外部サージが印加され
ると、この酸化膜は容易に破壊されるが、第１の保護ダ
イオード３及び第２の保護ダイオード４のクランプ電圧
をゲート酸化膜の絶縁耐量以下に設定することによっ
て、外部ストレスを吸収し、ゲートを保護する手段がと
られている。
しかしながら、上述した従来の保護装置はＰウェル
９、またはＮ型半導体基板12が比較的高抵抗なため保護
ダイオード３、または４の内部抵抗が大きく、特にその
放電波形の立上りが急峻なパッケージ帯電法では、十分
な保護機能がなされず、容易にゲート酸化膜破壊に至っ
てしまうという欠点がある。さらに最近の微細化設計に
伴い、拡散層８は0.2〜0.3μｍと浅く形成されるので、
熱的破壊耐性が低く、一般に保護ダイオード自身が破壊
されるという欠点がある。
９、またはＮ型半導体基板12が比較的高抵抗なため保護
ダイオード３、または４の内部抵抗が大きく、特にその
放電波形の立上りが急峻なパッケージ帯電法では、十分
な保護機能がなされず、容易にゲート酸化膜破壊に至っ
てしまうという欠点がある。さらに最近の微細化設計に
伴い、拡散層８は0.2〜0.3μｍと浅く形成されるので、
熱的破壊耐性が低く、一般に保護ダイオード自身が破壊
されるという欠点がある。
本発明の半導体装置に使用される保護装置において
は、半導体集積回路が形成される第１導電型の半導体基
板にこの基板とは異なる第２導電型の高濃度不純物拡散
層がフィールド酸化膜間に挟んで形成され、その一方が
第１の固定電位に、他方が入力端子及び被保護回路に電
気的に接続され、基板とは異なる第２導電型の低濃度不
純物拡散層ウェル内にウェルとは異なる第１導電型の高
濃度不純物拡散層が厚いフィールド酸化膜を間に挟んで
形成され、その一方が第２の固定電位に、他方が入力端
子及び被保護回路に電気的にそれぞれ接続される。
は、半導体集積回路が形成される第１導電型の半導体基
板にこの基板とは異なる第２導電型の高濃度不純物拡散
層がフィールド酸化膜間に挟んで形成され、その一方が
第１の固定電位に、他方が入力端子及び被保護回路に電
気的に接続され、基板とは異なる第２導電型の低濃度不
純物拡散層ウェル内にウェルとは異なる第１導電型の高
濃度不純物拡散層が厚いフィールド酸化膜を間に挟んで
形成され、その一方が第２の固定電位に、他方が入力端
子及び被保護回路に電気的にそれぞれ接続される。
さらに高濃度不純物拡散層間にこの拡散層と同一導電
型の深い低濃度不純物拡散領域を形成することや入力ボ
ンディングパット下に第２導電型の低濃度不純物拡散層
領域を形成することにより優れた保護御装置が得られ
る。
型の深い低濃度不純物拡散領域を形成することや入力ボ
ンディングパット下に第２導電型の低濃度不純物拡散層
領域を形成することにより優れた保護御装置が得られ
る。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の縦断面図である。
第１図において第２図と共通な部含は同一記号で示され
ている。第２図（ｂ）と異なる点は、（１）前記入力ポ
リシリコン抵抗２がない点，（２）パット部１の下にＰ
ウェル13が設けられている点，（３）また、イオン注入
等の手段によりＰウェル９内において高濃度Ｎ型拡散領
域８に対向して高濃度Ｎ型拡散領域14がフィールド酸化
膜11を間に挟んで形成されかつ高濃度Ｎ型拡散領域８中
に同じくＮ型の低濃度拡散領域15が高濃度Ｎ型拡散領域
８よりも深く成形される点，（４）同様に高濃度Ｐ型拡
散領域10に対向して高濃度Ｐ型拡散領域16がフィールド
酸化膜11を間に挟んで形成される点である。
第１図において第２図と共通な部含は同一記号で示され
ている。第２図（ｂ）と異なる点は、（１）前記入力ポ
リシリコン抵抗２がない点，（２）パット部１の下にＰ
ウェル13が設けられている点，（３）また、イオン注入
等の手段によりＰウェル９内において高濃度Ｎ型拡散領
域８に対向して高濃度Ｎ型拡散領域14がフィールド酸化
膜11を間に挟んで形成されかつ高濃度Ｎ型拡散領域８中
に同じくＮ型の低濃度拡散領域15が高濃度Ｎ型拡散領域
８よりも深く成形される点，（４）同様に高濃度Ｐ型拡
散領域10に対向して高濃度Ｐ型拡散領域16がフィールド
酸化膜11を間に挟んで形成される点である。
次に本発明の構造による動作を説明する。
例えば第１図（ｂ）に示したパッケージ帯電法による
外部ストレスを低電位端子５に対して入力１に加えた場
合を考える。パッケージ帯電法はデバイスのパッケージ
表面22に金属電極17を接触させ所定の電圧18を印加し、
インピーダンスZ19の被放電物体を介して測定端子20を
接地することにより行なう。この放電ではパッケージの
もつ容量が数pFと小さいため（一般にチップの大きさに
より異なるが）単位時間当りの放電エネルギーは、度の
試験法に比べて大きくなる。このような急峻な外部サー
ジに対して、本発明の構造によると、Ｎ型拡散層８およ
びN-型拡散層15とＰウェル９からなるダイオードが対応
し、それにＮ型拡散層14とＰウェル９からなるダイオー
ドが応答し、いわゆる寄生バイポーラ動作（スナップバ
ック）が生じ、クランプ電圧におよび内部インピーダン
スが低い理想的なバイパス経路が形成されるのでゲート
酸化膜が十分保護される。さらにN-型拡散層15の導入に
よりＮ型拡散層８の受ける熱的ストレスは緩和され、自
身の破壊もなくなる。また、高電位端子６に対して入力
１に外部サージが加わった場合もＰ型拡散層10−Ｎ型半
導体基板12−Ｐ型拡散層16の構造により同様の効果が得
られる。
外部ストレスを低電位端子５に対して入力１に加えた場
合を考える。パッケージ帯電法はデバイスのパッケージ
表面22に金属電極17を接触させ所定の電圧18を印加し、
インピーダンスZ19の被放電物体を介して測定端子20を
接地することにより行なう。この放電ではパッケージの
もつ容量が数pFと小さいため（一般にチップの大きさに
より異なるが）単位時間当りの放電エネルギーは、度の
試験法に比べて大きくなる。このような急峻な外部サー
ジに対して、本発明の構造によると、Ｎ型拡散層８およ
びN-型拡散層15とＰウェル９からなるダイオードが対応
し、それにＮ型拡散層14とＰウェル９からなるダイオー
ドが応答し、いわゆる寄生バイポーラ動作（スナップバ
ック）が生じ、クランプ電圧におよび内部インピーダン
スが低い理想的なバイパス経路が形成されるのでゲート
酸化膜が十分保護される。さらにN-型拡散層15の導入に
よりＮ型拡散層８の受ける熱的ストレスは緩和され、自
身の破壊もなくなる。また、高電位端子６に対して入力
１に外部サージが加わった場合もＰ型拡散層10−Ｎ型半
導体基板12−Ｐ型拡散層16の構造により同様の効果が得
られる。
一方、例えば人体モデルのような時定数の大きな放電
では第２図に示したポリシリコン抵抗２の熱的ストレス
による溶断、あるいはポリシリコン抵抗２−フィールド
酸化膜11−基板12より構成されるMOS容量のつき抜けが
生じやすいが、本実施例の構造ではポリシリコン抵抗２
を廃し、入力部アルミニウムパッド１とゲート入力端子
７とをアルミニウム配線で直接接続して鉄的ストレスに
よる溶断をなくせる。このようにポリシリコン抵抗をな
くせるのは、Ｎ型拡散層8,Pウェル,N型拡散層14からな
る保護素子や、高濃度Ｐ型拡散領域10,N型半導体基板1
2,高濃度Ｐ型拡散領域16からなる保護素子の動作速度が
速いためである。
では第２図に示したポリシリコン抵抗２の熱的ストレス
による溶断、あるいはポリシリコン抵抗２−フィールド
酸化膜11−基板12より構成されるMOS容量のつき抜けが
生じやすいが、本実施例の構造ではポリシリコン抵抗２
を廃し、入力部アルミニウムパッド１とゲート入力端子
７とをアルミニウム配線で直接接続して鉄的ストレスに
よる溶断をなくせる。このようにポリシリコン抵抗をな
くせるのは、Ｎ型拡散層8,Pウェル,N型拡散層14からな
る保護素子や、高濃度Ｐ型拡散領域10,N型半導体基板1
2,高濃度Ｐ型拡散領域16からなる保護素子の動作速度が
速いためである。
第１図（ｃ）は、本発明の保護装置を有するMOS型ト
ランジスタのパッケージ帯電法試験による実験結果であ
る。従来の構造の保護装置を用いた場合は、パッケージ
帯電電圧は高々±0.5KVでゲート破壊が生じるのに対し
て、本実施例の構造の保護装置を用いた場合では±3.0K
V以上においても十分なゲートは保護されることが確認
された。
ランジスタのパッケージ帯電法試験による実験結果であ
る。従来の構造の保護装置を用いた場合は、パッケージ
帯電電圧は高々±0.5KVでゲート破壊が生じるのに対し
て、本実施例の構造の保護装置を用いた場合では±3.0K
V以上においても十分なゲートは保護されることが確認
された。
以上説明したように本発明によれば、摩擦等により、
デバイスのパッケージやリードが帯電し、デバイスの端
子を通してその電荷が放電するような急峻なサージに対
しても迅やかに応答しMOSのゲート酸化膜を保護でき
る。さらに保護ダイオード自身の接合を深くすることで
自らの熱的破壊耐性は向上する。
デバイスのパッケージやリードが帯電し、デバイスの端
子を通してその電荷が放電するような急峻なサージに対
しても迅やかに応答しMOSのゲート酸化膜を保護でき
る。さらに保護ダイオード自身の接合を深くすることで
自らの熱的破壊耐性は向上する。
しかも、本構造を形成するに、従来のプロセスに何ら
手を加える必要はないので、いかなる種類の外部サージ
にも有効であり、かつ安価なMOS保護装置を提供するこ
とができる。
手を加える必要はないので、いかなる種類の外部サージ
にも有効であり、かつ安価なMOS保護装置を提供するこ
とができる。
第１図（ａ）は本発明の一実施例の縦断面図、第１図
（ｂ）はパッケージ帯電試験法の試験回路図、第１図
（ｃ）はパッケージ帯電試験法による耐量データを示す
図、第２図（ａ），（ｂ）はそれぞれ従来例のMOS保護
装置の等価回路図及びその縦断面図である。 １……入力部、２……ポリシリコン抵抗、３……第１の
保護ダイオード、４……第２の保護ダイオード、５……
低電位端子、６……高電位端子、７……内部回路のゲー
ト入力端子、8,14……高濃度Ｎ型拡散領域、９……低濃
度Ｐ型拡散領域、10,16……高濃度Ｐ型拡散領域、11…
…フィールド酸化膜、12……Ｎ型半導体基板、13……低
濃度Ｐ型拡散領域、15……低濃度Ｎ型拡散領域、17……
金属電極、18……試験電源、19……インピーダンスＺ、
20……デバイスリード部、21……放電プローブ、22……
デバイス試料
（ｂ）はパッケージ帯電試験法の試験回路図、第１図
（ｃ）はパッケージ帯電試験法による耐量データを示す
図、第２図（ａ），（ｂ）はそれぞれ従来例のMOS保護
装置の等価回路図及びその縦断面図である。 １……入力部、２……ポリシリコン抵抗、３……第１の
保護ダイオード、４……第２の保護ダイオード、５……
低電位端子、６……高電位端子、７……内部回路のゲー
ト入力端子、8,14……高濃度Ｎ型拡散領域、９……低濃
度Ｐ型拡散領域、10,16……高濃度Ｐ型拡散領域、11…
…フィールド酸化膜、12……Ｎ型半導体基板、13……低
濃度Ｐ型拡散領域、15……低濃度Ｎ型拡散領域、17……
金属電極、18……試験電源、19……インピーダンスＺ、
20……デバイスリード部、21……放電プローブ、22……
デバイス試料
Claims (1)
- 【請求項１】入力端子と内部回路間に接続された保護回
路を有する半導体装置において、前記保護回路は、第一
導電型の半導体基板に選択的に形成された第二導電型の
第一領域と、前記基板に前記第一領域から離間して形成
される一方互いに近接して形成された前記第二導電型の
第二および第三領域と、前記第一領域内に互いに近接し
て形成された前記第一導電型の第四および第五領域と、
前記第四領域と重なり前記第四領域の不純物濃度より薄
くかつ深く形成された前記第一導電型の第六領域とを有
し、前記入力端子は絶縁属を介して形成された入力パッ
ドとして形成され、この入力パッドからの配線層が前記
内部回路へ接続されるとともに前記第二領域および前記
第四領域の両方に接続され、さらに前記第三領域及び前
記基板は第一の固定電位に、前記第一領域及び前記第五
領域は第二の固定電位にそれぞれ接続されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148767A JP2937325B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148767A JP2937325B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022679A JPH022679A (ja) | 1990-01-08 |
| JP2937325B2 true JP2937325B2 (ja) | 1999-08-23 |
Family
ID=15460198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148767A Expired - Fee Related JP2937325B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937325B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111351A (ja) * | 1982-12-16 | 1984-06-27 | Seiko Instr & Electronics Ltd | 入力保護回路 |
| JPS63220564A (ja) * | 1987-03-09 | 1988-09-13 | Fujitsu Ltd | Ｃ−ｍｏｓｌｓｉの保護回路 |
-
1988
- 1988-06-15 JP JP63148767A patent/JP2937325B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022679A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |