JPS59111351A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS59111351A JPS59111351A JP22083982A JP22083982A JPS59111351A JP S59111351 A JPS59111351 A JP S59111351A JP 22083982 A JP22083982 A JP 22083982A JP 22083982 A JP22083982 A JP 22083982A JP S59111351 A JPS59111351 A JP S59111351A
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- JP
- Japan
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- input
- impurity region
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- type
- protection circuit
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- Pending
Links
- 230000001681 protective effect Effects 0.000 title 1
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 238000002955 isolation Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 20
- 230000005611 electricity Effects 0.000 abstract description 11
- 230000003068 static effect Effects 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯ８構造を有する装置あるいは集積口跡の
入力保時回路に関する。さらに詳細にはダイオードの逆
方向降伏電力を用いず、瞬間的なバイポーラトランジス
タ動作を利用した他に類をみない入力保護目跡に関する
。
入力保時回路に関する。さらに詳細にはダイオードの逆
方向降伏電力を用いず、瞬間的なバイポーラトランジス
タ動作を利用した他に類をみない入力保護目跡に関する
。
従来のダイオードを利用したＭＯ８構造を有する装置の
入力保獲回μは、逆方向降伏＠２圧をプロセスにより制
御することが困難であること、及びダイオードの逆方向
降伏でダイオード自体が破壊する等の欠点を有していた
。
入力保獲回μは、逆方向降伏＠２圧をプロセスにより制
御することが困難であること、及びダイオードの逆方向
降伏でダイオード自体が破壊する等の欠点を有していた
。
本発明は上記のような欠点を克服するためになされたも
のであり、スパイク的な電気雑音、静電気に対しバイポ
ーラトランジスタ動作を行なう入力保時回路を提供する
ものである。
のであり、スパイク的な電気雑音、静電気に対しバイポ
ーラトランジスタ動作を行なう入力保時回路を提供する
ものである。
本発明の入力保護回μについて第１図〜第５図を用いて
詳細に説明する。
詳細に説明する。
第１図は、本発明の原理的た入力保護回路の１面図であ
る。ｐ型のシリコン半導体基板Ｉｒｎ型基板上に作られ
たｒ−ウェルでもよい）にｐ千の不純物領域４及びｎ＋
の不純物領域２が形威され。
る。ｐ型のシリコン半導体基板Ｉｒｎ型基板上に作られ
たｒ−ウェルでもよい）にｐ千の不純物領域４及びｎ＋
の不純物領域２が形威され。
配線電極により接地されている７ｎ＋の不純物領域３は
入力電極５と結線されたＮ ＭＯＳの入力装置６を保
護する。
入力電極５と結線されたＮ ＭＯＳの入力装置６を保
護する。
通常のＮ ＭＯ８回斃０動作状態においては、入力１
、極５にはｐ型基板に対し正の電圧が印加されておりｎ
＋の不純物領域３とｐ型基板１のＰＮ接合は逆方向にバ
イアスされるためわずかな逆方向電流が流れるだけであ
る。次に入力電極５に静電気等により急峻で高圧の正の
パルス電圧が印加された場合について＊発明の入力保護
回路の動作について説明する。ｎ十の不純物領域３に高
圧の正のパルスが入ると、その近傍のｐ型基板１はＰＮ
接合の静電誘導により接地に対し瞬間的に止にバイアス
される。従ってｎ＋の不純物領域２とｐ型基板１のＰＮ
接合は順方向にバイアスされることにより、ｎ＋の不純
物領域２．Ｘ：り電子がｐ型基板１に注入される。この
ｐ型基板１に注入された電子は主としてｎ＋の不純物領
域２と３との間のｐ型領域１−１をベースとしたバイポ
ーラトランジスタ動作によりｎ＋の不純物領域５に注入
される。
、極５にはｐ型基板に対し正の電圧が印加されておりｎ
＋の不純物領域３とｐ型基板１のＰＮ接合は逆方向にバ
イアスされるためわずかな逆方向電流が流れるだけであ
る。次に入力電極５に静電気等により急峻で高圧の正の
パルス電圧が印加された場合について＊発明の入力保護
回路の動作について説明する。ｎ十の不純物領域３に高
圧の正のパルスが入ると、その近傍のｐ型基板１はＰＮ
接合の静電誘導により接地に対し瞬間的に止にバイアス
される。従ってｎ＋の不純物領域２とｐ型基板１のＰＮ
接合は順方向にバイアスされることにより、ｎ＋の不純
物領域２．Ｘ：り電子がｐ型基板１に注入される。この
ｐ型基板１に注入された電子は主としてｎ＋の不純物領
域２と３との間のｐ型領域１−１をベースとしたバイポ
ーラトランジスタ動作によりｎ＋の不純物領域５に注入
される。
即ち入力電極５に印加された正の静電気はバイポーラト
ランジスタのコレタフとして動作するｎ＋の不純物領域
３．ベースとして動作するｐ型基板１１、エミッｉとし
て動作するｎ＋の不純物領域２を経て接地線に短絡され
ることになり、入力装置６全静電破壊から守ることがで
きる。前記したようなバイポーラトランジスタ動作は急
峻でかつ大きな正電圧がｎ十不純物領域６に印加された
時のみ起こるという特性を有する。又バイポーラトラン
ジスタ動作が開始する電圧はＰ＋の不純物領域４とｎ＋
の不純物領域２及び３との間隔及びｐ型基板１の濃度を
変えることで容易に制御できる、又大電流’（７ｎ＋の
不純物領域３カ・ら流し出す為にはｎ＋の不純物領域３
と２との間隔を狭くすることで可能となる。入力電極５
に静電気等による急峻で高圧の負のパルス電圧が印加さ
れた場合には。
ランジスタのコレタフとして動作するｎ＋の不純物領域
３．ベースとして動作するｐ型基板１１、エミッｉとし
て動作するｎ＋の不純物領域２を経て接地線に短絡され
ることになり、入力装置６全静電破壊から守ることがで
きる。前記したようなバイポーラトランジスタ動作は急
峻でかつ大きな正電圧がｎ十不純物領域６に印加された
時のみ起こるという特性を有する。又バイポーラトラン
ジスタ動作が開始する電圧はＰ＋の不純物領域４とｎ＋
の不純物領域２及び３との間隔及びｐ型基板１の濃度を
変えることで容易に制御できる、又大電流’（７ｎ＋の
不純物領域３カ・ら流し出す為にはｎ＋の不純物領域３
と２との間隔を狭くすることで可能となる。入力電極５
に静電気等による急峻で高圧の負のパルス電圧が印加さ
れた場合には。
ｎ＋の不純物領域６とｐ型基板１との間のＰＮ接合は順
方向にバイアスされる為、容易に大電流の流出しに々す
、入力装置６の＋Ｍ護として動作する。
方向にバイアスされる為、容易に大電流の流出しに々す
、入力装置６の＋Ｍ護として動作する。
この動作は通常のＰＮ接合からなる入力保時回路とほぼ
同じである。
同じである。
第２図に本発明の＃１の実施例を示す７人力電。
極５と接続されたｎ＋の不純物領域３の回りにバイポー
ラトランジスタのベースとして働くｐ型領域１１及びエ
ミッタとして動作するｎ＋の不純物領域２が配置されて
いる。このような構成にすることにより、さらに大きな
電流？ｎ＋の不純物領域３から流出させることが可能と
なり、入力装置６対する保護機能を高めることができる
。
ラトランジスタのベースとして働くｐ型領域１１及びエ
ミッタとして動作するｎ＋の不純物領域２が配置されて
いる。このような構成にすることにより、さらに大きな
電流？ｎ＋の不純物領域３から流出させることが可能と
なり、入力装置６対する保護機能を高めることができる
。
第６図にＰ＋の不純物領域４を抵抗７ケ介して接地した
本発明の第２の実施例を示す。このような構成にするこ
とにより、ｎ十不純物領域２及び３の近傍にＰ＋の不純
物領域４を配置しても入力電極５への静電気によるパル
スに対しバイポーラ動作による入力保護が可能となる。
本発明の第２の実施例を示す。このような構成にするこ
とにより、ｎ十不純物領域２及び３の近傍にＰ＋の不純
物領域４を配置しても入力電極５への静電気によるパル
スに対しバイポーラ動作による入力保護が可能となる。
従って抵抗７により保護回路に要する面積の削減が可能
となる。
となる。
又抵抗７の抵抗値により保護回Ｖが動作する最低電圧も
容易に可変できる。第４図に遅延口Ｖ！Ｐ８？付は加え
た本発明の第６の実施例を示す。この遅延回路８の働き
により入力装置６への保護機能を大巾に改善できるＯｎ
＋の不純物領域６に大電圧が印加されると、前記したバ
イポーラ動作により大電流が流出し、入力電極５に印加
された静電圧は急速に減少するため、遅延回路があると
入力装置６には殆んど大電圧がかからなくなるからであ
る。
容易に可変できる。第４図に遅延口Ｖ！Ｐ８？付は加え
た本発明の第６の実施例を示す。この遅延回路８の働き
により入力装置６への保護機能を大巾に改善できるＯｎ
＋の不純物領域６に大電圧が印加されると、前記したバ
イポーラ動作により大電流が流出し、入力電極５に印加
された静電圧は急速に減少するため、遅延回路があると
入力装置６には殆んど大電圧がかからなくなるからであ
る。
算５図にＯＭＯＳの入力装置１０６に対する本発明の保
護同校の算４の実施例を示す６０ ＭＯＳの入力装置１
０６はＰ ＭＯＳ ）ランジスタとＮ ＭＯＳ ）ラ
ンジスタの共通ゲートから構成されているので、両トラ
ンジスタケ静電気等より保護するため、保護回路もＮＰ
Ｎ）ランジスタと’ＰＮＰトランジスタからなる相補型
の構成？必要とする。
護同校の算４の実施例を示す６０ ＭＯＳの入力装置１
０６はＰ ＭＯＳ ）ランジスタとＮ ＭＯＳ ）ラ
ンジスタの共通ゲートから構成されているので、両トラ
ンジスタケ静電気等より保護するため、保護回路もＮＰ
Ｎ）ランジスタと’ＰＮＰトランジスタからなる相補型
の構成？必要とする。
即ち、ｎ型基板１００の表面に形成されたｎ＋の不純物
領域１１４及びｐ＋の不純物領域１１２゜１１６により
ＰＮＰ）ランジスタが構成され、ｎｐ基板１００上のＰ
ウェル１０１の表面に形成されたｐ＋の不純物１０４及
びｎ＋の不純物１０２゜１０３によりＮＰＮ）ランジス
タが構成されている。
領域１１４及びｐ＋の不純物領域１１２゜１１６により
ＰＮＰ）ランジスタが構成され、ｎｐ基板１００上のＰ
ウェル１０１の表面に形成されたｐ＋の不純物１０４及
びｎ＋の不純物１０２゜１０３によりＮＰＮ）ランジス
タが構成されている。
以上説明したように、本発明によればダイオードの逆方
向電圧降伏を用い々いで、高音、圧パルスが印加された
時のみ発生するバイポーラトランジスタ９作により、入
力装置の保護を容易に行うことができる。又前記バイポ
ーラトランジスタ９動作による保護機能の開始する電圧
を入力装置の静電気に対する強さにより可変することも
できる。
向電圧降伏を用い々いで、高音、圧パルスが印加された
時のみ発生するバイポーラトランジスタ９作により、入
力装置の保護を容易に行うことができる。又前記バイポ
ーラトランジスタ９動作による保護機能の開始する電圧
を入力装置の静電気に対する強さにより可変することも
できる。
なシ木発明の説明にはＰ型シリコン基板を用いたＮ
ＭＯ８入力装置の保護回路について説明したが、Ｎ型シ
リコン基極を用いたＦ ＭＯ８入力装置の保護回しも同
様に形成されることは言うまでもない。
ＭＯ８入力装置の保護回路について説明したが、Ｎ型シ
リコン基極を用いたＦ ＭＯ８入力装置の保護回しも同
様に形成されることは言うまでもない。
算１図は本発明の原理を示す断面図、第２図から第４図
はＮ ＭＯＥＩ入力装置片の本発明による入力保護回路
の第１から第６の実施例を示す図、第５図は０ＭＯ８入
力装置の本発明による入力保護回路の第４の実施例を示
す図である。 １・・・・・・ｐ型基板 ２．３・・・・・・ｎ十不純物領域 ４・・・・・・ｐ十不純物領域 ５・・・・・・入力電極 ６・・・・・・Ｎ ＭＯ８入力装置 ７・・・・・・抵抗 ８・・・・・・遅延回路 以上 出願人 株式会社 算二精工合 第１図 第２図 第３図 第４Ｉ２１
はＮ ＭＯＥＩ入力装置片の本発明による入力保護回路
の第１から第６の実施例を示す図、第５図は０ＭＯ８入
力装置の本発明による入力保護回路の第４の実施例を示
す図である。 １・・・・・・ｐ型基板 ２．３・・・・・・ｎ十不純物領域 ４・・・・・・ｐ十不純物領域 ５・・・・・・入力電極 ６・・・・・・Ｎ ＭＯ８入力装置 ７・・・・・・抵抗 ８・・・・・・遅延回路 以上 出願人 株式会社 算二精工合 第１図 第２図 第３図 第４Ｉ２１
Claims (1)
- 【特許請求の範囲】 （１）第１導電研の半導体領域の表面部分に互に間隔を
置いて設けられた＃′１導電型の第１の高濃度不純物領
域と、第１導電型と異なる第２導電型の第２と第３の高
濃度不純物領域とからなり、前記第１及び第２の高濃度
不純物領域が入力装置の接地線に結線されると共に前記
第３の高濃度不純物領域を入力装置の入力線に結線する
ことを特徴とする入力保饅回Ｗ６ （２）前記第２及び第５の高濃度不純物領域は互いに短
い距離で隔てられていると共に前記第１の高濃度不純物
領域からは長い距離で隔てられて形成されていること′
？ｆ％徴とする特許請求の範囲第１項記載の入力保護回
路。 （５）前記第２の高濃度領域が前記第３の高濃度不純物
領域全曲゛むように形成したことを特徴とする特許請求
の範、門弟１項あるいは第２項記載の入力保護回路。 （Ａ） ＾’Ｔ Ｆ、 第１の高濃度領域が抵抗を介
して入力装置の接地線に結線されていることを特徴とす
る特許請求の帥、門弟１項から第３項いずれか記載の入
力保護回！。 （５）郁記入力紳が遅延回Ｖを介して入力装置に接続さ
れていることを特徴とする特許請求の範囲第１項から第
４項いずれか記載の入力保護回路。 （６）前記第１導電型がＰ型とすると共に前記第２導電
型をｎ型としてＮ ＭＯ８装置を保護することを特徴と
する特許請求の範囲第１項からｇＳ項いづれか記載の入
力保獲回し。 （７）前記第１導電型がｎ型とすると共に前記第２尋雷
型をｐ型としてＦ ＭＯＥＩ装置を保強することｔ％
徴とする特許請求の範囲誹１項から第５項いずれか記載
の入力保護回路。 （８）前記Ｎ ＭＯ８装置の人力保静回路及びＱｉ前
記Ｐ ＭＯＥＩ装置の入力保護回Ｖを同時形成して入
力線を共通とした工ＯＭＯＳ 装置？保護すること全
特徴とする特許請求の範囲第１項から第５項いづれか記
載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22083982A JPS59111351A (ja) | 1982-12-16 | 1982-12-16 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22083982A JPS59111351A (ja) | 1982-12-16 | 1982-12-16 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111351A true JPS59111351A (ja) | 1984-06-27 |
Family
ID=16757347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22083982A Pending JPS59111351A (ja) | 1982-12-16 | 1982-12-16 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111351A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022679A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146188A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5232689A (en) * | 1975-09-08 | 1977-03-12 | Nec Corp | Semiconductor integrated circuit device |
-
1982
- 1982-12-16 JP JP22083982A patent/JPS59111351A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146188A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5232689A (en) * | 1975-09-08 | 1977-03-12 | Nec Corp | Semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022679A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置 |
| US5594265A (en) * | 1990-11-30 | 1997-01-14 | Kabushiki Kaisha Toshiba | Input protection circuit formed in a semiconductor substrate |
| US5949109A (en) * | 1990-11-30 | 1999-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5936282A (en) * | 1994-04-13 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
| US5684321A (en) * | 1994-11-10 | 1997-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an input protection circuit |
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