JPS615567A - 半導体装置 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 26
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し技術分野〕
本発明は半導体装置に関し、特に内部回路に対するラッ
チアップ耐圧の向上を図ることができる入力ゲート保護
回路を備えた半導体装置に関する。
チアップ耐圧の向上を図ることができる入力ゲート保護
回路を備えた半導体装置に関する。
従来、ＣＭＯＳ Ｉ ＣではＣＭＯ′Ｓ回路（内部回路
）へ直接入力信号を供給せずに、入力ゲート保護回路を
介して入力信号を内部回路に供給している。これは内部
回路に外部雑音等によりサージ電圧（高電圧）が印加さ
れたり、又は静電パルス（数百〜１千ボルト）が印加さ
れたりして素子破壊に至るのを防止するためである。
）へ直接入力信号を供給せずに、入力ゲート保護回路を
介して入力信号を内部回路に供給している。これは内部
回路に外部雑音等によりサージ電圧（高電圧）が印加さ
れたり、又は静電パルス（数百〜１千ボルト）が印加さ
れたりして素子破壊に至るのを防止するためである。
前記入力ゲート保護回路は、入力保護抵抗とクランプ素
子（クランプＭＯＳダイオード）からなり、この入力ゲ
ート保護回路と内部回路は共に同一のＮ−シリコン基板
（ＶＣＣレベル）に形成されている。そして入力保護抵
抗としてはＮ−シリコン基板の表面に形成したＰ＋拡散
層抵抗が用いられている（たとえば日経マグロウヒル社
発行［日経エレクトロニクスＪ１９８３年１月３１日号
Ｐ１３８など）。
子（クランプＭＯＳダイオード）からなり、この入力ゲ
ート保護回路と内部回路は共に同一のＮ−シリコン基板
（ＶＣＣレベル）に形成されている。そして入力保護抵
抗としてはＮ−シリコン基板の表面に形成したＰ＋拡散
層抵抗が用いられている（たとえば日経マグロウヒル社
発行［日経エレクトロニクスＪ１９８３年１月３１日号
Ｐ１３８など）。
しかしながら、このような半導体装置において、外部ビ
ンからパッドを介して入力ゲート保護回路形成箇所の前
記Ｐ＋拡散層を介してＮ−シリコン基板に外部雑音電流
等が流入すると、その箇所のＮ−シリコン基板の電位が
ｖｃｃレベルから下がることになり、トリガーが発生し
、これが原因となって、同一基板に構成されている内部
回路の０Ｍ０８回路（ＣＭＯ８ＩＣ）に構造的に寄生す
るＰＮＰ、ＮＰＮのバイポーラトランジスタにより構成
されるを化サイリスタがオンして電源端子と接地端子間
に大電流が流れ、いわゆるラッチアップ現象が生じて素
子破壊に至るようになる。
ンからパッドを介して入力ゲート保護回路形成箇所の前
記Ｐ＋拡散層を介してＮ−シリコン基板に外部雑音電流
等が流入すると、その箇所のＮ−シリコン基板の電位が
ｖｃｃレベルから下がることになり、トリガーが発生し
、これが原因となって、同一基板に構成されている内部
回路の０Ｍ０８回路（ＣＭＯ８ＩＣ）に構造的に寄生す
るＰＮＰ、ＮＰＮのバイポーラトランジスタにより構成
されるを化サイリスタがオンして電源端子と接地端子間
に大電流が流れ、いわゆるラッチアップ現象が生じて素
子破壊に至るようになる。
また前記Ｐ＋拡散層ばＮ−シリコン基板（ＶＣＣレベル
）との間にＰＮ接合を形成しているが、入力レベルがＶ
ｃｃ＋ＩＶで順方向動作してしまうので、入力レベルに
厳しい制限が要求されることになり取扱いが面倒である
。
）との間にＰＮ接合を形成しているが、入力レベルがＶ
ｃｃ＋ＩＶで順方向動作してしまうので、入力レベルに
厳しい制限が要求されることになり取扱いが面倒である
。
本発明の目的は、内部回路のラッチアップを防止すると
共に、入力信号に要求される従来の如き （
入力レベルの制限を除去するようにした半導体装置を提
供することにある。
共に、入力信号に要求される従来の如き （
入力レベルの制限を除去するようにした半導体装置を提
供することにある。
本発明の前記ならびにそのなかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発−のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、入力信号が供給される入力保護抵抗°と、こ
の入力保護紙□抗と基準電位（接地電位）２の間に接続
されたクランプ素子（クランプＭＯＳダイオード）とか
らなり、かつ前記入力保護抵抗と前記クランプ素子の接
続点よりＮＭＯＳ素子とＰＭＯ３素子を構成してなる内
部回路に出力を供給する入力ゲート保護回路□を、前記
内部回路と共に同一のＮ形半導体基板に構成してなる半
導体装置において、前記入力保護抵抗として少なくとも
Ｎ形拡散層抵抗を前記半導体基板に形成したＰ形ウェル
に前記クランプ素子と共に一体的に形成し、少なくとも
前記Ｐ形ウェル近傍の前記半導体基板に前記Ｐ形ウェル
を囲むようにＮ形層からなり、かつ前記半導体基板と同
電位の電源に接続されたガード領域を形成することによ
り、外部から前記Ｎ形波散層を介して混入してくる外部
雑音電流郷が、前記半導体基板を介して前記内部回路へ
流入するのを阻止してラッチアップ現象の発生を防止し
、かつ前記Ｎ＋拡散層は前記Ｐ形ウェルに形成されるこ
とから、このＮＰ接合のブレイクダウンを利用して前記
クランプ素子を保護し、入力信号の入力レベルに対する
従来の如き制限を除去するもめである。
の入力保護紙□抗と基準電位（接地電位）２の間に接続
されたクランプ素子（クランプＭＯＳダイオード）とか
らなり、かつ前記入力保護抵抗と前記クランプ素子の接
続点よりＮＭＯＳ素子とＰＭＯ３素子を構成してなる内
部回路に出力を供給する入力ゲート保護回路□を、前記
内部回路と共に同一のＮ形半導体基板に構成してなる半
導体装置において、前記入力保護抵抗として少なくとも
Ｎ形拡散層抵抗を前記半導体基板に形成したＰ形ウェル
に前記クランプ素子と共に一体的に形成し、少なくとも
前記Ｐ形ウェル近傍の前記半導体基板に前記Ｐ形ウェル
を囲むようにＮ形層からなり、かつ前記半導体基板と同
電位の電源に接続されたガード領域を形成することによ
り、外部から前記Ｎ形波散層を介して混入してくる外部
雑音電流郷が、前記半導体基板を介して前記内部回路へ
流入するのを阻止してラッチアップ現象の発生を防止し
、かつ前記Ｎ＋拡散層は前記Ｐ形ウェルに形成されるこ
とから、このＮＰ接合のブレイクダウンを利用して前記
クランプ素子を保護し、入力信号の入力レベルに対する
従来の如き制限を除去するもめである。
第１図は本発明による半導体装置の一実施例を示す要部
断面図、第２図は第１図の回路図である。
断面図、第２図は第１図の回路図である。
これらの図において、同一のＮ−形シリコン基板１にＣ
ＭＯＳスタティックＲＡＭなどのＣＭＯ８型内部回路２
とその入力ゲート保護回路３とが形成されて（・るｉこ
のＮ−形シリコン基板１全体は電圧がＶｃＣレベル（た
とえば５Ｖ）となるように電源ＶＣＣに接続されている
。Ｎ−形シリコン基板１に形成したＰ形ウェル４の表面
およびＮ−形シリコン基板１の表面に夫々Ｎ＋拡散層５
．６’ａ。
ＭＯＳスタティックＲＡＭなどのＣＭＯ８型内部回路２
とその入力ゲート保護回路３とが形成されて（・るｉこ
のＮ−形シリコン基板１全体は電圧がＶｃＣレベル（た
とえば５Ｖ）となるように電源ＶＣＣに接続されている
。Ｎ−形シリコン基板１に形成したＰ形ウェル４の表面
およびＮ−形シリコン基板１の表面に夫々Ｎ＋拡散層５
．６’ａ。
６ｂ、７が形成され、またＰ形ウェル４にはＰ＋形タウ
エルコンタクト８形成されている。ここでＰ形ウェル４
に形成したＮ＋＋散層５はたとえば長さ５０〜２００μ
ｍ程度、幅５〜２０μｍ程度で抵抗値２００Ω以上（２
０ｏΩ〜ＩＫΩ）のＮ＋＋散層抵抗として用いている。
エルコンタクト８形成されている。ここでＰ形ウェル４
に形成したＮ＋＋散層５はたとえば長さ５０〜２００μ
ｍ程度、幅５〜２０μｍ程度で抵抗値２００Ω以上（２
０ｏΩ〜ＩＫΩ）のＮ＋＋散層抵抗として用いている。
そしてＮ＋＋散層５の一端部はへ！配線９にてパッド１
ｏＩＣ接続され、このパッド１０は外部ビンに接続され
ている。
ｏＩＣ接続され、このパッド１０は外部ビンに接続され
ている。
またＮ＋＋散層５の他端部はＡ！配線９にてＰ形ウェル
４に形成したクランプＭＯＳダイオード１−１ＯＮ＋拡
散層６ａに接続され、そのＡＪ配線９は内部回路２の、
たとえばＣＭＯＳインバータに接続されている。またク
ランプＭＯＳダイオード１１はゲート１２とＮ＋＋散層
６ｂとがＡノ配線９で接続され、その接続点はＰ＋形タ
ウエルコンタクト８共に接地（ＧＮＤ’）されている。
４に形成したクランプＭＯＳダイオード１−１ＯＮ＋拡
散層６ａに接続され、そのＡＪ配線９は内部回路２の、
たとえばＣＭＯＳインバータに接続されている。またク
ランプＭＯＳダイオード１１はゲート１２とＮ＋＋散層
６ｂとがＡノ配線９で接続され、その接続点はＰ＋形タ
ウエルコンタクト８共に接地（ＧＮＤ’）されている。
またＮ＋＋散層７はＮ−形シリコン基板１と同一の導電
形即ちＮ形であるが、高濃度不純物層であり、ＡＪ配装
ｗ９を介して電源Ｖｃｃ（電源電圧Ｖｃｃ）＆Ｃ接続さ
れている。このＮ＋＋散層７はＰ形ウェル４の領域外の
Ｐ形ウェル４近傍のＮ−形シリコン基板１にＰ形ウェル
４を囲むよう忙形成されている。即ちＮ＋＋散層７はＰ
形ウェル４に一体的に形成したＮ＋＋散層５（抵抗）お
よびクランプＭＯＳダイオード１１の周りを囲むように
第３図の如く形成され、外部雑音電流等がＮ−シリコン
基板１を通して内部回路２へ流入するのを阻止するガー
トバンド】３を構成している。なお１４はフィールド酸
化膜である。
形即ちＮ形であるが、高濃度不純物層であり、ＡＪ配装
ｗ９を介して電源Ｖｃｃ（電源電圧Ｖｃｃ）＆Ｃ接続さ
れている。このＮ＋＋散層７はＰ形ウェル４の領域外の
Ｐ形ウェル４近傍のＮ−形シリコン基板１にＰ形ウェル
４を囲むよう忙形成されている。即ちＮ＋＋散層７はＰ
形ウェル４に一体的に形成したＮ＋＋散層５（抵抗）お
よびクランプＭＯＳダイオード１１の周りを囲むように
第３図の如く形成され、外部雑音電流等がＮ−シリコン
基板１を通して内部回路２へ流入するのを阻止するガー
トバンド】３を構成している。なお１４はフィールド酸
化膜である。
このように構成された半導体装置において、外部ビン（
図示せず）からパッド１０を介して入力ゲート保護回路
３のＮ＋＋散層５に印加された外部雑音等がイのように
Ｎ＋＋散層５からＰ形ウェル４へ、更にＮ−形シリコン
基板１へと入ってくる。通常ラッチアップはこの外部雑
音等により内部回路近傍のＮ−形シリコン基板１の電位
がＶＣＣより低くなることがトリガーとなり発生する。
図示せず）からパッド１０を介して入力ゲート保護回路
３のＮ＋＋散層５に印加された外部雑音等がイのように
Ｎ＋＋散層５からＰ形ウェル４へ、更にＮ−形シリコン
基板１へと入ってくる。通常ラッチアップはこの外部雑
音等により内部回路近傍のＮ−形シリコン基板１の電位
がＶＣＣより低くなることがトリガーとなり発生する。
しヵ、５ケから４発明、おい−Ｃ４□、前、８外部雑音
等。 １進入してきた箇所のＮ−形シリコ
ン基板ｌの電位はもちろんのことＰ形ウェル４の領域外
近傍のシリコン基板１の電位は、Ｎ＋＋散層７からなる
ガートバンド１３によって強制的にシリコン基板１と同
一の電位ＶＣＣに固定されているので、前記外部雑音等
の進入箇所のシリコン基板１の電位は従来の如＜ＶＣＣ
レベルから下るようなことは起らず、ラッチアップ現象
の発生を防止できる。
等。 １進入してきた箇所のＮ−形シリコ
ン基板ｌの電位はもちろんのことＰ形ウェル４の領域外
近傍のシリコン基板１の電位は、Ｎ＋＋散層７からなる
ガートバンド１３によって強制的にシリコン基板１と同
一の電位ＶＣＣに固定されているので、前記外部雑音等
の進入箇所のシリコン基板１の電位は従来の如＜ＶＣＣ
レベルから下るようなことは起らず、ラッチアップ現象
の発生を防止できる。
なお、第１図ではＰ形ウェルコンタクト８を接地してい
るが、このウェルコンタクト８をＰ形ウェル４内におい
てＮ＋＋散層５とクランプＭＯＳダイオード１１をとり
囲むように接地電位のＰ＋拡散層からなるガートバンド
として形成するか、又は第１図においてＮ＋＋散層５の
みをとり囲むようにＮ＋＋散層５近傍のＰ形ウェル４の
表面に接地電位のＰ＋拡散層からなるガートバンドを形
成してもよい。このようにすることにより、ガートバン
ド近傍のＰ形ウェル４が強制的に接地電位に固定される
ので、Ｎ＋＋散層５からＰ形ウェル４内に入ってきた外
部雑音等によってその箇所の電位が変化せず、一層効果
的である。
るが、このウェルコンタクト８をＰ形ウェル４内におい
てＮ＋＋散層５とクランプＭＯＳダイオード１１をとり
囲むように接地電位のＰ＋拡散層からなるガートバンド
として形成するか、又は第１図においてＮ＋＋散層５の
みをとり囲むようにＮ＋＋散層５近傍のＰ形ウェル４の
表面に接地電位のＰ＋拡散層からなるガートバンドを形
成してもよい。このようにすることにより、ガートバン
ド近傍のＰ形ウェル４が強制的に接地電位に固定される
ので、Ｎ＋＋散層５からＰ形ウェル４内に入ってきた外
部雑音等によってその箇所の電位が変化せず、一層効果
的である。
次に入力ゲート保護回路３は第２図で示されるが、たと
えばデバイスに手が触れたりなどして数百Ｖ〜１千Ｖの
静電パルス（ノイズ）がパッド１０へ印加された場合で
臀、入力ゲート保護回路３は十分に機能し、クランプＭ
ＯＳダイオード１１を破壊から保護すると共に内部回路
２へ規定の電圧以上の電圧が印カロされるのを防止でき
る。
えばデバイスに手が触れたりなどして数百Ｖ〜１千Ｖの
静電パルス（ノイズ）がパッド１０へ印加された場合で
臀、入力ゲート保護回路３は十分に機能し、クランプＭ
ＯＳダイオード１１を破壊から保護すると共に内部回路
２へ規定の電圧以上の電圧が印カロされるのを防止でき
る。
以下この点について説明する。
まず、内部回路２への入力電圧（たとえば前段のＣＭＯ
Ｓインバータへの入力電圧）（Ａ点電位）はＩＯＶ以下
（ここではＩＯＶと設定する）にしたいという要請があ
る。この値は内部回路のＭＯＳトランジスタのゲート酸
化膜の絶縁破壊を発生させない条件から設定される。ま
たＮ＋＋散層５とＰ形ウェル４とのＮＰ接合１５のクラ
ンプ電位は１５〜２０Ｖであるどする。またＮ＋＋散層
５の抵抗は２０００以上に設定する。
Ｓインバータへの入力電圧）（Ａ点電位）はＩＯＶ以下
（ここではＩＯＶと設定する）にしたいという要請があ
る。この値は内部回路のＭＯＳトランジスタのゲート酸
化膜の絶縁破壊を発生させない条件から設定される。ま
たＮ＋＋散層５とＰ形ウェル４とのＮＰ接合１５のクラ
ンプ電位は１５〜２０Ｖであるどする。またＮ＋＋散層
５の抵抗は２０００以上に設定する。
このような条件のもとに、数百Ｖ〜１千Ｖの静電パルス
ノイズが印加された場合について論じる。
ノイズが印加された場合について論じる。
過大な静電パルスが印７１０されると、クランプＭＯＳ
ダイオード１１がブレイクダウンすると共にＮＰ接合１
５もブレイクダウンすることにより図示の如く電流は図
示の口のルートとハのルートに分れて流れる。従って電
流・エネルギーは分離されるので、クランプＭＯＳダイ
オード１１には過大な電流エネルギーは供給されず、過
大な電流エネルギーはＮＰ接合１５を介して流出されて
しまう。
ダイオード１１がブレイクダウンすると共にＮＰ接合１
５もブレイクダウンすることにより図示の如く電流は図
示の口のルートとハのルートに分れて流れる。従って電
流・エネルギーは分離されるので、クランプＭＯＳダイ
オード１１には過大な電流エネルギーは供給されず、過
大な電流エネルギーはＮＰ接合１５を介して流出されて
しまう。
ここで、仮にＮ＋＋散層５の抵抗を２００Ωとすると、
ＡＢ間の電位差はＩＯＶ以下（最大で１０Ｖ）であり、
口のルートを流れる電流は規定の０．０５Ａ以下（最大
で０．０５Ａ）と、なる。この０．０５Ａという値は、
クランプＭＯＳダイオードのレイアウト面積により規定
される。原価的にレイアウト面積が規定され、電流レベ
ルで０．０５Ａ以下という規定が実際に行なわれている
。従って口のルート電流は最大で０．０５Ａであって、
０．０５人を越えることはない。よって実際にはＮ＋＋
散層５の抵抗は２０００以上（たとえば２５０Ωとか、
３００Ωとか）に設定しであるので、実際に口のルート
を流れる電流は確実ＫＯ，０５Ａ以下となる。ここで、
もしＡ点の電位をＩＱＶ以下に設定してやるときは、Ａ
Ｂ間の電位差の最大値は１０Ｖ以上となるので、Ｎ１拡
散層５の抵抗としてはそれに見合った所定の抵抗値（当
然２００Ωよりも大きな値）を予め設定してやればよい
。たとえばＡ点を９■とすればＡＢ間電電位差最大値は
ＩＩＶであるから、Ｎ＋＋散層５の抵抗を２２０Ω以上
としてやれば、口のルート電流は規定の０．０５Ａ以下
にすることかで′きる。
ＡＢ間の電位差はＩＯＶ以下（最大で１０Ｖ）であり、
口のルートを流れる電流は規定の０．０５Ａ以下（最大
で０．０５Ａ）と、なる。この０．０５Ａという値は、
クランプＭＯＳダイオードのレイアウト面積により規定
される。原価的にレイアウト面積が規定され、電流レベ
ルで０．０５Ａ以下という規定が実際に行なわれている
。従って口のルート電流は最大で０．０５Ａであって、
０．０５人を越えることはない。よって実際にはＮ＋＋
散層５の抵抗は２０００以上（たとえば２５０Ωとか、
３００Ωとか）に設定しであるので、実際に口のルート
を流れる電流は確実ＫＯ，０５Ａ以下となる。ここで、
もしＡ点の電位をＩＱＶ以下に設定してやるときは、Ａ
Ｂ間の電位差の最大値は１０Ｖ以上となるので、Ｎ１拡
散層５の抵抗としてはそれに見合った所定の抵抗値（当
然２００Ωよりも大きな値）を予め設定してやればよい
。たとえばＡ点を９■とすればＡＢ間電電位差最大値は
ＩＩＶであるから、Ｎ＋＋散層５の抵抗を２２０Ω以上
としてやれば、口のルート電流は規定の０．０５Ａ以下
にすることかで′きる。
このようにしてクランプＭＯＳダイオード１１には規定
の・０．０５Ａ以下しか流れないので、クランプＭＯＳ
ダイオード１１が過大電流によって破壊するのを防止す
ることができると共に、内部回路２へ高電圧が印７１０
されるのを阻止し内部回路２を保護することができる。
の・０．０５Ａ以下しか流れないので、クランプＭＯＳ
ダイオード１１が過大電流によって破壊するのを防止す
ることができると共に、内部回路２へ高電圧が印７１０
されるのを阻止し内部回路２を保護することができる。
本発明を用いれば次のような効果を奏する。
（１）Ｐ形ウェル領域外のＰ形ウェル近傍のＮ形半
１゜導体基板の電位が変動しないようにガー
ド領域により強制的に固定されるので、外部雑音等がＮ
形拡散層抵抗のＮ膨拡散層からＰ形ウェルへ、更に前記
Ｎ形半導体基板へと流入しても、その箇所の前記半導体
基板電位は変化せず、ラッチアップ現象を未然に防止で
きる。つまりラッチアップ耐圧の向上を図ることができ
る。
１゜導体基板の電位が変動しないようにガー
ド領域により強制的に固定されるので、外部雑音等がＮ
形拡散層抵抗のＮ膨拡散層からＰ形ウェルへ、更に前記
Ｎ形半導体基板へと流入しても、その箇所の前記半導体
基板電位は変化せず、ラッチアップ現象を未然に防止で
きる。つまりラッチアップ耐圧の向上を図ることができ
る。
（２）Ｎ膨拡散層とＰ形ウェルとで入力信号が逆バイア
スされるので、入力レベルに制限を受けることはない。
スされるので、入力レベルに制限を受けることはない。
（３１人力として静電パルス（ノイズ）の如き過電圧が
印加されても、前記Ｎ膨拡散層とＰ形ウェルとのＮＰ接
合のブレイクダウンを利用することによりクランプ素子
（クランプＭＯＳダイオード）の破壊を防止することが
できる。
印加されても、前記Ｎ膨拡散層とＰ形ウェルとのＮＰ接
合のブレイクダウンを利用することによりクランプ素子
（クランプＭＯＳダイオード）の破壊を防止することが
できる。
以上本発明者によ゛ってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で稿々変更
可□能であることはいうまでもない。たとえば、第１図
実施例においては、入力保護抵抗としてＮ＋孤散散層抵
抗５みを用いているけれども本発明はこれに限定される
ことな（第４図実施例に示す如く入力保護抵抗としてＮ
＋＋散層抵抗５（抵抗値２０００以上）の他に、フィー
ルド酸化膜１４上に形成した多結晶シリコン層抵抗１６
（たとえば２０００〜２にΩ）を用い、これら多結晶シ
リコン層抵抗１６とＮ＋＋散層抵抗５を直列接続しても
よい。第４図において、その他の構成は第１図実施例と
同様であるので同符号を用いており、第４図の回路図は
第５図の如くなる。そして第４図実施例も前述した第１
図実施例の場合と同様の作用効果を奏するものである。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で稿々変更
可□能であることはいうまでもない。たとえば、第１図
実施例においては、入力保護抵抗としてＮ＋孤散散層抵
抗５みを用いているけれども本発明はこれに限定される
ことな（第４図実施例に示す如く入力保護抵抗としてＮ
＋＋散層抵抗５（抵抗値２０００以上）の他に、フィー
ルド酸化膜１４上に形成した多結晶シリコン層抵抗１６
（たとえば２０００〜２にΩ）を用い、これら多結晶シ
リコン層抵抗１６とＮ＋＋散層抵抗５を直列接続しても
よい。第４図において、その他の構成は第１図実施例と
同様であるので同符号を用いており、第４図の回路図は
第５図の如くなる。そして第４図実施例も前述した第１
図実施例の場合と同様の作用効果を奏するものである。
更に第４図において第１図実施例の説明において述べた
と同様にＰ形ウェル４に接地電位に固定されたＰ＋ガー
トバンドを構成すればより一果的であることはいうまで
もない。
と同様にＰ形ウェル４に接地電位に固定されたＰ＋ガー
トバンドを構成すればより一果的であることはいうまで
もない。
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野である０Ｍ０８回路に適用
した場合について説明したが、それに限定されるもので
はない。
をその背景となった利用分野である０Ｍ０８回路に適用
した場合について説明したが、それに限定されるもので
はない。
第１図は本発明による半導体装置の一実施例を示す要部
断面図、 第２図は第１図の回路図、 第３図は第１図の要部簡略平面図、 第４図は本発明の他の実施例を示す要部断面図、第５図
は第４図の回路図である。 １・・・Ｎ−形シリコン基板、２・・・内部回路、３・
・・入力ゲート保護回路、４・・・Ｐ形ウェル、５・・
・Ｎ中波散層抵抗（Ｎ＋＋散層）、７・・・Ｎ＋＋散層
、８・・・Ｐ＋形タウエルコンタクト９・・・ＡＪ配線
、１０・・・パッド、１１・・・クランプＭＯＳダイオ
ード、１４・・・フィールド酸化膜、１５・・・ＮＰ接
合、１６・・・多結晶シリコン層抵抗。
断面図、 第２図は第１図の回路図、 第３図は第１図の要部簡略平面図、 第４図は本発明の他の実施例を示す要部断面図、第５図
は第４図の回路図である。 １・・・Ｎ−形シリコン基板、２・・・内部回路、３・
・・入力ゲート保護回路、４・・・Ｐ形ウェル、５・・
・Ｎ中波散層抵抗（Ｎ＋＋散層）、７・・・Ｎ＋＋散層
、８・・・Ｐ＋形タウエルコンタクト９・・・ＡＪ配線
、１０・・・パッド、１１・・・クランプＭＯＳダイオ
ード、１４・・・フィールド酸化膜、１５・・・ＮＰ接
合、１６・・・多結晶シリコン層抵抗。
Claims (1)
- 【特許請求の範囲】 １、Ｎ形半導体基板に、一端に入力信号が供給される入
力保護抵抗と、この入力保護抵抗の他端と基準電位との
間に接続されたクランプ素子とからなり、前記入力保護
抵抗と前記クランプ素子との接続点より出力を送出する
入力ゲート保護回路と、この入力ゲート保護回路の出力
が供給され、かつＮＭＯＳ素子とＰＭＯＳ素子を構成し
てなる内部回路とを有する半導体装置において、前記半
導体基板に形成したＰ形ウェルにＮ形拡散層抵抗と前記
クランプ素子とを一体的に構成し、少なくとも前記Ｐ形
ウェル近傍の前記半導体基板に前記Ｐ形ウェルを囲むよ
うにＮ形層からなり、かつ前記半導体基板と同電位の電
源に接続されたガード領域を形成し、前記入力保護抵抗
として少なくとも前記Ｎ形拡散層抵抗を用いてなること
を特徴とする半導体装置。 ２、前記Ｐ形ウェルに、前記Ｎ形拡散層抵抗と前記クラ
ンプ素子とを囲むようにＰ形層からなり、かつ前記基準
電位に接続されたガード領域を形成してなる特許請求の
範囲第１項記載の半導体装置。 ３、前記Ｎ形拡散層抵抗の抵抗値として２００Ω以上を
用いてなる特許請求の範囲第１項又は第２項記載の半導
体装置。 ４、前記入力保護抵抗を、多結晶シリコン層抵抗と前記
Ｎ形拡散層抵抗とで構成し、この多結晶シリコン層抵抗
をフィールド絶縁膜上に形成してなる特許請求の範囲第
１項ないし第３項のいずれか記載の半導体装置。 ５、前記クランプ素子としてクランプＭＯＳダイオード
を用いてなる特許請求の範囲第１項ないし第４項のいず
れか記載の半導体装置。 ６、前記基準電位として接地電位を用いてなる特許請求
の範囲第１項ないし第５項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125153A JPS615567A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125153A JPS615567A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615567A true JPS615567A (ja) | 1986-01-11 |
Family
ID=14903182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125153A Pending JPS615567A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205946A (ja) * | 1987-02-23 | 1988-08-25 | Matsushita Electronics Corp | 半導体装置 |
| JPH02244678A (ja) * | 1989-03-16 | 1990-09-28 | Rohm Co Ltd | 定電圧ダイオード |
| JPH04127467A (ja) * | 1990-06-04 | 1992-04-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0529160U (ja) * | 1991-09-27 | 1993-04-16 | シチズン時計株式会社 | 半導体装置の入力保護回路 |
-
1984
- 1984-06-20 JP JP59125153A patent/JPS615567A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205946A (ja) * | 1987-02-23 | 1988-08-25 | Matsushita Electronics Corp | 半導体装置 |
| JPH02244678A (ja) * | 1989-03-16 | 1990-09-28 | Rohm Co Ltd | 定電圧ダイオード |
| JPH04127467A (ja) * | 1990-06-04 | 1992-04-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0529160U (ja) * | 1991-09-27 | 1993-04-16 | シチズン時計株式会社 | 半導体装置の入力保護回路 |
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