JP4915040B2

JP4915040B2 - 入力保護回路

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Publication number: JP4915040B2
Application number: JP2001282226A
Authority: JP
Inventors: 信昭辻; 輝光前野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2001-09-17
Filing date: 2001-09-17
Publication date: 2012-04-11
Anticipated expiration: 2021-09-17
Also published as: JP2003092357A; US6894320B2; TW563239B; US20030052368A1

Description

【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ型ＬＳＩ等の集積回路装置の入力部をＥＳＤ（静電放電）等による破壊から保護する入力保護回路に関するものである。この明細書において、「ＥＳＤ入力」なる用語は、「静電気等によるサージ電圧入力」を意味するものとする。
【０００２】
【従来の技術】
従来、ＣＭＯＳＩＣ等に用いられる入力保護回路としては、図４，５に示すものが知られている。図４，５において、ＩＮは、被保護回路ＣＰに入力信号を供給するための入力端子である。
【０００３】
図４の回路にあっては、入力端子ＩＮにＮチャンネルＭＯＳ型トランジスタＦＴ_１のドレインＤが接続されると共に、トランジスタＦＴ_１のゲートＧ、ソースＳ及び基板電極が接地点（基準電位点）Ｖ_ＳＳに接続されている。ダイオードＤ_１は、トランジスタＦＴ_１のドレインＰＮ接合を表わす。
【０００４】
入力端子ＩＮに＋ＥＳＤ入力が印加されると、トランジスタＦＴ_１は、パンチスルー現象により導通して被保護回路ＣＰをＥＳＤ入力から保護する。また、入力端子ＩＮに−のＥＳＤ入力が印加されると、ダイオードＤ_１が導通して被保護回路ＣＰを保護する。
【０００５】
図５の回路は、図４の回路において、入力端子ＩＮにＰチャンネルＭＯＳ型トランジスタＦＴ_２のドレインＤを接続すると共に、トランジスタＦＴ_２のゲートＧ、ソースＳ及び基板電極を電源電位Ｖ_ＤＤ（例えば＋５［Ｖ］）が与えられる電源ラインに接続したものに相当する。ダイオードＤ_２は、トランジスタＦＴ_２のドレインＰＮ接合を表わす。
【０００６】
トランジスタＦＴ_１の保護動作は、図４に関して前述したと同様である。入力端子ＩＮに−のＥＳＤ入力が印加されると、トランジスタＦＴ_２がパンチスルー現象により導通して被保護回路ＣＰを保護する。入力端子ＩＮに＋のＥＳＤ入力が印加されると、ダイオードＤ_２が導通して被保護回路ＣＰを保護する。
【０００７】
【発明が解決しようとする課題】
図４，５の回路によると、通常の使用状態において入力可能な信号レベルが低く制限されるという問題点がある。すなわち、トランジスタＦＴ_１，トランジスタＦＴ_２のゲート絶縁膜の耐圧は、通常１０［Ｖ］程度であり、入力端子ＩＮに例えば＋１２［Ｖ］の信号電圧を供給すると、トランジスタＦＴ_１のゲート絶縁膜が破壊される。また、入力端子ＩＮに例えば−１２［Ｖ］の信号電圧を供給すると、トランジスタＦＴ_２のゲート絶縁膜が破壊される。さらに、入力端子ＩＮに＋１２［Ｖ］の信号電圧が供給されると、ダイオードＤ_２が導通し、入力端子ＩＮに−１２［Ｖ］の信号電圧が供給されると、ダイオードＤ_１が導通する。従って、図４，５の回路では、±１２［Ｖ］の信号を被保護回路ＣＰに入力することができない。その上、トランジスタＦＴ_１，ＦＴ_２のゲート絶縁膜の耐圧が低いため、ＥＳＤ耐圧が低いという問題点もある。
【０００８】
この発明の目的は、高いＥＳＤ耐圧を有すると共に±の広いレベル範囲の信号を入力することができる新規な入力保護回路を提供することにある。
【０００９】
【課題を解決するための手段】
この発明に係る第１の入力保護回路は，
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成されたウエル領域と、
前記第１導電型を有し、前記ウエル領域内に形成された第１のエミッタ領域であって、前記ウエル領域及び前記半導体基板をそれぞれベース及びコレクタとする第１のラテラルバイポーラトランジスタを構成するものと、
前記第２導電型を有し、前記半導体基板の一主面において前記ウエル領域の近傍に形成された第２のエミッタ領域であって、前記ウエル領域及び前記半導体基板をそれぞれコレクタ及びベースとする第２のラテラルバイポーラトランジスタを構成するものと、
前記ウエル領域と前記第２のエミッタ領域との間において前記半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極層であって、前記ウエル領域及び前記第２のエミッタ領域をそれぞれドレイン及びソースとするＭＯＳ型トランジスタを構成するものとを備え、
前記入力端子を前記第１のエミッタ領域に、前記ウエル領域を前記ゲート電極層にそれぞれ接続すると共に前記第２のエミッタ領域及び前記半導体基板を基準電位点に接続し、前記入力端子から前記第１のラテラルバイポーラトランジスタのエミッタＰＮ接合を介して前記ゲート電極層に印加される静電気等のサージ電圧入力に応じて前記ＭＯＳ型トランジスタに流れる電流をトリガーとして前記第１及び第２のラテラルバイポーラトランジスタからなるサイリスタを導通させる構成にしたものである。
【００１０】
また、この発明に係る第２の入力保護回路は、
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成された第１のウエル領域と、
前記第１導電型を有し、前記半導体基板の一主面に前記第１のウエル領域に隣接してＰＮ接合をなすように形成された第２のウエル領域と、
前記第１導電型を有し、前記第１のウエル領域内に形成された第１のエミッタ領域であって、前記第１のウエル領域及び前記第２のウエル領域をそれぞれベース及びコレクタとする第１のラテラルバイポーラトランジスタを構成するものと、
前記第２導電型を有し、前記半導体基板の一主面において前記第１のウエル領域の近傍で且つ前記第２のウエル領域内に形成された第２のエミッタ領域であって、前記第１のウエル領域及び前記第２のウエル領域をそれぞれコレクタ及びベースとする第２のラテラルバイポーラトランジスタを構成するものと、
前記第１のウエル領域と前記第２のエミッタ領域との間において前記第２のウエル領域の表面にゲート絶縁膜を介して形成されたゲート電極層であって、前記第１のウエル領域及び前記第２のエミッタ領域をそれぞれドレイン及びソースとするＭＯＳ型トランジスタを構成するものとを備え、
前記入力端子を前記第１のエミッタ領域に、前記第１のウエル領域を前記ゲート電極層にそれぞれ接続すると共に前記第２のエミッタ領域及び前記第２のウエル領域を基準電位点に接続し、前記入力端子から前記第１のラテラルバイポーラトランジスタのエミッタＰＮ接合を介して前記ゲート電極層に印加される静電気等のサージ電圧入力に応じて前記ＭＯＳ型トランジスタに流れる電流をトリガーとして前記第１及び第２のラテラルバイポーラトランジスタからなるサイリスタを導通させる構成にしたものである。
【００１１】
第１又は第２の入力保護回路によれば、第１及び第２導電型をそれぞれＰ型及びＮ型とすると、第１及び第２のバイポーラトランジスタは、それぞれＰＮＰ型及びＮＰＮ型となり、これらのトランジスタがサイリスタを構成する。ＭＯＳ型トランジスタは、ＮＰＮ型の第２のバイポーラトランジスタのコレクタ及びエミッタをそれぞれドレイン及びソースとし、Ｎチャンネルを有するものとなる。ＭＯＳ型トランジスタにおいて、ゲート絶縁膜は、フィールド絶縁膜（酸化膜）で構成することができ、このようにすると、２５０［Ｖ］程度の耐圧が得られる。
【００１２】
入力端子に供給される入力信号としての電圧の最大値をＶｍとし、第１のバイポーラトランジスタのエミッタＰＮ接合の順方向電圧降下をＶｆとしたとき、ＭＯＳ型トランジスタは、スレッショルド電圧の絶対値がＶｍ−Ｖｆより大きくなるように構成することができる。入力端子に＋のＥＳＤ入力が印加されるとき、ＭＯＳ型トランジスタは、ゲート電圧が設定に係るスレッショルド電圧に達すると導通し、ＮＰＮ型の第２のバイポーラトランジスタに電流が流れる。この電流をトリガーとしてサイリスタが導通して大電流を流す。このため、被保護回路は、＋のＥＳＤ入力から保護される。
【００１３】
入力端子に−のＥＳＤ入力が印加されるとき、ＰＮＰ型の第１のバイポーラトランジスタにおける２つのＰＮ接合のうち逆方向にバイアスされる一方のＰＮ接合のブレークダウン電圧をＶ_Ｂとし、順方向にバイアスされる他方のＰＮ接合の順方向電圧降下をＶｆ_１とすると、第１のバイポーラトランジスタは、Ｖ_Ｂ＋Ｖｆ_１なる電圧で導通し、大電流を流す。このため、被保護回路は、−のＥＳＤ入力から保護される。
【００１４】
通常の使用状態において、入力端子に＋Ｖｍの電圧が印加されると、ＭＯＳ型トランジスタのゲート電圧は、Ｖｍ−Ｖｆとなり、ＭＯＳ型トランジスタは非導通である。また、第１のバイポーラトランジスタにおいて、逆方向にバイアスされるのは、第１の入力保護回路ではＮ型ウエル領域とＰ型基板との間のＰＮ接合であり、第２の入力保護回路ではＮ型の第１のウエル領域とＰ型の第２のウエル領域との間のＰＮ接合である。これらのＰＮ接合は、不純物濃度が低い領域間のＰＮ接合であるため、５０［Ｖ］程度の高いブレークダウン電圧を持たせることができる。従って、Ｖｍを例えば１２［Ｖ］とすれば、第１のバイポーラトランジスタには実質的に電流が流れず、＋Ｖｍの電圧は、被保護回路に正常に入力される。
【００１５】
入力端子に−Ｖｍの電圧が印加されると、第１のバイポーラトランジスタにおいて、Ｐ型エミッタ領域とＮ型ウエル領域との間のＰＮ接合が逆方向にバイアスされると共に、Ｎ型ウエル領域とＰ型基板又はＰ型ウエル領域との間のＰＮ接合が順方向にバイアスされる。ここで、逆方向にバイアスされるＰＮ接合のブレークダウン電圧を１２［Ｖ］程度に設定するのは容易であり、順方向にバイアスされるＰＮ接合の順方向電圧降下は、通常０．６［Ｖ］程度である。従って、Ｖｍを例えば１２［Ｖ］とすれば、第１のバイポーラトランジスタには実質的に電流が流れず、−Ｖｍの電圧は、被保護回路に正常に入力される。
【００１６】
第２の入力保護回路は、第１の入力保護回路において、第２導電型のウエル領域に隣接してＰＮ接合をなすように第１導電型のウエル領域を設けたものに相当し、第２のバイポーラトランジスタやＭＯＳ型トランジスタに関する特性設定の自由度が高い利点を有する。
【００１７】
【発明の実施の形態】
図１は、この発明の一実施形態に係る入力保護回路の集積化構成を示すもので、図２には、図１の構成の等価回路を示す。図１，２において、ＩＮは、被保護回路ＣＰに入力信号を供給するための入力端子である。
【００１８】
例えばＰ型シリコンからなる半導体基板１０は、比較的低い不純物濃度（例えば１０^１５［ｃｍ^−３］以下）を有するもので、一方の主面には、Ｎ型ウエル領域１２が基板１０とＰＮ接合をなすように形成されている。ウエル領域１２は、比較的低い不純物濃度（例えば４×１０^１６〜１×１０^１７［ｃｍ^−３］）を有するもので、選択的イオン注入法等により形成される。
【００１９】
基板１０の一方の主面は、シリコンオキサイド等からなるフィールド絶縁膜１４で覆われている。絶縁膜１４は、選択酸化処理により形成されたもので、絶縁膜１４の各不純物ドーピング孔内には、シリコンオキサイド等の薄い絶縁膜１４ａが形成されている。Ｐ^＋型不純物ドープ領域１６，２２は、対応する不純物ドーピング孔を介してＰ型決定不純物をドーピングすることにより形成されたものである。Ｎ^＋型不純物ドープ領域１８，２０は、対応する不純物ドーピング孔を介してＮ型決定不純物をドーピングすることにより形成されたものである。
【００２０】
ウエル領域１２には、ＰＮＰ型ラテラルバイポートランジスタＢＰ_１１のＰ^＋型エミッタ領域１６及びＮ^＋型コンタクト領域１８が形成されている。トランジスタＢＰ_１１は、ウエル領域１２をベースとし、基板１０をコレクタとするもので、エミッタ領域１６が入力端子ＩＮに接続されている。コンタクト領域１８は、ベースコンタクト用のものである。ダイオードＤ_１１及びＤ_１２は、トランジスタＢＰ_１１のエミッタＰＮ接合及びコレクタＰＮ接合をそれぞれ表わす。
【００２１】
基板１０の一方の主面において、ウエル領域１２の近傍には、ＮＰＮ型ラテラルバイポートランジスタＢＰ_１２のＮ^＋型エミッタ領域２０及びＰ^＋型コンタクト領域２２が形成されている。トランジスタＢＰ_１２は、ウエル領域１２をコレクタとし、基板１０をベースとするものであり、コンタクト領域２２は、ベースコンタクト用のものである。エミッタ領域２０及びコンタクト領域２２は、接地点（基準電位点）Ｖ_ＳＳに接続されている。トランジスタＢＰ_１１，ＢＰ_１２は、サイリスタを構成する。
【００２２】
ウエル領域１２とエミッタ領域２０との間の半導体表面（Ｐ型ベース上）には、絶縁膜１４の一部１４Ａを介してＭＯＳ型トランジスタＦＴ_１１のゲート電極層２４が形成されており、絶縁膜１４の一部１４Ａは、ゲート絶縁膜として作用する。ゲート電極層２４は、例えばポリサイド層（ポリシリコン層にシリサイド層を重ねた積層）により形成することができる。トランジスタＦＴ_１１は、ウエル領域１２をドレインとし、エミッタ領域２０をソースとするもので、Ｎチャンネルを有する。ゲート電極層２４（トランジスタＦＴ_１１のゲートＧ）は、コンタクト領域１８を介してウエル領域１２（トランジスタＢＰ_１１のベース、トランジスタＢＰ_１２のコレクタ、トランジスタＦＴ_１１のドレインＤ）に接続されている。トランジスタＦＴ_１１は、入力端子ＩＮに供給される入力信号としての電圧の最大値をＶｍとし、トランジスタＢＰ_１１のエミッタＰＮ接合（ダイオードＤ_１１）の順方向電圧降下をＶｆとしたとき、スレッショルド電圧の絶対値がＶｍ−Ｖｆより大きくなるように設定されている。トランジスタＦＴ_１１において、ゲート絶縁膜１４Ａは、フィールド絶縁膜（酸化膜）により構成されるので、２５０［Ｖ］程度の耐圧を有する。
【００２３】
トランジスタＢＰ_１２のエミッタ領域２０（トランジスタＦＴ_１１のソースＳ）は、接地点（基準電位点）Ｖ_ＳＳに接続される。また、基板１０（トランジスタＢＰ_１１のコレクタ、トランジスタＢＰ_１２のベース、トランジスタＦＴ_１１の基板電極）は、コンタクト領域２２を介して接地点Ｖ_ＳＳに接続される。
【００２４】
次に、図１，２の回路の動作を説明する。入力端子ＩＮに＋のＥＳＤ入力が印加されるとき、トランジスタＦＴ_１１は、ゲート電圧が設定に係るスレッショルド電圧に達すると導通し、トランジスタＢＰ_１２に電流が流れる。この電流をトリガーとしてトランジスタＢＰ_１１，ＢＰ_１２からなるサイリスタがスナップバックを起こして導通し、大電流を流す。一例として、Ｖｍ＝１２［Ｖ］、Ｖｆ＝０．６［Ｖ］とすると、トランジスタＦＴ_１１には、ゲート電圧が１１．４［Ｖ］を越えると電流が流れ、この電流に応じてサイリスタが導通する。従って、被保護回路ＣＰは、＋のＥＳＤ入力から保護される。
【００２５】
入力端子ＩＮに−のＥＳＤ入力が印加されるとき、トランジスタＢＰ_１１において、エミッタＰＮ接合（ダイオードＤ_１１）のブレークダウン電圧をＶ_Ｂとし、コレクタＰＮ接合（ダイオードＤ_１２）の順方向電圧降下をＶｆ_１とすると、トランジスタＢＰ_１１は、Ｖ_Ｂ＋Ｖｆ₁なる電圧で導通して大電流を流す。一例として、Ｖ_Ｂ＝１２［Ｖ］、Ｖｆ_１＝０．６［Ｖ］とすると、トランジスタＢＰ_１１は、１２．６［Ｖ］で導通する。従って、被保護回路ＣＰは、−のＥＳＤ入力から保護される。
【００２６】
通常の使用状態においては、入力端子ＩＮに＋Ｖｍの電圧が印加されると、トランジスタＦＴ_１１のゲート電圧は、Ｖｍ−Ｖｆとなり、トランジスタＦＴ_１１は非導通である。また、トランジスタＢＰ_１１において、エミッタＰＮ接合（ダイオードＤ_１１）が順方向にバイアスされると共にコレクタＰＮ接合（ダイオードＤ_１２）が逆方向にバイアスされる。コレクタＰＮ接合（Ｄ_１２）のブレークダウン電圧は、ウエル領域１２及び基板１０の不純物濃度が低いため、５０［Ｖ］程度に設定される。このような設定状態において、Ｖｍ＝１２［Ｖ］とすれば、トランジスタＢＰ_１１は非導通である。従って、＋Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００２７】
入力端子ＩＮに−Ｖｍの電圧が印加されると、トランジスタＢＰ_１１において、エミッタＰＮ接合（ダイオードＤ_１１）が逆方向にバイアスされると共にコレクタＰＮ接合（ダイオードＤ_１２）が順方向にバイアスされる。一例として、Ｖｍ＝１２［Ｖ］とし、エミッタＰＮ接合（Ｄ_１１）のブレークダウン電圧を１２［Ｖ］とし、コレクタＰＮ接合（Ｄ_１２）の順方向電圧降下を０．６［Ｖ］とすれば、−１２［Ｖ］の入力電圧では、トランジスタＢＰ_１１が非導通である。従って、−Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００２８】
上記した実施形態において、基板１０の一主面には、Ｎ型ウエル領域１２に隣接してＰＮ接合をなすようにＰ型ウエル領域２６を設けてもよい。ウエル領域２６は、比較的低い不純物濃度（例えば４×１０^１６〜１×１０^１７［ｃｍ^−３］）を有するもので、選択的イオン注入法等により形成される。ウエル領域２６には、トランジスタＢＰ_１２のＮ^＋型エミッタ領域２０及びＰ^＋型コンタクト領域２２が前述したと同様に形成される。トランジスタＢＰ_１１は、ウエル領域１２をベースとすると共にウエル領域２６をコレクタとし、トランジスタＢＰ_１２は、ウエル領域１２をコレクタとすると共にウエル領域２６をベースとする。ウエル領域２６（トランジスタＢＰ_１１のコレクタ、トランジスタＢＰ_１２のベース、トランジスタＦＴ_１１の基板電極）は、コンタクト領域２２を介して接地点Ｖ_ＳＳに接続される。
【００２９】
上記のようにウエル領域２６を設けた場合、等価回路は、図２に示したものと同様であり、動作も前述したものと同様である。ウエル領域２６を設けることでトランジスタＢＰ_１２，ＦＴ_１１の特性設定の自由度が向上する。
【００３０】
図３は、図２の回路の変形例を示すもので、図２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３１】
入力端子ＩＮには、ＮＰＮ型バイポーラトランジスタＢＰ_２１のエミッタが接続され、トランジスタＢＰ_２１のコレクタ及びベースは、ＰＮＰ型バイポーラトランジスタＢＰ_２２のベース及びコレクタにそれぞれ接続される。トランジスタＢＰ_２１，ＢＰ_２２は、サイリスタを構成する。ダイオードＤ_２１及びＤ_２２は、トランジスタＢＰ_２１のエミッタＰＮ接合及びコレクタＰＮ接合をそれぞれ表わす。
【００３２】
ＰチャンネルＭＯＳ型トランジスタＦＴ_２１は、トランジスタＢＰ_２２のコレクタ及びエミッタをそれぞれドレインＤ及びソースＳとするものである。トランジスタＦＴ_２１のゲートＧは、トランジスタＢＰ_２１のベース、トランジスタＢＰ_２２のコレクタ及びトランジスタＦＴ_２１のドレインＤに接続される。トランジスタＢＰ_２２のエミッタと、トランジスタＦＴ_２１のソース及び基板電極とが接地点Ｖ_ＳＳに接続される。
【００３３】
図３の回路の集積化構成としては、例えば図１の集積化構成において、基板１０の導電型をＮ型にすると共にウエル領域１２、２６の導電型をそれぞれＰ型，Ｎ型にし、エミッタ領域１６及びコンタクト領域２２の導電型をいずれもＮ^＋型とし、コンタクト領域１８及びエミッタ領域２０の導電型をいずれもＰ^＋型とすればよい。この場合、入力端子ＩＮに供給される入力信号としての電圧の最大値をＶｍとし、トランジスタＢＰ_２１のエミッタＰＮ接合（ダイオードＤ_２１）の順方向電圧降下をＶｆとすると、トランジスタＦＴ_１１に対応するトランジスタＦＴ_２１は、スレッショルド電圧の絶対値がＶｍ−Ｖｆより大きくなるように設定される。なお、ウエル領域２６に対応するＮ型ウエル領域は省略することもできる。
【００３４】
図３に関して上記した構成において、入力端子ＩＮに−のＥＳＤ入力が印加されるとき、トランジスタＦＴ_２１は、ゲート電圧が設定に係るスレッショルド電圧に達すると導通し、トランジスタＢＰ_２２に電流が流れる。この電流をトリガーとしてトランジスタＢＰ_２１，ＢＰ_２２からなるサイリスタがスナップバックを起こして導通し、大電流を流す。一例として、Ｖｍ＝１２［Ｖ］、Ｖｆ＝０．６［Ｖ］とすると、トランジスタＦＴ_２１にはゲート電圧が−１１．４［Ｖ］を越えると電流が流れ、この電流に応じてサイリスタが導通する。従って、被保護回路ＣＰは、−のＥＳＤ入力から保護される。
【００３５】
入力端子ＩＮに＋のＥＳＤ入力が印加されるとき、トランジスタＢＰ_２１において、エミッタＰＮ接合（ダイオードＤ_２１）のブレークダウン電圧をＶ_Ｂとし、コレクタＰＮ接合（ダイオードＤ_２２）の順方向電圧降下をＶｆ_１とすると、トランジスタＢＰ_２１は、Ｖ_Ｂ＋Ｖｆ₁なる電圧で導通して大電流を流す。一例として、Ｖ_Ｂ＝１２［Ｖ］、Ｖｆ_１＝０．６［Ｖ］とすると、トランジスタＢＰ_２１は、１２．６［Ｖ］で導通する。従って、被保護回路ＣＰは、＋のＥＳＤ入力から保護される。
【００３６】
通常の使用状態においては、入力端子ＩＮに−Ｖｍの電圧が印加されると、トランジスタＦＴ_２１のゲート電圧は、−（Ｖｍ−Ｖｆ）となり、トランジスタＦＴ_２１は非導通である。また、トランジスタＢＰ_２１において、エミッタＰＮ接合（ダイオードＤ_２１）が順方向にバイアスされると共にコレクタＰＮ接合（ダイオードＤ_２２）が逆方向にバイアスされる。コレクタＰＮ接合（Ｄ_２２）のブレークダウン電圧は、ウエル領域１２及び基板１０に関して前述したと同様に５０［Ｖ］程度に設定される。このような設定状態において、Ｖｍ＝１２［Ｖ］とすれば、トランジスタＢＰ_２１は非導通である。従って、−Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００３７】
入力端子ＩＮに＋Ｖｍの電圧が印加されると、トランジスタＢＰ_２１において、エミッタＰＮ接合（ダイオードＤ_２１）が逆方向にバイアスされると共にＰＮ接合（ダイオードＤ_２２）が順方向にバイアスされる。一例として、Ｖｍ＝１２［Ｖ］とし、エミッタＰＮ接合（Ｄ_２１）のブレークダウン電圧を１２［Ｖ］とし、コレクタＰＮ接合（Ｄ_２２）の順方向電圧降下を０．６［Ｖ］とすれば、＋１２［Ｖ］の入力電圧では、トランジスタＢＰ_２１が非導通である。従って、＋Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００３８】
【発明の効果】
以上のように、この発明によれば、ウエル領域及び半導体基板（又は他のウエル領域）をそれぞれベース及びコレクタとする第１のラテラルバイポーラトランジスタと、このトランジスタのベース及びコレクタをコレクタ及びベースとする第２のラテラルバイポーラトランジスタとによりサイリスタを構成すると共に、第２のラテラルバイポーラトランジスタのベースの上にゲート絶縁膜を介してゲート電極層を形成して第２のラテラルバイポーラトランジスタのコレクタ及びエミッタをそれぞれドレイン及びソースとするＭＯＳ型トランジスタを構成し、入力端子から第１のラテラルバイポーラトランジスタのエミッタＰＮ接合を介してゲート電極層に印加されるＥＳＤ入力に応じてＭＯＳ型トランジスタに流れる電流をトリガーとしてサイリスタを導通させる構成にしたので、ＭＯＳ型トランジスタのゲート絶縁膜やウエル領域−基板間（又はウエル領域間）のＰＮ接合を高耐圧化することで高いＥＳＤ耐圧が得られると共に例えば±１２［Ｖ］等の広いレベル範囲の信号を入力可能となる効果が得られる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る入力保護回路の集積化構成を示す断面図である。
【図２】図１の構成の等価回路を示す回路図である。
【図３】図２の回路の変形例を示す回路図である。
【図４】従来の入力保護回路の一例を示す回路図である。
【図５】従来の入力保護回路の他の例を示す回路図である。
【符号の説明】
ＩＮ：入力端子、ＣＰ：被保護回路、Ｄ_１１，Ｄ_１２，Ｄ_２１，Ｄ_２２：ダイオード、ＢＰ_１１，ＢＰ_１２，ＢＰ_２１，ＢＰ_２２：バイポーラトランジスタ、ＦＴ_１１，ＦＴ_２１：ＭＯＳ型トランジスタ、１０：半導体基板、１２，２６：ウエル領域、１４：フィールド絶縁膜、１６，２０：エミッタ領域、１８，２２：コンタクト領域、２４：ゲート電極層。

Claims

被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成されたフローティング状態のウエル領域と、
前記第１導電型を有し、前記ウエル領域内に形成された第１のエミッタ領域であって、前記ウエル領域及び前記半導体基板をそれぞれベース及びコレクタとする第１のバイポーラトランジスタを構成するものと、
前記第２導電型を有し、前記半導体基板の一主面において前記ウエル領域の近傍に形成された第２のエミッタ領域であって、前記ウエル領域及び前記半導体基板をそれぞれコレクタ及びベースとする第２のバイポーラトランジスタを構成するものと、
前記半導体基板の一主面における前記ウエル領域と前記第２のエミッタ領域の間の領域を覆うフィールド絶縁膜の上に形成されたゲート電極層であって、前記ウエル領域及び前記第２のエミッタ領域をそれぞれドレイン及びソースとし、前記ウエル領域及び前記第２のエミッタ領域の間の領域と前記ゲート電極層との間に挟まれた前記フィールド絶縁膜をゲート絶縁膜とするＭＯＳ型トランジスタを構成するものとを備え、
前記入力端子を前記第１のエミッタ領域に、前記ウエル領域を前記ゲート電極層にそれぞれ接続すると共に前記第２のエミッタ領域及び前記半導体基板を基準電位点に接続し、前記入力端子から前記第１のバイポーラトランジスタのエミッタＰＮ接合を介して前記ゲート電極層に印加される静電気等のサージ電圧入力に応じて前記ＭＯＳ型トランジスタに流れる電流をトリガーとして前記第１及び第２のバイポーラトランジスタからなるサイリスタを導通させる構成にした入力保護回路。
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成されたフローティング状態の第１のウエル領域と、
前記第１導電型を有し、前記半導体基板の一主面に前記第１のウエル領域に隣接してＰＮ接合をなすように形成された第２のウエル領域と、
前記第１導電型を有し、前記第１のウエル領域内に形成された第１のエミッタ領域であって、前記第１のウエル領域及び前記第２のウエル領域をそれぞれベース及びコレクタとする第１のバイポーラトランジスタを構成するものと、
前記第２導電型を有し、前記半導体基板の一主面において前記第１のウエル領域の近傍で且つ前記第２のウエル領域内に形成された第２のエミッタ領域であって、前記第１のウエル領域及び前記第２のウエル領域をそれぞれコレクタ及びベースとする第２のバイポーラトランジスタを構成するものと、
前記第２のウエル領域における前記第１のウエル領域と前記第２のエミッタ領域との間の領域を覆うフィールド絶縁膜の上に形成されたゲート電極層であって、前記第１のウエル領域及び前記第２のエミッタ領域をそれぞれドレイン及びソースとし、前記第１のウエル領域及び前記第２のエミッタ領域の間の領域と前記ゲート電極層との間に挟まれた前記フィールド絶縁膜をゲート絶縁膜とするＭＯＳ型トランジスタを構成するものとを備え、
前記入力端子を前記第１のエミッタ領域に、前記第１のウエル領域を前記ゲート電極層にそれぞれ接続すると共に前記第２のエミッタ領域及び前記第２のウエル領域を基準電位点に接続し、前記入力端子から前記第１のバイポーラトランジスタのエミッタＰＮ接合を介して前記ゲート電極層に印加される静電気等のサージ電圧入力に応じて前記ＭＯＳ型トランジスタに流れる電流をトリガーとして前記第１及び第２のバイポーラトランジスタからなるサイリスタを導通させる構成にした入力保護回路。