KR100239424B1 - 정전기 보호회로 - Google Patents

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Abstract

본 발명은 정전기(Electro Static Dischage:ESD) 보호회로에 관한 것으로, 특히 SCR(Silicon Controlled Rectifier)의 트리거(Triggering) 전압을 낮추어 성능을 향상 시키는데 적당하도록 한 정전기 보호회로에 관한 것으로, 제 1 도전형 반도체 기판의 소정영역에 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰내에 형성된 제 1 도전형의 제 1 불순물 영역과 제 2 도전형의 제 2 불순물 영역과, 상기 반도체 기판과 분리되도록 반도체 기판상에 형성된 제 1 게이트 전극과 상기 제 1 게이트 전극과 분리되도록 제 1 게이트 전극상에 형성된 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 양측의 기판에 형성된 제 2 도전형의 제 3, 제 4 불순물 영역과, 상기 제 4 불순물 영역과 소자 격리막을 사이에 두고 반도체 기판에 형성된 제 2 도전형의 제 5 불순물 영역을 포함하여 구성됨을 특징으로 한다.

Description

정전기 보호회로
본 발명은 정전기(Electro Static Dischage:ESD) 보호회로에 관한 것으로, 특히 SCR(Silicon Controlled Rectifier)의 트리거(Triggering) 전압을 낮추어 성능을 향상 시키는데 적당하도록 한 정전기 보호회로에 관한 것이다.
일반적으로 ESD(Electro Static Dischage)에 의한 디바이스의 파괴는 배선막과 산화막의 어느 하나를 고려할 수 있는데, 그 모드는 대부분이 열적 파괴라고 생각된다.
ESD에 의한 디바이스 파괴를 줄이기 위해서는 디바이스 주위의 ESD 발생원인을 제거하는 1차적인 방법과, 디바이스에 대전하는 ESD를 적절한 보호회로를 개설하여 내부회로에는 영향을 주지않고 순차적으로 방전하는 2차적인 방법이 있다.
한편, 정전기 보호회로로 사용되는 SCR은 높은 전류전압 특성의 효율성을 가지고 있지만 트리거 전압이 높은 결점이 있다.
이하, 첨부된 도면을 참조하여 종래의 정전기 보호회로에 대하여 설명하면 다음과 같다.
도 1은 종래의 LSCR(Lareral SCR) 정전기 보호회로을 나타낸 구조 단면도이고, 도 2는 종래의 MLSCR(Modified Lateral SCR) 정전기 보호회로를 나타낸 구조 단면도이다.
먼저, 도 1에 도시한 바와같이 반도체 기판(1)과, 상기 반도체 기판(1)의 소정영역에 선택적으로 형성된 N-웰 영역(2)과, 상기 N-웰 영역(2)내의 기판(1)에 형성된 99제 1, 제 2 불순물 영역(3)(4)과, 상기 N-웰 영역(2)과 소자 격리막을 사이에 두고 상기 N-웰 영역(2)이 아닌 기판(1)에 형성된 제 3 불순물 영역(5)을 포함하여 구성된다.
이때, 상기 반도체 기판(1)은 P도전형이고, 상기 제 2 불순물 영역(4)은 상기 기판(1)과 동일 도전형이며, 상기 제 1 제 3 불순물 영역(3)(5)은 상기 기판(1)과 반대 도전형이다.
그리고 상기 제 1, 제 2 불순물 영역(3)(4)은 출력패드(Output PAD)에 연결되고, 상기 제 3 불순물 영역(5)은 Vss라인과 연결된다.
이와같은 정전기 보호회로는 제 1, 제 3 불순물 영역(3)(5)이 수평 NPN 바이폴라 트랜지스터를 구현하고, 제 2 불순물 영역(4)이 수직 PNP 바이폴라 트랜지스터를 구현한다.
여기서, NPN 바이폴라 트랜지스터와 PNP 바이폴라 트랜지스터가 서로 래치되어 있다.
한편, 상기와 같이 구성된 종래 LSCR 정전기 보호회로의 동작에 대하여 설명하면 다음과 같다.
패드를 통해 정(+)전압(정전기)이 인가되면 상기 N-웰 영역(2)과 반도체 기판(1)간의 에벌런치 브레이크다운(avalanche breakdown)이 발생한다.
따라서, 제 3 불순물 영역(5)을 통해 Vss라인으로 흐르는 전류가 증가하게 된다.
이는 수평 NPN 바이폴라 트랜지스터가 턴-온(turn-on)된 후, 이어서 수직 PNP 바이폴라 트랜지스터가 턴-온 되면서 기생 사이리스터(thyristor)가 동작하여 트리거된다.
그러나 트리거 전압(약 40V 정도)이 매우높아 도 2에 도시한 바와같이 반도체 기판(20)과, 상기 반도체 기판(20)의 소정영역에 선택적으로 형성된 N-웰 영역 (21)과, 상기 N-웰 영역(21)내의 기판(20)에 형성된 제 1, 제 2 불순물 영역(22)(23)과, 상기 N-웰 영역(21)과 반도체 기판(20) 계면에 형성된 제 3 불순물 영역(24)과, 상기 제 3 불순물 영역(24)과 소자 격리막을 사이에 두고 상기 N-웰 영역(21)이 아닌 기판(20)에 형성된 제 4 불순물 영역(25)을 포함하여 구성된다.
이때, 상기 반도체 기판(20)은 P도전형이고, 상기 제 2 불순물 영역(23)은 상기 기판(20)과 동일 도전형이며, 상기 제 1, 제 3, 제 4 불순물 영역(22)(24)(25)은 상기 기판(20)과 반대 도전형이다.
그리고 상기 제 1, 제 2 불순물 영역(22)(23)은 출력패드에 연결되고, 상기 제 4 불순물 영역(25)은 Vss라인과 연결되며, 상기 제 3 불순물 영역(24)은 트리거 확산영역이다.
이와같은 정전기 보호회로는 제 1, 제 4 불순물 영역(22)(25)이 수평 NPN 바이폴라 트랜지스터를 구현하고, 제 2 불순물 영역(23)이 수직 PNP 바이폴라 트랜지스터를 구현한다.
여기서, 상기와 같이 구성된 종래의 MLSCR 정전기 보호회로의 동작에 대하여 설명하면 다음과 같다.
패드를 통해 정(+)전압(정전기)이 인가되면 상기 제 3 불순물 영역(24)과 반도체 기판(20)간의 에버런치 브레이크다운이 발생한다.
따라서, 상기 제 4 불순물 영역()를 통해 Vss라인으로 흐르는 전류가 증가하게 된다. 이는 수평 NPN 바이폴라 트랜지스터가 턴-온된 후, 이어서 수직 PNP 바이폴라 트랜지스터가 턴-온 되므로 LSCR 보다 트리거 전압(약 20V 정도)이 낮아진다.
도 3a는 종래의 LVTSCR 정전기 보호회로를 나타낸 회로적 구성도이고, 도 3b는 종래의 LVTSCR 정전기 보호회로를 나타낸 구조 단면도이다.
도 3a에 도시한 바와같이 에미터가 Vss라인과 연결되고 콜렉터는 출력패드와 연결되는 제 1 트랜지스터(31)와, 에미터가 출력패드와 연결되고 콜렉터는 상기 제 1 트랜지스터(31)의 베이스에 공통 접속되는 제 2 트랜지스터(32)와, 소오스가 상기 제 2 트랜지스터(32)의 베이스에 접속되고 드레인은 상기 제 1 트랜지스터(31)의 에미터와 접속되며 게이트는 Vss라인에 연결되는 NMOS트랜지스터(33)와, 상기 제 1 트랜지스터(31)의 콜렉터와 출력패드 사이에 형성된 N-웰 저항(34)과, 상기 제 2 트랜지스터(32)의 콜렉터와 제 1 트랜지스터(31)의 에미터 사이에 형성된 기판 저항(35)으로 구성된다.
이때, 상기 제 1 트랜지스터(31)는 NPN 바이폴라 트랜지스터이고, 상기 제 2 트랜지스터(32)는 PNP 바이폴라 트랜지스터이다.
도 3b 에 도시한 바와같이 기판(40)과, 상기 기판(40)의 소정영역에 선택적으로 형성된 N-웰 영역(41)과, 상기 N-웰 영역(41)내의 기판(40)에 형성된 제 1, 제 2 불순물 영역(42)(43)과, 상기 반도체 기판(40)상의 소정영역에 게이트 산화막을 사이에 두고 형성된 게이트 전극(44)과, 상기 게이트 전극(44) 양측의 반도체 기판(40)에 형성된 제 3, 제 4 불순물 영역(45)(46)을 포함하여 구성된다.
이때, 상기 제 3 불순물 영역(45)은 N-웰 영역(41)과 반도체 기판(40)의 계면에 형성되며, 상기 제 2 불순물 영역(43)과 소자 격리막을 사이에 두고 형성된다.
그리고 상기 반도체 기판(40)은 P도전형이고, 상기 제 2 불순물 영역(43)은 상기 기판(40)과 동일 도전형이며, 상기 제 1, 제 3, 제 4 불순물 영역(42)(45)(46)은 상기 기판(40)과 반대 도전형이다. 상기 제 1, 제 2 불순물 영역(42)(43)은 출력패드에 연결되고, 상기 게이트 전극(44) 및 제 4 불순물 영역(46)은 Vss라인과 연결된다.
이와같은 정전기 보호회로는 상기 제 3, 제 4 불순물 영역(45)(46)과 상기 게이트 전극(44)이 하나의 MOS 트랜지스터를 구현하고, 상기 제 1, 제 4 불순물 영역(42)(46)이 NPN 바이폴라 트랜지스터를 구현하며, 상기 제 2 불순물 영역(43)이 PNP 바이폴라 트랜지스터를 구현한다.
여기서, 상기와 같이 구성된 종래의 LVTSCR 정전기 보호회로의 동작에 대하여 설명하면 다음과 같다.
도 3a 내지 도 3b에 도시한 바와같이 패드를 통해 정(+)전압(정전기)이 인가되면 상기 N-웰 영역(41)과 반도체 기판(40)의 정션에 브레이트다운이 발생한다.
따라서 제 4 불순물 영역(46)을 통해 Vss라인으로 흐르는 N-웰 전류가 증가하게 되므로 이는 N-웰 영역(41)의 전압상승을 유도하게 되어 결국 NPN 바이폴라 트랜지스터가 동작하게 된다.
이어 도 3a에 도시한 바와같이 제 1 트랜지스터()를 턴-온 시켜 패드에 인가되는 정(+)정전기를 Vss라인으로 바이패스 시킨다.
이때, VTSCR의 정전기 보호회로에 전원전압을 인가하지 않을 경우에는 상기 MOS 트랜지스터(33)가 플로팅(floating)된다.
즉, 전원전압을 인가하지 않게 되면 상기 MOS 트랜지스터(33)의 게이트(44)에 전원이 인가되지 않는다는 것을 의미하고 상기 게이트(44)에 전원이 인가되지 않으면 MOS 트랜지스터(33)가 턴-오프 상태가 된다.
결과적으로 MOS 트랜지스터(33)가 턴-오프 상태라면 저항이 매우 크다는 것을 의미하게 되므로 MLSCR 보다 트리거 전압(약 13V 정도)이 낮아진다.
그러나 종래의 정전기 보호회로에 있어서는 다음과 같은 문제점이 있었다.
반도체 칩이 점차 고집화 되면서 게이트 산화막의 두께도 점차 얇아지며 이에따라 더 낮은 트리거 전압의 정전기 보호회로가 요구되어 진다.
따라서, 정전기 보호회로의 트리거 전압이 게이트 산화막 브레이트다운 전압 보다 크게되면 정전기 보호회로 현상이 일어날 때 내부회로쪽의 게이트 산화막이 손상이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 컨트롤 게이트, 플로팅 게이트 방법을 이용하여 트리거 전압을 낮게하여 정전기 보호회로의 효율을 극대화 하는데 적당한 정전기 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래의 LSCR 정전기 보호회로를 나타낸 구조 단면도
도 2는 종래의 MLSCR 정전기 보호회로를 나타낸 구조 단면도
도 3a는 종래의 LVTSCR 정전기 보호회로를 나타낸 회로 구성도
도 3b는 종래의 LVTSCR 정전기 보호회로를 나타낸 구조 단면도
도 4a는 본 발명의 컨트롤 게이트 SCR 정전기 보호회로를 나타낸 회로 구성도
도 4b는 본 발명의 컨트롤 게이트 SCR 정전기 보호회로를 나타낸 구조 단면도
도면의 주요부분에 대한 부호의 설명
41 : 제 1 트랜지스터 42 : 제 2 트랜지스터
43 : NMOS 트랜지스터 44 : N-웰 저항
45 : P-기판 저항 46 ; 불순물 저항
47 : 다이오드 50 : 반도체 기판
51 : N-웰 영역 52 : 제 1 불순물 영역
53 : 제 2 불순물 영역 54 : 플로팅 게이트 전극
55 : 컨트롤 게이트 전극 56 : 제 3 불순물 영역
57 : 제 4 불순물 영역 58 : 제 5 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명의 정전기 보호회로는 제 1 도전형 반도체 기판의 소정영역에 형성된 제 2 도전형 웰과, 상기 제 2 도전형 웰내에 형성된 제 1 도전형의 제 1 불순물 영역과 제 2 도전형의 제 2 불순물 영역과, 상기 반도체 기판과 분리되도록 반도체 기판상에 형성된 제 1 게이트 전극과 상기 제 1 게이트 전극과 분리되도록 제 1 게이트 전극상에 형성된 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 양측의 기판에 형성된 제 2 도전형의 제 3, 제 4 불순물 영역과, 상기 제 4 불순물 영역과 소자 격리막을 사이에 두고 반도체 기판에 형성된 제 2 도전형의 제 5 불순물 영역을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 정전기 보호회로에 대하여 보다 상세히 설명하면 다음과 같다.
도 4a는 본 발명의 본 발명의 컨트롤 게이트 SCR 정전기 보호회로를 나타낸 회로 구성도이고, 도 4b는 본 발명의 컨트롤 게이트 SCR 정전기 보호회로를 나타낸 구조 단면도이다.
먼저, 도 4a에 도시한 바와같이 콜렉터가 출력패드와 연결되고 에미터는 Vss라인과 연결되는 제 1 트랜지스터(41)와, 콜렉터가 상기 제 1 트랜지스터(41)의 베이스에 공통 접속되고 에미터는 출력패드에 연결되는 제 2 트랜지스터(42)와, 소오스가 상기 제 2 트랜지스터(42)의 베이스에 공통 접속되고 드레인은 상기 제 1 트랜지스터(41)의 에미터에 공통 접속되며 컨트롤 게이트는 출력패드에 연결되는 MOS 트랜지스터(43)와, 상기 제 1 트랜지스터(41)의 콜렉터와 출력패드 사이에 형성된 N-웰 저항(44)과, 상기 제 1 트랜지스터(41)의 에미터와 제 2 트랜지스터(42)의 콜렉터 사이에 형성된 기판 저항(45)과, 상기 MOS 트랜지스터(43)의 컨트롤 게이트와 출력패드 사이에 형성된 불순물 저항(46)과, 상기 불순물 저항(46)과 출력패드 사이에 형성된 다이오드(47)로 구성된다.
이때, 상기 제 1 트랜지스터(41)는 NPN 바이폴라 트랜지스터이고, 상기 제 2 트랜지스터(42)는 PNP 바이폴라 트랜지스터이다.
도 4b에 도시한 바와같이 기판(50)과, 상기 기판(50)의 소정영역에 선택적으로 형성된 N-웰 영역(51)과, 상기 N-웰 영역(51)내의 기판(50)에 형성된 제 1, 제 2 불순물 영역(52)(53)과, 상기 반도체 기판(50)상의 소정영역에 게이트 산화막을 사이에 두고 형성된 플로팅 게이트 전극(54)과, 상기 플로팅 게이트 전극(54)상에 절연막을 사이에 두고 형성된 컨트롤 게이트 전극(55)과, 상기 플로팅 게이트 전극(54) 양측의 반도체 기판(50)에 형성된 제 3, 제 4 불순물 영역(56)(57)과, 상기 제 4 불순물 영역(57)과 소자 격리막을 사이에 두고 N-웰 영역(51)이 아닌 반도체 기판(50)에 형성된 제 5 불순물 영역(58)을 포함하여 구성된다.
이때, 상기 제 3 불순물 영역(56)은 N-웰 영역(51)과 반도체 기판(50)의 계면에 형성되며, 상기 제 2 불순물 영역(53)과 소자 격리막을 사이에 두고 형성된다.
그리고 상기 반도체 기판(50)은 P도전형이고, 상기 제 2 불순물 영역(53)은 상기 기판(50)과 동일 도전형이며, 상기 제 1, 제 3, 제 4, 제 5 불순물 영역(52)(56)(57)(58)은 상기 기판(50)과 반대 도전형이다.
또한, 상기 제 1, 제 2 불순물 영역(52)(53)은 출력패드에 연결되고, 상기 컨트롤 게이트 전극(55)은 제 5 불순물 영역(58)을 통해 출력패드에 연결되며, 상기 제 4 불순물 영역(57)은 Vss라인에 연결된다.
이와같은 정전기 보호회로는 제 3, 제 4 불순물 영역(56)(57)과 플로팅 게이트 전극(54) 및 컨트롤 게이트 전극(55)이 하나의 MOS 트랜지스터를 구현하고, 상기 제 1, 제 4 불순물 영역(52)(57)이 NPN 바이폴라 트랜지스터를 구현하며, 상기 제 2 불순물 영역(53)이 PNP 바이폴라 트랜지스터를 구현한다.
그리고 상기 반도체 기판(50)과 플로팅 게이트 전극(54) 사이에 제 1 커패시터(C1)가 존재하며, 상기 플로팅 게이트 전극(54)과 컨트롤 게이트 전극(55) 사이에 제 2 커패시터(C2)가 존재한다. 이때, 상기 제 2 커패시터(C2)가 제 1 커패시터(C1) 보다 용량이 매우 크다.
여기서, 상기와 같이 구성된 본 발명의 컨트롤 게이트 SCR 정전기 보호회로의 동작에 대하여 설명하면 다음과 같다.
도 4a 내지 도 4b에 도시한 바와같이 패드를 통해 정(+)전압(정전기)가 인가되면 N-웰 영역(51)과 반도체 기판(50)의 정션에 브레이크다운 현상이 발생한다.
따라서 제 4 불순물 영역(57)을 통해 Vss라인으로 흐르는 N-웰 전류가 증가하게 되므로 이는 N-웰 영역(51)의 전압상승을 유도하게 되어 결국 NPN 바이폴라 트랜지스터가 동작하게 된다.
또한, 상기 제 5 불순물 영역(58)을 통해 컨트롤 게이트 전극(56)에 펄스가 인가된다.
이때, 상기 컨트롤 게이트 전극(56)에 인가되는 전압을 Vug라 하면 플로팅 게이트 전극(55)에 인가되는 전압은
Figure 1019970049217_B1_M0001
가 된다.
이때, 상기 플로팅 게이트 전극(55)에 인가되는 전위(potential)는 상기 제 1 커패시터(C1)와 제 2 커패시터(C2)의 조절을 통해 가능하다. 여기서, 상기 제 1 커패시터(C1)는 게이트 산화막 커패시턴스(gate oxide capacitance)로 고정되어 있으므로 제 2 커패시터(C2)의 커패시턴스를 변화 시킴으로 가능하다.
결과적으로 상기 플로팅 게이트 전극(54)는 플로팅(floating)되어 있으므로 플로팅 게이트 전극(55)에 인가되는 전압이 MOS 트랜지스터(43)의 턴-온 시간을 앞당겨 SCR 동작을 빨리 일으키며, 트리거 전압을 낮출 수 있다.
만약, 음(-)전압(정전기)이 인가되면 제 5 불순물 영역(58), 반도체 기판(50)간의 다이오드(47)가 동작하면서 제 4, 제 5 불순물 영역(57)(58)의 FOD(Field Oxide Device)가 동작하여 디스차지 패스(discharge pass)가 형성된다. 물론 MOS 트랜지스터(43) FPD(Field Plate Diode)도 동작한다.
이상에서 설명한 바와같이 본 발명의 정전기 보호회로에 있어서는 다음과 같은 효과가 있다.
컨트롤 게이트와 플로팅 게이트를 이용하여 트리거 전압을 낯출 수 있어 별도의 보호회로 없이 단독으로 정전기 보호회로로서 사용할 수 있다.
그리고 정션(junction) 면적이 커져서 네가티브(Negative) 정전기 현상 특성도 향상 시킬 수 있다.

Claims (4)

  1. 제 1 도전형 반도체 기판의 소정영역에 형성된 제 2 도전형 웰과;
    상기 제 2 도전형 웰내에 형성된 제 1 도전형의 제 1 불순물 영역과 제 2 도전형의 제 2 불순물 영역과;
    상기 반도체 기판과 분리되도록 반도체 기판상에 형성된 제 1 게이트 전극과 상기 제 1 게이트 전극과 분리되도록 제 1 게이트 전극상에 형성된 제 2 게이트 전극과;
    상기 제 1, 제 2 게이트 전극 양측의 기판에 형성된 제 2 도전형의 제 3, 제 4 불순물 영역과;
    상기 제 4 불순물 영역과 소자 격리막을 사이에 두고 반도체 기판에 형성된 제 2 도전형의 제 5 불순물 영역을 포함하여 구성됨을 특징으로 하는 정전기 보호회로.
  2. 제 1 항에 있어서,
    상기 제 3 불순물 영역은 상기 제 1 불순물 영역과 소자 격리막을 사이에 두고 상기 반도체 기판과 제 2 도전형의 웰 계면에 형성됨을 특징으로 하는 정전기 보호회로.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 플로팅 게이트로 사용하고, 상기 제 2 게이트 전극은 컨트롤 게이트로 사용하는 것을 특징으로 하는 정전기 보호회로.
  4. 제 1 항에 있어서,
    상기 제 5 불순물 영역은 양전압이 인가될 때는 저항이며, 음전압이 인가될 때는 다이오드임을 특징으로 하는 정전기 보호회로.
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