CN100428464C

CN100428464C - 利用低压元件排除静电的高压电源静电放电保护电路

Info

Publication number: CN100428464C
Application number: CNB2005101250170A
Authority: CN
Inventors: 柯明道; 李健铭
Original assignee: Silicon Integrated Systems Corp
Current assignee: Silicon Integrated Systems Corp
Priority date: 2005-11-11
Filing date: 2005-11-11
Publication date: 2008-10-22
Anticipated expiration: 2025-11-11
Also published as: CN1964035A

Abstract

本发明揭示一种静电放电保护电路，主要包含一堆叠MOS电路，一触发电流产生电路。堆叠MOS电路的目的在于用作静电电流的释放路径；而触发电流产生电路的目的在于产生触发信号以导通堆叠MOS电路，使堆叠MOS电路形成一释放路径以释放静电电压。

Description

利用低压元件排除静电的高压电源静电放电保护电路

技术领域

本发明有关一种静电放电(ESD)的保护电路，特别是有关一种利用低压元件于静电产生时将其排除的静电放电保护电路。

背景技术

在精密的电子装置中，由于电路元件的微小化，以及精密的程度大幅提升，所以这类精密电子装置，特别是内部的微小电子元件对于来自工作环境中所产生的，或是来自使用者接触该电子装置时所引入的静电，都非常的敏感且需要受到保护。

因此，在多数的精密电子装置中，皆需要额外设计一静电放电保护电路来适当地排除可能发生的静电，以保护在电子装置内的电路，其中的电子元件不会因为静电所带来的高压而受到破坏。

如图1所显示，为一个传统堆叠NMOS的静电放电电路的I-V曲线图。在图1中，横向座标为漏极至源极的电压差，而纵向座标为漏极电流值。图中表示，当漏极至源极的电压差逐步的累积上升时，漏极电流值也会相应地上升；而直到漏极至源极的电压差值超出了一触发电压(trigger voltage)值之后，则会发生穿透(punch through)效应因而使得漏极至源极的电值差值开始弹回(snap-back)，直到下降至一维持电压(holding voltage)值为止。从触发电压到维持电压之间的电压值差距则称为弹回区(snap-back region)。此外，当漏极至源极的电压差回到维持电压后，之后的电压差值则是呈现平缓地增加，且此时漏极电流也会相应性地上升。

由以上所述可知，当静电电压值若大过于触发电压值时，则会因会穿透效应的缘故而使得作为静电保护电路的堆叠NMOS被导通，故静电电流可以通过堆叠NMOS而被接地释放，达到保护内部电子元件不受静电破坏的目的。但传统的堆叠NMOS静电保护电路的缺点在于，如果静电电压值并未大于触发电压值，则此静电保护电路无法被导通，亦即无法排除静电电流因而该静电电流会持续被保留在电子装置之中成为一个不稳定的因素，使得使用者无法预期何时会对电子装置造成重大的破坏。

图2显示一集成电路的中的传统堆叠NMOS静电保护电路。该集成电路的目的是作为连结不同工作电压的半导体芯片或是子系统的界面，所以内部具有混合电压，电压值分别为Vdd以及Vcc。从图2中可以看到在集成电路其中的一个I/O焊垫连结到内部电路之外，也连结到第一个NMOS(即NMOS1)的漏极(drain)，而NMOS1的栅极(gate)则连结至电源Vdd，NMOS1的源极(source)与第二个NMOS(即NMOS2)的漏极相连结，NMOS2的栅极(gate)则连结至电源Vcc，最后，NMOS2的源极连结到接地端。

在图2中的NMOS1与NMOS2以串联结构(cascade configuration)作堆叠，两者相连的节点形成一共扩散区，所以在堆叠NMOS的内部可视为存在一个寄生双载子接面晶体管(lateral bipolar junction transistor)。当静电电压值大过于触发电压时，则此寄生双载子接面晶体管会被导通而使得静电可以被排出内部电路。但如图1中所述，若静电电压值并未超过触发电压时，则此时寄生双载子接面晶体管无法被导通而造成静电持续被保留在集成电路内，最后会造成I/O焊垫内部的I/O缓冲器的MOS栅极氧化层(gate oxide)损坏。因为在一个混合电压I/O电路中，MOS栅极氧化层的崩溃电压(breakdown voltage)会变小，所以会被堆积在集成电路内部的静电破坏。

鉴于上述在传统静电放电保护电路中，当静电电流存在于电路中但又不大于触发电压时，会造成该保护电路无法被启动的情形，因此亟需要提出一个对于静电存在以及静电的排除更灵敏的静电保护电路，能够对于未达到触发电压值的静电作排除以保护集成电路内部的电子元件免于被损坏。

发明内容

鉴于上述的先前技术中，传统静电放电保护电路的诸多缺点，本发明的主要目的在于提出一种静电放电保护电路，其对于静电排除的灵敏度更高，可以对较小的静电电压立即作反应。

本发明的另一目的在于提出一种静电放电保护电路，电路是由低耐压的电子元件所构成，但可以负荷高电压值的静电通过，以达到释放静电的效果。

根据以上所述的目的，本发明提供了一种静电放电保护电路，其中包含：一第一静电检测电路，其输出一第一静电检测信号；一第二静电检测电路，其输出一第二静电检测信号；一触发电流产生电路，其接收第一静电检测信号以及第二静电检测信号，然后输出一触发信号；一侧面双载子接面晶体管，其基极接收触发信号；以及一堆叠MOS电路，当一静电电压高于一预设值时，那么触发电流产生电路会输出触发信号，透过侧面双载子接面晶体管使堆叠MOS电路被导通，而成为一静电放电路径以排除静电电压。

附图说明

图1是显示传统堆叠NMOS电路的I-V曲线图；

图2是显示一传统堆叠NMOS的电路图；

图3是显示本发明的一较佳实施例的静电放电保护电路图；

图4是显示本发明另一较佳实施例的静电放电保护电路图；

图5是显示本发明另一较佳实施例的静电放电保护电路图；

图6是显示本发明另一较佳实施例的静电放电保护电路图；及

图7是显示本发明另一较佳实施例的静电放电保护电路图。

具体实施方式

本发明的一些实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其他的实施例中施行，且本发明的范围不受限定，其以之后的权利要求范围为准。

本发明揭示一种静电放电(ESD)保护电路，可以应用于具有混合电源的集成电路内部。在这一类的集成电路中，通常具有两个以上不同电压的输入端，本发明所揭示的静电放电保护电路，其目的便是作为集成电路的各个电压输入端与接地端之间的一界面电路，当静电产生时，能够使静电在破坏集成电路的内部元件之前，便将静电由接地端排出。

图3中显示符合本发明一实施例的静电放电保护电路，其中包含：一第一静电检测电路10、一第二静电检测电路20、一触发电流产生电路30、一侧面双载子接面晶体管LBJT(Lateral Bipolar Junction Transistor)，以及一堆叠MOS电路40。其中侧面双载子接面晶体管LBJT是堆叠MOS电路40的中的两个NMOS，因为两者相连的节点形成一共扩散区，因而造成的一寄生双载子接面晶体管。堆叠MOS电路40包含一第一NMOS(本文以下称N1)、一第二NMOS(本文以下称N2)以及一第一电阻R1。其中N1的漏极连结第一电压输入端Vdd以及侧面双载子接面晶体管LBJT的集电极，N1的栅极连结第一电阻R1的第一端，N1的源极连结N2的漏极，N2的源极连结接地端Vss以及侧面双载子接面晶体管LBJT的发射极，N2的栅极连结接地端Vss，N1与N2的基底也共同连结至接地端Vss，第一电阻R1的第二端连结第二电压输入端Vcc。

第一静电检测电路10包含一第二电阻R2、一第一电容C1，以及一第二电容C2。其中第二电阻R2，其第一端连结于第一电压输入端Vdd，其第二端会输出第一静电检测信号；第一电容C1，其第一端连结于第二电阻R2的第二端；第二电容C2，其第一端连结于第一电容C1的第二端，其第二端连结于接地端Vss。而第二静电检测电路20包含一第三电阻R3以及一第三电容C3。第三电阻R3其第一端连结于第二电压输入端Vcc，其第二端会输出第二静电检测信号；第三电容C3其第一端连结于第三电阻R3的第二端，其第二端连结于接地端Vss。

触发电流产生电路30包含一第一PMOS(本文以下称P1)、一第二PMOS(本文以下称P2)，以及一第三NMOS(本文以下称N3)。P1的漏极连结于第一电压输入端Vdd，P1的栅极接收第一静电检测信号；P2的漏极连结于P1的源极，P2与P1的基底共同连结于第一电压输入端Vdd；N3与P2的栅极共同连结并接收第二静电检测信号，N3的漏极与P2的源极相连结并输出触发信号，N3的基底与源极共同连结于接地端Vss。

当一静电电压发生于第一电压输入端Vdd时，则此时节点A与节点B分别送出具有低电压位准的第一静电检测信号以及第二静电检测信号，而使得P1与P2的栅极接收该低电压位准，因此P1与P2皆成为导通状态，然后一触发电流经由P1与P2所构成的路径，作为一触发信号而输出到侧面双载子接面晶体管LBJT的基极(即节点C)。因此使得侧面双载子接面晶体管LBJT被导通，也就是等同于N1与N2同时都导通，所以在第一电压输入端Vdd与接地端Vss之间，这时N1与N2构成了一静电放电路径，使得前述的静电电压会通过此静电放电路径排除，因而达成保护集成电路内部元件的目的。

图4显示符合本发明的另一实施例。其中图4为相似于图3的一电路实施例，图4的触发电流产生电路50为两图间的差异之处，以下将针对触发电流产生电路50作详细的说明。

触发电流产生电路50包含一第三PMOS(本文以下称P3)、一第四PMOS(本文以下称P4)、一第五PMOS(本文以下称P5)、一第四NMOS(本文以下称N4)、一第五NMOS(本文以下称N5)，以及一第六NMOS(本文以下称N6)。其中P3的漏极与基底、P4的基底以及P5的漏极与基底，全部连结于第一电压输入端Vdd：P3与P5的栅极共同连结，并接收第一静电检测信号P3的源极与P4的漏极共同连结P5的源极与N5的漏极共同连结P4、N4，以及N6的栅极共同连结并接收第二静电检测信号P4的源极、N4的漏极，以及N5的栅极共同连结N5的源极与N6的漏极共同连结并输出触发信号N5与N6的基底、N6的源极、N4的基底与源极则共同连结于接地端Vcc。

当一静电电压发生于第一电压输入端Vdd时，则此时节点A与节点B分别送出具有低电压位准的第一静电检测信号以及第二静电检测信号，而使得P3、P4与P5皆成为导通状态。P3与P4的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点D，而导致N5被导通。此时，P5与N5皆为导通状态，因此一触发电流经由P5与N5所构成的路径，作为一触发信号而输出到侧面双载子接面晶体管LBJT的基极(即节点E)。使得侧面双载子接面晶体管LBJT被导通，也就是等同于N1与N2同时都导通，所以在第一电压输入端Vdd与接地端Vss之间，这时N1与N2构成了一静电放电路径，让前述的静电电压会通过此静电放电路径排除，因而达成保护集成电路内部元件的目的。

图5显示符合本发明另一实施例的静电放电保护电路，其中包含：一第一静电检测电路60、一第二静电检测电路70、一栅极驱动电路90，以及一堆叠MOS电路80。其中堆叠MOS电路80，包含一第七NMOS(本文以下称N7)以及一第八NMOS(本文以下称N8)，其中N7的漏极连结第一电压输入端Vdd，N7的栅极接收第一栅极驱动信号，N7的源极连结N8的漏极，N8的源极连结接地端Vss，N8的栅极接收第二栅极驱动信号，N7与N8的基底也共同连结至接地端Vss。

第一静电检测电路60包含一第四电阻R4、一第四电容C4以及一第五电容C5。第四电阻R4其第一端连结于第一电压输入端Vdd，其第二端会输出第一静电检测信号；第四电容C4其第一端连结于第四电阻R4的第二端；第五电容C5其第一端连结于第四电容C4的第二端，其第二端连结于接地端Vss。第二静电检测电路70包含一第五电阻R5以及一第六电容C6。其中第五电阻R5的第一端连结于第二电压输入端Vcc，其第二端会输出第二静电检测信号；第六电容C6，其第一端连结于第五电阻R5的第二端，其第二端连结于接地端Vss。

栅极驱动电路90包含一第六PMOS(本文以下称P6)、一第七PMOS(本文以下称P7)、一第八PMOS(本文以下称P8)、一第六电阻R6以及一第九NMOS(本文以下称N9)。其中P6的漏极与基底、P8的漏极与基底，以及P7的基底共同连结于第一电压输入端Vdd；P6与P8的栅极共同连结并接收第一静电检测信号P6的源极与P7的漏极共同连结P7与N9的栅极，以及第六电阻R6的第一端共同连结，并接收第二静电检测信号；第六电阻R6的第二端与P8的源极共同连结，并输出第一栅极驱动信号；P7的源极与N9的漏极共同连结并输出第二栅极驱动信号N9的基底与源极则共同连结至接地端Vss。

当一静电电压发生于第一电压输入端Vdd时，则此时节点F与节点G分别送出具有低电压位准的第一静电检测信号以及第二静电检测信号，而使得P6、P8与P7皆成为导通状态。P6与P7的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点I，作为第二栅极驱动信号而导致N8被导通。此外，P8的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点H，作为第一栅极驱动信号而导致N7被导通。此时，N7与N8皆为导通状态，所以在第一电压输入端Vdd与接地端Vss之间，这时N7与N8构成了一静电放电路径，让前述的静电电压会通过此静电放电路径排除，因而达成保护集成电路内部元件的目的。

图6显示符合本发明的另一实施例。其中图6为相似于图5的一电路实施例，图6的栅极驱动电路100为两图间的差异之处，以下将针对此栅极驱动电路100作详细的说明。

栅极驱动电路100包含一第九PMOS(本文以下称P9)、一第十PMOS(本文以下称P10)、一第十一PMOS(本文以下称P11)、一第十二PMOS(本文以下称P12)、一第七电阻R7、一第十NMOS(本文以下称N10)、一第十一NMOS(本文以下称N11)，以及一第十二NMOS(本文以下称N12)；其中P9的漏极与基底、P10的基底、P11与P12的漏极与基底，都共同连结于第一电压输入端Vdd；P9、P11，以及P12的栅极都共同连结，并接收第一静电检测信号；P12的源极与第七电阻R7的第二端共同连结并输出第一栅极驱动信号；第七电阻R7的第一端、P10的栅极、N10的栅极，以及N12的栅极共同连结，并接收第二静电检测信号；P10的源极、N10的漏极，以及N11的栅极共同连结；N11的源极与N12的漏极共同连结并输出第二栅极驱动信号；N10的源极与基底、N12的源极与基底，以及N11的基底，都共同连结于接地端Vss；P9的源极与P10的漏极共同连结；P11的源极与N11的漏极共同连结。

当一静电电压发生于第一电压输入端Vdd时，则此时节点F与节点G分别送出具有低电压位准的第一静电检测信号以及第二静电检测信号，而使得P9、P10、P11与P12皆成为导通状态。P12的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点J，作为第一栅极驱动信号而导致N7被导通。P9与P10的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点K，而导致N11被导通。此时P11与N11皆导通故而构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点L，作为第二栅极驱动信号而导致N8被导通。于是最后N7与N8皆为导通状态，所以在第一电压输入端Vdd与接地端Vss之间，这时N7与N8构成了一静电放电路径，让前述的静电电压会通过此静电放电路径排除，因而达成保护集成电路内部元件的目的。

图7显示符合本发明的另一实施例。其中图7同样为相似于图5的一电路实施例，图7的栅极驱动电路110为两图间的差异之处，以下将针对此栅极驱动电路110作详细的说明。

栅极驱动电路110包含一第十三PMOS(本文以下称P13)、一第十四PMOS(本文以下称P14)、一第十五PMOS(本文以下称P15)、一第八电阻R8、一第十三NMOS(本文以下称N13)、一第十四NMOS(本文以下称N14)，以及一第七电容C7。其中P13的漏极与基底、P14的基底、P15的漏极与基底，以及第八电阻R8的第一端，都共同连结于第一电压输入端Vdd；P13的栅极接收第一静电检测信号；P14与N13的栅极共同连结并接收第二静电检测信号N13的基底与源极共同连结于接地端Vss；P14的源极与N13的漏极共同连结并输出第二栅极驱动信号；P13的源极与P14的漏极共同连结；第八电阻R8的第二端、P15与N14的栅极，以及第七电容C7的第一端共同连结N14的基底与源极，以及第七电容C7的第二端共同连结于第二电压输入端Vcc；P15的源极与N14的漏极共同连结并输出第一栅极驱动信号。

当一静电电压发生于第一电压输入端Vdd时，则此时节点F与节点G分别送出具有低电压位准的第一静电检测信号以及第二静电检测信号，而使得P13与P14皆成为导通状态。此外，在节点M上也因为具有低电压位准而使得P15被导通。P15的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点N，作为第一栅极驱动信号而让N7被导通。P13与P14的导通构成了一路径，使得第一电压输入端Vdd通过此路径传送一电流至节点O，作为第二栅极驱动信号而导致N8被导通。于是最后N7与N8皆为导通状态，所以在第一电压输入端Vdd与接地端Vss之间，这时N7与N8构成了一静电放电路径，让前述的静电电压会通过此静电放电路径排除，因而达成保护集成电路内部元件的目的。

其中位于栅极驱动电路110内的N14，是采用深层N型井(deep N well)的NMOS元件，其目的是使得N14的基底能够和源极共同连结于第二电压输入端Vcc，而不必让N14的基底连结至接地端Vss。因此可以避免N14的栅极氧化层(gate oxide)因为栅极与基底两端电压差值过大而造成可能的损坏。

以上所述仅为本发明的较佳实施例，并非用以限定本申请权利要求范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的本申请权利要求范围中。

Claims

1.一种静电放电保护电路，其中包含：

一第一静电检测电路，其第一端连结至一第一输入端，其第二端连结至一接地端，其第三端输出一第一静电检测信号；

一第二静电检测电路，其第一端连结至一第二输入端，其第二端连结至该接地端，其第三端输出一第二静电检测信号；

一触发电流产生电路，其第一端连结至该第一输入端，其第二端连结至该接地端，其第三端接收该第一静电检测信号，其第四端接收该第二静电检测信号，其第五端输出一触发信号；

一侧面双载子接面晶体管，其基极接收该触发信号；及

一堆叠MOS电路，包含一第一NMOS、一第二NMOS以及一第一电阻，其中该第一NMOS的漏极连结该第一输入端以及该侧面双载子接面晶体管的集电极，该第一NMOS的栅极连结该第一电阻的第一端，该第一NMOS的源极连结该第二NMOS的漏极，该第二NMOS的源极连结该接地端以及该侧面双载子接面晶体管的发射极，该第二NMOS的栅极也连结该接地端，该第一NMOS与该第二NMOS的基底也共同连结至该接地端，该第一电阻的第二端连结该第二输入端；

其中当该第一输入端的一静电电压高于一预设值时，该触发电流产生电路会输出该触发信号，使该堆叠MOS电路成为一静电放电路径以排除该静电电压。

2.如权利要求1所述的静电放电保护电路，其特征在于所述的触发电流产生电路包含：

一第一PMOS，该第一PMOS的漏极连结于该第一输入端，该第一PMOS的栅极接收该第一静电检测信号；

一第二PMOS，该第二PMOS的漏极连结于该第一PMOS的源极，该第二PMOS与该第一PMOS的基底共同连结于该第一输入端；及

一第三NMOS，该第三NMOS与该第二PMOS的栅极共同连结并接收该第二静电检测信号，该第三NMOS的漏极与该第二PMOS的源极相连结并输出该触发信号，该第三NMOS的基底与源极共同连结于该接地端。

3.如权利要求2所述的静电放电保护电路，其特征在于所述的第一静电检测电路包含：

一第二电阻，其第一端连结于该第一输入端，其第二端输出该第一静电检测信号；

一第一电容，其第一端连结于该第二电阻的该第二端；及

一第二电容，其第一端连结于该第一电容的第二端，其第二端连结于该接地端。

4.如权利要求3所述的静电放电保护电路，其特征在于所述的第二静电检测电路包含：

一第三电阻，其第一端连结于该第二输入端，其第二端会输出该第二静电检测信号；及

一第三电容，其第一端连结于该第三电阻的该第二端，其第二端连结于该接地端。

5.如权利要求4所述的静电放电保护电路，其特征在于所述的第一电容、第二电容以及第三电容是利用金属氧化物半导体场效应晶体管所构成的电容。

6.如权利要求5所述的静电放电保护电路，其特征在于所述的侧面双载子接面晶体管为寄生双载子接面晶体管。

7.如权利要求1所述的静电放电保护电路，其特征在于所述的触发电流产生电路包含一第一PMOS、一第二PMOS、一第三PMOS、一第三NMOS、一第四NMOS以及一第五NMOS；其中，该第一PMOS的漏极与基底、该第二PMOS的基底以及该第三PMOS的漏极与基底，全部连结于该第一输入端；该第一PMOS与该第三PMOS的栅极共同连结，并接收该第一静电检测信号；该第一PMOS的源极与该第二PMOS的漏极共同连结；该第三PMOS的源极与该第四NMOS的漏极共同连结；该第二PMOS、第三NMOS以及第五NMOS的栅极共同连结并接收该第二静电检测信号；该第二PMOS的源极、该第三NMOS的漏极以及该第四NMOS的栅极共同连结；该第四NMOS的源极与该第五NMOS的漏极共同连结并输出该触发信号；该第四NMOS与该第五NMOS的基底、该第五NMOS的源极、该第三NMOS的基底与源极则共同连结于该接地端。

8.如权利要求7所述的静电放电保护电路，其特征在于所述的第一静电检测电路包含：

一第二电阻，其第一端连结于该第一输入端，其第二端会输出该第一静电检测信号；

一第一电容，其第一端连结于该第二电阻的该第二端；及

9.如权利要求8所述的静电放电保护电路，其特征在于所述的第二静电检测电路包含：

10.如权利要求9所述的静电放电保护电路，其特征在于所述的第一电容、第二电容以及第三电容是利用金属氧化物半导体场效应晶体管所构成的电容。

11.如权利要求10所述的静电放电保护电路，其特征在于所述的侧面双载子接面晶体管为寄生双载子接面晶体管。

12.一种静电放电保护电路，其特征在于包含：

一栅极驱动电路，其第一端连结至该第一输入端，其第二端连结至该接地端，其第三端接收该第一静电检测信号，其第四端接收该第二静电检测信号，其第五端输出一第一栅极驱动信号，其第六端输出一第二栅极驱动信号；及

一堆叠MOS电路，包含一第一NMOS以及一第二NMOS，其中该第一NMOS的漏极连结该第一输入端，该第一NMOS的栅极接收该第一栅极驱动信号，该第一NMOS的源极连结该第二NMOS的漏极，该第二NMOS的源极连结该接地端，该第二NMOS的栅极接收该第二栅极驱动信号，该第一NMOS与该第二NMOS的基底也共同连结至该接地端；

其中当该第一输入端的一静电电压高于一预设值时，该栅极驱动电路会输出该第一栅极驱动信号以及该第二栅极驱动信号，使该堆叠MOS电路成为一静电放电路径以排除该静电电压。

13.如权利要求12所述的静电放电保护电路，其特征在于所述的栅极驱动电路包含一第一PMOS、一第二PMOS、一第三PMOS、一第一电阻以及一第三NMOS；其中该第一PMOS的漏极与基底、该第三PMOS的漏极与基底，以及该第二PMOS的基底共同连结于该第一输入端；该第一PMOS与该第三PMOS的栅极共同连结并接收该第一静电检测信号；该第一PMOS的源极与该第二PMOS的漏极共同连结；该第二PMOS与该第三NMOS的栅极以及该第一电阻的第一端共同连结，并接收该第二静电检测信号；该第一电阻的第二端与该第三PMOS的源极共同连结，并输出该第一栅极驱动信号；该第二PMOS的源极与该第三NMOS的漏极共同连结并输出该第二栅极驱动信号；该第三NMOS的基底与源极则共同连结至该接地端。

14.如权利要求13所述的静电放电保护电路，其特征在于所述的第一静电检测电路包含：

一第一电容，其第一端连结于该第二电阻的该第二端；及

15.如权利要求14所述的静电放电保护电路，其特征在于所述的第二静电检测电路包含：

16.如权利要求15所述的静电放电保护电路，其特征在于所述的第一电容、第二电容以及第三电容是利用金属氧化物半导体场效应晶体管所构成的电容。

17.如权利要求12所述的静电放电保护电路，其特征在于所述的栅极驱动电路包含一第一PMOS、一第二PMOS、一第三PMOS、一第四PMOS、一第一电阻、一第三NMOS、一第四NMOS以及一第五NMOS；其中该第一PMOS的漏极与基底、该第二PMOS的基底、该第三PMOS与该第四PMOS的漏极与基底，都共同连结于该第一输入端；该第一PMOS、第三PMOS以及该第四PMOS的栅极都共同连结，并接收该第一静电检测信号；该第四PMOS的源极与该第一电阻的第二端共同连结并输出该第一栅极驱动信号；该第一电阻的第一端、该第二PMOS的栅极、该第三NMOS的栅极以及该第五NMOS的栅极共同连结，并接收该第二静电检测信号；该第二PMOS的源极、该第三NMOS的漏极以及该第四NMOS的栅极共同连结；该第四NMOS的源极与该第五NMOS的漏极共同连结并输出该第二栅极驱动信号；该第三NMOS的源极与基底、该第五NMOS的源极与基底以及该第四NMOS的基底，都共同连结于该接地端；该第一PMOS的源极与该第二PMOS的漏极共同连结；该第三PMOS的源极与该第四NMOS的漏极共同连结。

18.如权利要求17所述的静电放电保护电路，其特征在于所述的第一静电检测电路包含：

一第一电容，其第一端连结于该第二电阻的该第二端；及

19.如权利要求18所述的静电放电保护电路，其特征在于所述的第二静电检测电路包含：

20.如权利要求19所述的静电放电保护电路，其特征在于所述的第一电容、第二电容以及第三电容是利用金属氧化物半导体场效应晶体管所构成的电容。

21.如权利要求12所述的静电放电保护电路，其特征在于所述的栅极驱动电路包含一第一PMOS、一第二PMOS、一第三PMOS、一第一电阻、一第三NMOS、一第四NMOS以及一第四电容；其中该第一PMOS的漏极与基底、该第二PMOS的基底、该第三PMOS的漏极与基底以及该第一电阻的第一端，都共同连结于该第一输入端；该第一PMOS的栅极接收该第一静电检测信号；该第二PMOS与该第三NMOS的栅极共同连结并接收该第二静电检测信号；该第三NMOS的基底与源极共同连结于该接地端；该第二PMOS的源极与该第三NMOS的漏极共同连结并输出该第二栅极驱动信号；该第一PMOS的源极与该第二PMOS的漏极共同连结；该第一电阻的第二端、该第三PMOS与该第四NMOS的栅极以及该第四电容的第一端共同连结；该第四NMOS的基底与源极以及该第四电容的第二端共同连结于该第二输入端；该第三PMOS的源极与该第四NMOS的漏极共同连结并输出该第一栅极驱动信号。

22.如权利要求21所述的静电放电保护电路，其特征在于所述的第一静电检测电路包含：

一第一电容，其第一端连结于该第二电阻的该第二端；及

23.如权利要求22所述的静电放电保护电路，其特征在于所述的第二静电检测电路包含：

24.如权利要求23所述的静电放电保护电路，其特征在于所述的第一电容、第二电容以及第三电容是利用金属氧化物半导体场效应晶体管所构成的电容。