CN102208805A

CN102208805A - 电源钳位电路

Info

Publication number: CN102208805A
Application number: CN2010101440833A
Authority: CN
Inventors: 单毅
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2011-10-05

Abstract

本发明提供了一种电源钳位电路，其特征在于，包括：电源线、地线、钳位单元以及降压单元；所述电源线与地线之间并接钳位单元以及降压单元；所述降压单元与钳位单元连接；在电源线受到ESD静电脉冲时，所述降压单元降低钳位单元的触发电压，所述钳位单元对电源线的电位进行钳位限制。与现有技术相比，本发明提供的电源钳位电路具有以下优点：具有较低的触发电压，及时响应ESD静电脉冲，同时能够承受较高的工作电压，以满足大能量脉冲时对电源线的钳位保护需求。

Description

电源钳位电路

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种用于静电保护电路的电源钳位电路。

背景技术

集成电路在制造、装配、测试或最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。因此通常在集成电路中，通常会形成ESD保护电路，从而使得输入/输出焊垫(I/O pad)耦接有可以将I/O pad上的静电释放的放电单元，从而可以将I/O pad上的静电释放掉，减小静电对集成电路带来的损伤。例如在申请号为“01807873.7”的专利文献中公开了一种静电放电(ESD)保护电路。另外，在现有技术中也存在大量的ESD保护电路，下面以两种现有具体的ESD保护电路为例进行说明。

如图1所示，在集成电路中，电源线VDD、地线GND为芯片提供工作或驱动电源，通常地线GND的电位由于接地，因此较为稳定，而电源线VDD上则可能因为受到ESD静电脉冲，电位容易波动。当电源线VDD上的电位过大时，将对芯片造成永久性损坏。为了避免电源线VDD因为ESD静电脉冲而电位过高，通常在电源线VDD以及地线GND之间设置钳位电路，所述钳位电路能够将电源线VDD的电位限制在特定范围内，而实现ESD保护的功能。图1所示电路中，采用栅接地NMOS(Gate-ground NMOS，GGNMOS)形成钳位电路。

图2为图1所示电路的半导体结构剖面图，所述GGNMOS包括P型衬底100；位于衬底表面的栅极21；分别位于栅极21两侧衬底内、掺杂类型为N型的源极22以及漏极23。将所述衬底10、源极22、栅极21均连接地线GND，而将漏极23连接至电源线VDD。根据上述接法，GGNMOS是无法形成沟道导通的，但源极22、漏极23以及衬底10构成了一个寄生的NPN三极管结构。该电路的工作原理是：漏极23作为集电极、源极22作为发射极、衬底10作为基极，基区宽度即GGNMOS的沟道长度。当电源线VDD上的电位位于正常的工作状态时，所述GGNMOS关闭，且其中的寄生NPN三极管也不会导通；当电源线VDD上受到ESD静电脉冲而导致瞬时电位过高时，将触发所述寄生NPN三极管产生漏电流，使得电源线VDD与地线GND之间导通，电源线VDD的电位将被迅速拉低直至上述NPN三极管关闭，从而实现对电源线VDD的钳位，进一步达到ESD静电保护的目的。

上述钳位电路存在的问题是：仅仅依靠单个GGNMOS，对电源线VDD的钳位能力较小，因此通常会采用多根GGNMOS并联的结构。而由于GGNMOS的寄生NPN三极管的触发电压很高，多根GGNMOS并联结构的导通均匀性很差，当电源线VDD受到的ESD静电脉冲能量时，所有的寄生NPN三极管并不能全部导通放电，容易损坏部分GGNMOS，导致钳位电路失效。

图3提供了另一种现有的用于ESD静电保护的双NMOS电源钳位电路，图4为图3所示电路的半导体结构剖面图。结合图4以及图3所示，所述电源钳位电路包括两个串联且共衬底的NMOS，其中第一NMOS的栅极31以及、源极32、以及衬底10连接至地线GND，漏极33与第二NMOS的源极42连接，所述第二NMOS的栅极41连接至固定电位线Vcc、漏极43连接至电源线VDD。

该电路的工作原理是：第二NMOS的栅极41连接至固定电位线Vcc，始终处于开启状态，而第一NMOS为GGNMOS，始终处于关闭状态。当电源线VDD上的电位位于正常的工作状态时，由于第一NMOS关闭，电源线VDD与地线GND之间不导通；当电源线VDD上受到ESD静电脉冲而导致瞬时电位过高时，将触发电源线VDD到地线GND的寄生NPN三极管产生漏电流，使得电源线VDD与地线GND之间导通，从而拉低电源VDD的电位直至上述NPN三极管关闭。由于第二NMOS的栅极41电位固定，因此第二NMOS的源极41与第一NMOS的漏极33连接的节点处的电位在正常工作时将被迅速拉低至Vcc-Vth，其中Vth为第二NMOS的阈值电压，进而能够保护第一NMOS电路。上述电源钳位电路的特点是均采用低电压MOS管，却能够在正常工作时承受较高的工作电压。

上述钳位电路存在的问题是：从电源线VDD到地线GND的寄生NPN三极管的基区宽度较长，使得所述寄生NPN三极管的触发导通电压过高。降低了对ESD静电脉冲的敏感度，如果不能及时响应ESD静电脉冲，可能使得钳位电路尚未工作，芯片即遭到静电损伤。

发明内容

本发明解决的问题是提供一种电源钳位电路，触发电压较低，可即时响应ESD静电脉冲工作，同时还能够承受较高的工作电压的特点。

本发明提供的一种电源钳位电路，包括：电源线、地线、钳位单元以及降压单元；所述电源线与地线之间并接钳位单元以及降压单元；所述降压单元与钳位单元连接；在电源线受到ESD静电脉冲时，所述降压单元降低钳位单元的触发电压，所述钳位单元对电源线的电位进行钳位限制。

还包括固定电位线，所述固定电位线分别连接降压单元以及钳位单元，为上述两单元提供固定电位。

所述钳位单元包括串接并且共衬底的第一NMOS以及第二NMOS；所述第一NMOS的栅极以及源极与地线连接；所述第二NMOS的漏极与电源线连接，栅极与所述固定电位线连接；所述第一NMOS以及第二NMOS的衬底与降压单元的输出端连接。

所述降压单元包括：RC延迟回路、第三NMOS、第一PMOS以及第二PMOS；所述RC延迟回路的电阻端连接电源线，电容端连接固定电位线，延迟端与第二PMOS的栅极连接；所述第二PMOS、第一PMOS以及第三NMOS依次串接于电源线以及地线之间；所述第二PMOS以及第一PMOS的衬底均连接至电源线，第三NMOS的衬底连接至地线；所述第三NMOS以及第一PMOS的栅极均连接至固定电位线。所述第三NMOS与第一PMOS的串联节点连接至输出端；

可选的，所述降压单元还包括第四NMOS，所述第四NMOS的衬底以及漏极与地线连接，漏极与第三NMOS的栅极连接，栅极和所述第三NMOS与第一PMOS的串联节点连接。

可选的，所述第一NMOS与第二NMOS的规格相同；所述第一PMOS与第二PMOS的规格相同。

可选的，所述第三NMOS的导通内阻大于所述第一PMOS以及第二PMOS的导通内阻之和。

可选的，所述电源钳位电路中各场效应晶体管均为增强型MOSFET。

与现有技术相比，本发明提供的电源钳位电路具有以下优点：具有较低的触发电压，及时响应ESD静电脉冲，同时能够承受较高的工作电压，以满足大能量脉冲时对电源线的钳位保护需求。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1为现有的电源钳位电路的电路图；

图2为图1所示电源钳位电路的半导体结构剖面示意图；

图3为现有的另一种电源钳位电路的电路图；

图4为图3所示电源钳位电路的半导体结构剖面示意图；

图5为本发明所述的一种电源钳位电路的电路图；

图6为图5所示电路在电源线处于正常工作时的电路状态图；

图7为图5所示电路在电源线受到ESD静电脉冲时的电路状态图；

图8为本发明所述的一种电源钳位电路的电路图；

图9为图8所示电路在电源线处于正常工作时的电路状态图；

图10为图8所示电路在电源线受到ESD静电脉冲时的电路状态图；

具体实施方式

现有的电源钳位电路，无法同时满足低触发电压以及大电压脉冲下对电源线钳位能力的需求。因此本发明在现有的双NMOS钳位电路的基础上增加降压单元，在电源线受到ESD静电脉冲时，降低所述钳位电路的触发电压，从而实现低触发电压下获得较大的钳位能力的目的。

结合说明书附图对本发明的具体实施例做进一步介绍。

如图5所示，本发明提供了的一种电源钳位电路，其包括：

电源线VDD、地线GND、钳位单元100以及降压单元200；所述电源线VDD与地线GND之间并接钳位单元100以及降压单元200；所述降压单元200与钳位单元100连接；在电源线VDD受到ESD静电脉冲时，所述降压单元200可以降低钳位单元100的触发电压，所述钳位单元100对电源线VDD的电位进行钳位限制。

还包括固定电位线Vcc，所述固定电位线Vcc分别连接降压单元200以及钳位单元100，为上述两单元提供固定电位。

所述钳位单元100包括串接并且共衬底的第一NMOS 101以及第二NMOS 102；所述第一NMOS 101的栅极以及源极与地线GND连接；所述第二NMOS 102的漏极与电源线VDD连接，栅极与所述固定电位线Vcc连接；所述第一NMOS 101以及第二NMOS 102的衬底与降压单元200的输出端B连接。

所述降压单元200包括：RC延迟回路205、第三NMOS 203、第一PMOS201以及第二PMOS 202；所述RC延迟回路205的电阻端R连接电源线VDD，电容端C连接固定电位线Vcc，延迟端D与第二PMOS 202的栅极连接；所述第二PMOS 202、第一PMOS 201以及第三NMOS 203依次串接于电源线VDD以及地线GND之间，其中第二PMOS 202与第一PMOS 201的串接节点定义为A，所述第三NMOS 203与第一PMOS 201的串联节点定义为C；所述第二PMOS 202以及第一PMOS 201的衬底均连接至电源线VDD，第三NMOS 203的衬底连接至地线GND；所述第三NMOS 203以及第一PMOS201的栅极均连接至固定电位线Vcc。所述第三NMOS 203与第一PMOS 201的串联节点C连接至输出端B；

需要指出的是在正常工作时，固定电位线Vcc的电位介于电源线VDD以及地线GND之间，且固定电位线Vcc与电源线VDD之间的电势差大于第一PMOS 201的阈值电压，使得第一PMOS 201始终处于导通状态。同时固定电位线Vcc与地线GND之间的电势差大于第二NMOS 102的阈值电压，且使得第二NMOS 102以及第三NMOS203均始终处于导通状态。

此外为了简化电路结构，通常选取器件时，使得所述第一NMOS 101与第二NMOS 102的规格相同；所述第一PMOS 201与第二PMOS 202的规格相同。

下面结合图6以及图7对本实施例所述电源钳位电路的工作原理作进一步介绍。假设图中所有的场效应晶体管均为增强型晶体管。

图6为图5所示电路电源线VDD在正常工作电位时的电路状态示意图。如图6所示，当电源线VDD处于正常工作电压时，电位恒定为VDDL。

首先对于降压单元200，RC延迟回路205中的延迟端D的电位与电源线VDD相同，即使得第二PMOS 202的栅极电位、衬底电位均与电源线VDD一致，为VDDL，此时第二PMOS 202处于关闭状态；第三NMOS 203的栅极连接至固定电源线Vcc，衬底接地线GND，栅极与衬底电势差大于阈值电压，而处于导通状态；同时固定电位线Vcc与电源线VDD之间的电势差大于第一PMOS 201的阈值电压，使得第一PMOS 201也处于导通状态；但上述串接的第二PMOS 202、第一PMOS 201以及第三NMOS 203中并未形成电流通路。因此所述串联节点A以及串联节点C的电位均与地线GND相同，为0电位。也即降压单元200中与串联节点C相连接的输出端B的电位为0。

对于钳位单元100，第一NMOS 101以及第二NMOS 102的衬底均与降压单元200的输出端B连接，因此电位均为0。第一NMOS 101的栅极连接地线GND、第二NMOS 102的栅极连接固定电位线Vcc，因此所述第一NMOS101关闭而第二NMOS 102导通。上述串接的第一NMOS 101与第二NMOS102同样未形成电流通路。钳位单元100不工作，因此也不影响电源线VDD的电位。

图7为图5所示电路电源线VDD在受到ESD静电脉冲时的电路状态示意图。如图7所示，当电源线VDD受到ESD静电脉冲时，将导致电源线VDD的瞬时电位迅速升高至较大水平，假设为VDDH。

首先对于降压单元200，由于RC延迟回路的滞后延迟效应，在电源线VDD刚受到ESD静电脉冲时，延迟端D依然保持正常情况下的电位假设为VDDL，此时第二PMOS 202的栅极与衬底之间就产生了电势差，所述电势差的大小为VDDH-VDDL，上述电势差很容易超过第二PMOS 202的阈值电压，导致第二PMOS 202开启导通，而对于第一PMOS 201以及第三NMOS 203，原本的导通状态不会发生改变。因此降压单元200中，串接的第二PMOS 202、第一PMOS 201以及第三NMOS 203中将形成从电源线VDD至地线GND的电流通路。此时串联节点A以及串联节点C的电位将根据分压原则重新分布，假设第二PMOS 203以及第一PMOS 201的导通内阻总合为R，第三NMOS203的导通内阻为r，则串联节点C的电位大小应当为VDDH(r/R+r)。也即使得降压单元200的输出端B点的电位从正常工作的0电位抬高至VDDH(r/R+r)。

从背景技术可知，在双NMOS钳位电路中，形成电流的机制是触发NMOS的寄生NPN三极管工作，衬底相当于所述寄生NPN三极管的基极。基极的电位越高，NPN三极管的触发电压越低。因此上述降压单元200的输出端B点的电位升高，将能够导致钳位单元100的触发电压下降，也即电源线VDD受到ESD静电脉冲时，更易于触发钳位单元100工作。所述钳位单元100的工作原理在背景技术中有详细介绍，此处不再赘述。

通常为了明显的抬高降压单元200的输出端B的电位，获得较佳的降低钳位单元100触发电压的效果，在选取电路器件时，可以使得第三NMOS 203的导通内阻r大于第二PMOS 202以及第一PMOS 201的导通内阻之和R。此外，在钳位单元100中抬高所述寄生NPN三极管基极电位，降低触发电压的效果有递减作用，并非抬的越高越好，因此实际选取第三NMOS 203、第二PMOS 202以及第一PMOS 201时，具体的导通内阻以及规格等根据需求进行选择。

当钳位单元100工作后，串接的第二NMOS102以及第一NMOS 101中形成从电源线VDD到地线GND电流通路；此时在降压单元200中，随着RC延迟回路205的延迟失效，延迟端D的电位逐渐与电源线VDD相持平，降压单元200中从电源线VDD到地线GND的电流通路将关闭。电源线VDD的电位将主要通过钳位单元100拉低直至恢复到正常工作的电位状态，最终实现钳位限制的功能。

除上述实施例外，本发明还提供了一种电源钳位电路，如图8所示。

本实施例在上述实施例的基础上，于降压单元200中增设了第四NMOS204，所述第四NMOS 204的衬底以及漏极与地线GND连接，漏极与第三NMOS 203的栅极连接，栅极和所述第三NMOS 203与第一PMOS的串联节点C连接。通过增设第四NMOS 204将进一步提高所述降压单元200的抬高输出端B点电位的效果，具体原理如下所述。

图9为图8所示电路电源线VDD在正常工作电位时的电路状态示意图。如图6所示，当电源线VDD处于正常工作电压时，电位恒定为VDDL。

首先对于降压单元200，RC延迟回路205中的延迟端D的电位与电源线VDD相同，即使得第二PMOS 202的栅极电位、衬底电位均与电源线VDD一致，为VDDL，此时第二PMOS 202处于关闭状态；第三NMOS 203的栅极连接至固定电源线Vcc，衬底接地线GND，栅极与衬底电势差大于阈值电压，而处于导通状态；同时固定电位线Vcc与电源线VDD之间的电势差大于第一PMOS 201的阈值电压，使得第一PMOS 201也处于导通状态；但上述串接的第二PMOS 202、第一PMOS 201以及第三NMOS 203中并未形成电流通路。因此所述串联节点A以及串联节点C的电位均与地线GND相同，为0电位。而第四NMOS 204的栅极连接至所述串联节点C，衬底与地线GND连接，电位均为0，因此也处于关闭状态。上述降压单元200中与串联节点C相连接的输出端B的电位为0。

对于钳位单元100，第一NMOS 101以及第二NMOS 102的衬底均与降压单元200的输出端B连接，因此电位均为0。第一NMOS 101的栅极连接地线GND、第二NMOS 102的栅极连接固定电位线Vcc，因此所述第一NMOS101关闭而第二NMOS 102导通。上述串接的第一NMOS 101与第二NMOS102同样未形成电流通路。钳位单元100不工作。

图10为图8所示电路电源线VDD在受到ESD静电脉冲时的电路状态示意图。如图10所示，当电源线VDD受到ESD静电脉冲时，将导致电源线VDD的瞬时电位迅速升高至较大水平，同样假设为VDDH。

首先对于降压单元200，由于RC延迟回路的滞后延迟效应，在电源线VDD刚受到ESD静电脉冲时，延迟端D依然保持正常情况下的电位假设为VDDL，此时第二PMOS 202的栅极与衬底之间就产生了电势差，所述电势差的大小为VDDH-VDDL，上述电势差很容易超过第二PMOS 202的阈值电压，导致第二PMOS 202开启导通，而对于第一PMOS 201以及第三NMOS 203，原本的导通状态不会发生改变。因此降压单元200中，串接的第二PMOS 202、第一PMOS 201以及第三NMOS 203中将形成从电源线VDD至地线GND的电流通路，串联节点C的电位将升高。随着串联节点C的电位升高，第四NMOS204的栅极电位也在升高，而由于第四NMOS 204的衬底接地线GND，第四NMOS 204将很快导通。第四NMOS 204导通后，其漏极连接第三NMOS 203的栅极，而漏极连接地线GND，将使得所述第三NMOS 203的栅极电位被反向拉低，进一步使得第三NMOS 203的导通能力减弱，变相增加了第三NMOS203的导通内阻。假设第二PMOS 203以及第一PMOS 201的导通内阻总合为R，第三NMOS 203的原导通内阻为r，则于前述实施例相比，由于第四NMOS204的附加作用，串联节点C的电位应当高于VDDH(r/R+r)。与前述实施例相比，能够使得降压单元200输出端B点的电位从正常工作的0电位升高至更高的电位。

与前述实施例原理相同，上述降压单元200输出端B点的电位升高，将能够导致钳位单元100的触发电压下降，也即电源线VDD受到ESD静电脉冲时，更易于触发钳位单元100工作。此处不再赘述。

同样为了明显的抬高降压单元200的输出端B的电位，获得较佳的降低钳位单元100触发电压的效果，在选取电路器件时，可以使得第三NMOS 203的导通内阻r大于第二PMOS 202以及第一PMOS 201的导通内阻之和R。具体规格根据需求进行选择。

当钳位单元100工作后，串接的第二NMOS 102以及第一NMOS 101中形成从电源线VDD到地线GND电流通路；此时在降压单元200中，随着RC延迟回路205的延迟失效，延迟端D的电位逐渐与电源线VDD相持平，降压单元200中从电源线VDD到地线GND的电流通路将关闭，串联节点C的电位也回复至0电位，第四NMOS 204也随之关闭。电源线VDD的电位将主要通过钳位单元100拉低直至恢复到正常工作的电位状态，最终实现钳位限制的功能。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种电源钳位电路，其特征在于，包括：电源线、地线、钳位单元以及降压单元；

所述电源线与地线之间并接钳位单元以及降压单元；

所述降压单元与钳位单元连接；

在电源线受到ESD静电脉冲时，所述降压单元降低钳位单元的触发电压，所述钳位单元对电源线的电位进行钳位限制。

2.如权利要求1所述的电源钳位电路，其特征在于，还包括固定电位线，所述固定电位线分别连接降压单元以及钳位单元，为上述两单元提供固定电位。

3.如权利要求2所述的电源钳位电路，其特征在于，所述钳位单元包括串接并且共衬底的第一NMOS以及第二NMOS；所述第一NMOS的栅极以及源极与地线连接；所述第二NMOS的漏极与电源线连接，栅极与所述固定电位线连接；所述第一NMOS以及第二NMOS的衬底与降压单元的输出端连接。

4.如权利要求3所述的电源钳位电路，其特征在于，所述降压单元包括：RC延迟回路、第三NMOS、第一PMOS以及第二PMOS；

所述RC延迟回路的电阻端连接电源线，电容端连接固定电位线，延迟端与第二PMOS的栅极连接；

所述第二PMOS、第一PMOS以及第三NMOS依次串接于电源线以及地线之间；所述第二PMOS以及第一PMOS的衬底均连接至电源线，第三NMOS的衬底连接至地线；所述第三NMOS以及第一PMOS的栅极均连接至固定电位线。

所述第三NMOS与第一PMOS的串联节点连接至输出端；

5.如权利要求4所述的电源钳位电路，其特征在于，所述降压单元还包括第四NMOS，所述第四NMOS的衬底以及漏极与地线连接，漏极与第三NMOS的栅极连接，栅极和所述第三NMOS与第一PMOS的串联节点连接。

6.如权利要求4所述的电源钳位电路，其特征在于，所述第一NMOS与第二NMOS的规格相同。

7.如权利要求4所述的电源钳位电路，其特征在于，所述第一PMOS与第二PMOS的规格相同。

8.如权利要求4所述的电源钳位电路，其特征在于，所述第三NMOS的导通内阻大于所述第一PMOS以及第二PMOS的导通内阻之和。

9.如权利要求3、4以及5所述的电源钳位电路，其特征在于，所述电源钳位电路中各场效应晶体管均为增强型MOSFET。