CN102315217B - 多指条形ggnmos、静电保护电路 - Google Patents

Abstract

本发明提供了一种多指条形GGNMOS、静电保护电路，所述多指条形GGNMOS包括：P型半导体衬底，包括器件区；形成于器件区内的至少两个NMOS晶体管；位于相邻NMOS晶体管的漏极之间的半导体衬底内的N型连接阱，且所述N型连接阱与其两侧的漏极连接；所述N型连接阱的表面区域内形成有N型连接区。本发明提供的多指条形GGNMOS具有良好的导通均匀性。

Description

多指条形GGNMOS、静电保护电路

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种多指条形GGNMOS、静电保护电路。

背景技术

集成电路在制造、装配、测试或最终的应用中，很容易遭受到破坏性静电放电(ESD)，使得集成电路受到静电的损伤。因此通常在集成电路中，会形成ESD保护电路，即在输入/输出焊垫(I/O pad)耦接有可以将I/O pad上的静电释放的放电单元，从而减小静电对集成电路带来的损伤。在目前的CMOS工艺下，最常用的ESD保护电路结构通常基于栅接地NMOS(Gate-groundNMOS，GGNMOS)。

图1为现有的单管结构GGNMOS的电路示意图，而图2为单管结构GGNMOS的半导体结构图。首先如图2所示，所述单管结构GGNMOS包括P型衬底10；位于衬底10表面的栅极21；分别位于栅极21两侧衬底内、掺杂类型为N型的源极22以及漏极23。在上述GGNMOS内包括一个由源极22、漏极23及其两者之间的衬底10构成的寄生NPN三极管。其中，漏极23作为集电极、源极22作为发射极、衬底10作为基极，基区宽度即GGNMOS的沟道长度。结合图1所示，将所述衬底10、源极22、栅极21均连接至地线GND，而将漏极23连接至电源线VDD。由于栅极21与衬底10接地，所述GGNMOS始终无法开启形成导电沟道。当电源线VDD上的电位位于正常的工作状态时，所述GGNMOS关闭，且其中的寄生NPN三极管也不会导通；当电源线VDD上受到ESD静电脉冲而导致瞬时电位过高时，将触发GGNMOS内寄生的NPN三极管产生电流，使得电源线VDD与地线GND之间导通，电源线VDD的电位将被迅速拉低直至上述NPN三极管关闭，从而实现对电源线VDD的钳位，进一步达到ESD静电保护的目的。

然而仅依靠单个GGNMOS，对电源线VDD的静电保护能力较小，因此通常会采用多根GGNMOS并联的结构，即多指条形GGNMOS对电源线VDD进行静电保护。图3为所述多指条形GGNMOS的半导体结构图。所述多指条形GGNMOS包括第一NMOS M1以及第二NMOS M2，通常为了便于生产制造，所述第一NMOS M1与第二NMOS M2位于同一个半导体衬底100上，且共用一个漏极200，所述半导体衬底100的表面区域内还形成有连接区101，以便在作金属互连时引出半导体衬底的导线，所述连接区101与第一NMOS M1以及第二NMOS M2通过浅沟槽300绝缘隔离。通常连接区101位于形成有NMOS的器件区的外围一侧，因此所述连接区101与第一NMOS M1以及第二NMOS M2的栅极底部衬底的距离是不一致的。为简化说明，图3中，假设所述连接区101形成于临近第一NMOS M1的一侧。

在上述多指条形GGNMOS中，第一NMOS M1的源极201、半导体衬底100与漏极200构成了寄生NPN管T1，而第二NMOS M2的源极202、半导体衬底100与漏极200则构成了寄生NPN管T2，在使用时，将第一NMOS M1的栅极401、源极201以及第二NMOS M2的栅极402、源极202接地，此外也将所述半导体衬底100通过连接区101接地，所述共用的漏极200接电源线VDD。使得所述寄生的NPN管T1以及NPN管T2相并联，集电极以及发射极均分别连接于电源线VDD以及地线GND。上述多指条形GGNMOS的等效电路如图4所示，由于第一NMOS M1以及第二NMOS M2距离连接区101的距离不同，因此所述寄生NPN管T1以及寄生NPN管T2的基极与连接区101之间的半导体衬底内阻也不相同。假设第一NMOS M1的栅极底部半导体衬底与连接区101之间的寄生内阻为R1，与第二NMOS M2的栅极底部半导体衬底之间的寄生内阻为R2，则寄生NPN管T1的基极与地线之间的内阻为R1，寄生NPN管T2的基极与地线之间的内阻为R1+R2。

现有的多指条形GGNMOS存在如下问题：第一NMOS M1以及第二NMOSM2对称制作于同一半导体衬底，其寄生的NPN管T1以及NPN管T2可以视为同规格三极管。由于NPN管T1以及NPN管T2的基极与地线GND之间的寄生内阻大小不相同，且NPN管T2基极与地线之间内阻R1+R2总是大于NPN管T1基极与地线之间的内阻R1，因此所述NPN管T2的基极的电位总是高于NPN管T1，也即基极与发射极之间的电势差大于NPN管T1。根据公知原理，集电极与发射极之间电势差相同且同规格的三极管，基极与发射极之间的电势差越大，越容易导通，因此当电源线VDD上产生静电破坏导致电位升高时，NPN管T2总是先于NPN管T1导通，使得上述多管GGNMOS并联结构的导通均匀性很差。较差的导通均匀性会产生如下问题：所有的寄生NPN三极管并不能同时导通放电，当寄生NPN管T1导通时，NPN管T2也即第二NMOS M2可能由于过大的外加电压已经被损坏。

发明内容

本发明解决的问题是提供一种多指条形GGNMOS，其内寄生的NPN三极管具有良好的导通均匀性。

本发明提供的多指条形GGNMOS，包括：

P型半导体衬底，包括器件区；形成于器件区内的至少两个NMOS晶体管；位于相邻NMOS晶体管的漏极之间的半导体衬底内的N型连接阱，且所述N型连接阱与其两侧的漏极连接；所述N型连接阱的表面区域内形成有N型连接区。

可选的，所述N型连接阱两侧的漏极延伸至N型连接阱内，与N型连接阱部分重叠。所述N型连接区与两侧漏极之间的N型连接阱表面分别形成有伪栅。

所述半导体衬底还包括与器件区相邻的互连区。所述N型连接区与靠近互连区的NMOS晶体管的漏极的距离大于与远离于互连区的NMOS晶体管的漏极的距离。

可选的，所述相邻的NMOS晶体管关于N型连接阱对称，且规格相同。所述互连区以及各NMOS晶体管的栅极、源极均接地，所述N型连接区接外部电路。

基于上述多指条形GGNMOS本发明还提供了一种静电保护电路，包括输入端、接地端以及至少两个位于同一衬底的GGNMOS；

其中，所述衬底以及GGNMOS的源极、栅极均连接至接地端；所述GGNMOS的漏极分别通过不同的分压电阻连接至输入端；所述分压电阻为权利要求1所述N型连接阱内N型连接区与两侧漏极之间的寄生内阻。可选的，所述GGNMOS的规格相同。

与现有技术相比，本发明提供的多指条形GGNMOS具有以下优点：通过在相邻NMOS的漏极之间设置N型连接阱，调节N型连接阱中N型连接区的位置，改变两侧漏极到外部电路的寄生内阻，从而调节改善寄生NPN管的导通均匀性。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1为现有的单管结构GGNMOS的连接示意图；

图2为图1所示单管结构GGNMOS的半导体结构图；

图3为现有的多指条形GGNMOS的半导体结构图；

图4为图3所述多指条形GGNMOS的等效电路图；

图5为本发明所述多指条形GGNMOS具体实施例的半导体结构图；

图6为图5所示多指条形GGNMOS的等效电路图；

图7为本发明所述多指条形GGNMOS另一实施例的半导体结构图。

具体实施方式

现有的多指条形GGNMOS中，各寄生NPN管的基极到地线之间的寄生内阻各不相同，导致各寄生NPN管的基极电位也即基极与发射极的电势差各不相同，因此导通均匀性较差，当在漏极也即寄生NPN管的集电极外加电压时，各寄生NPN管不能同时导通，因此可能损坏部分GGNMOS。本发明通过在多指条形GGNMOS中各相邻NMOS管的漏极之间设置N型连接阱，从而在漏极与外部电路之间形成寄生内阻，而调节N型连接阱表面区域内的N型连接区的位置，可以改变所述寄生内阻的大小，从而调节改善各NMOS管内寄生的NPN管的导通均匀性。

下面结合具体实施例对本发明所述多指条形GGNMOS作进一步介绍。

图5为本发明所述多指条形GGNMOS的一个具体实施例的半导体结构图。所述多指条形GGNMOS包括：

P型半导体衬底500，所述P型半导体衬底500包括相邻的器件区I以及互连区II；

所述互连区II用于在后续金属互连时将半导体衬底500连接至地线GND，所述互连区II的掺杂类型与半导体衬底相同，且掺杂浓度高于半导体衬底500，用以降低接触电阻。

所述器件区I内形成有两个NMOS晶体管，第一NMOS晶体管M1以及第二NMOS晶体管M2，其中第一NMOS晶体管与互连区II相邻且通过浅沟槽绝缘隔离，所述两个NMOS晶体管均包括栅极以及位于栅极两侧半导体衬底内的掺杂区。在第一NMOS晶体管M1以及第二NMOS晶体管M2之间形成有N型连接阱600；将两个NMOS晶体管与N型连接阱600相邻的掺杂区均定义为漏极。

所述N型连接阱600与其两侧的漏极D1以及漏极D2连接。由于NMOS晶体管的掺杂区导电类型均为N型，因此所述漏极D1以及漏极D2可以与N型连接阱相邻，也可以如本实施例所示，直接延伸至N型连接阱内形成部分重叠。

所述N型连接阱600的表面区域内还形成有N型连接区601，所述N型连接区601用于在后续金属互连时将N型连接阱600连接至外部电路，例如本实施例中的电源线VDD。且所述N型连接区601的浓度高于N型连接阱600，用以降低接触电阻。所述N型连接区601在N型连接阱600的表面位置，将决定漏极D1以及漏极D2与其之间的距离，上述距离决定漏极D1或漏极D2与N型连接区601之间寄生内阻的大小，且距离越长所述寄生内阻越大。

作为优选实施例，通常在工艺制造时，为了精确调节N型连接区601与漏极D1、漏极D2的间距；所述N型连接区601与两侧的漏极D1以及漏极D2之间的N型连接阱600表面还分别形成有伪栅700。所述伪栅700在工艺中可以作为进行掺杂所需的掩膜，起到自对准作用，从而定义N型连接区601的位置以及区域面积。

所述第一NMOS晶体管M1中的源极S1、半导体衬底500与漏极D1构成了寄生NPN管T1，而第二NMOS晶体管M2中的源极S2、半导体衬底500与漏极D2构成了寄生NPN管T2。

由于互连区II位于器件区I外围一侧，因此器件区I内的第一NMOS晶体管M1以及第二NMOS晶体管M2与互连区I的距离可能并不一致，也即寄生NPN管T1以及寄生NPN管T2的基极距离互连区II的距离也不相同，导致两者基极与互连区II间的半导体衬底500的寄生内阻各不相同。

本实施例中多指条形GGNMOS的连接如下：将半导体衬底500通过互连区II接地，将第一NMOS晶体管M1的源极S1、栅极G1接地，第二NMOS晶体管M2中的源极S2、栅极G2也接地，而将N型连接阱600通过N型连接区601接外部电路。

假设第一NMOS晶体管M1中寄生NPN管T1的基极与互连区II(即与地线GND)之间的半导体衬底500寄生内阻为R1，而与第二NMOS晶体管M2中寄生NPN管T2的基极之间的半导体衬底500寄生内阻为R2，即NPN管T2的基极与地线GND之间的半导体衬底500寄生内阻为R1+R2；所述第一NMOS晶体管M1的漏极D1也即寄生NPN管T1的集电极与N型连接区601之间的N型连接阱600寄生内阻为r1；所述第二NMOS晶体管M2的漏极D2也即寄生NPN管T2的集电极与N型连接区601之间的N型连接阱600寄生内阻为r2。此外为了简化模型便于讨论，本实施例中，将所述N型连接区601接电源线VDD。第一NMOS晶体管M1与第一NMOS晶体管M2关于N型连接阱600对称，且规格相同(包括尺寸、电性参数等)，也即寄生NPN管T1与寄生NPN管T2的规格完全相同。

图6为本实施例所述多指条形GGNMOS的等效电路图，如图6所示，所述寄生NPN管T1与寄生NPN管T2的发射极以及栅极均直接接地；寄生NPN管T1的基极通过寄生内阻R1接地，寄生NPN管T2的基极则通过寄生内阻R2连接至寄生NPN管T1的基极；寄生NPN管T1的集电极通过寄生内阻r1连接电源线VDD，寄生NPN管T2的集电极通过寄生内阻r2连接电源线VDD。

已知寄生NPN管T1与寄生NPN管T2的规格完全相同，由于寄生内阻R1以及寄生内阻R2的存在，NPN管T1以及NPN管T2的基极与地线GND之间的寄生内阻分别为R1以及R1+R2，导致NPN管T1与NPN管T2的基极电位并不相同，NPN管T1的基极电位总是要低于NPN管T2的基极电位，也即NPN管T1的基极、发射极之间的电势差要小于NPN管T2。因此在加载于集电极与发射极之间的外加电压相同的前提下，NPN管T2总是先导通。

但本实施例中，由于寄生内阻r1以及寄生电阻r2的存在，电源线VDD与地线GND之间的电势差，加载在NPN管T1、NPN管T2的集电极与发射极两端时的大小是不相同的。根据公知原理，在基极电位相同的前提下，同规格的三极管，加载在集电极与发射极两端的电势差越大，越先导通。因此可以通过调节寄生内阻r1以及寄生内阻r2的大小，补偿NPN管T1以及NPN管T2因为基极电位不同而导致的开启速度差异，使得两者尽可能同时导通，从而获得良好的导通均匀性。

进一步的，可以调节使得寄生内阻r1小于寄生内阻r2，使得电源线VDD以及地线GND加载至寄生NPN管T1的集电极、发射极两端的电势差大于寄生NPN管T2。具体值选择与NPN管T1以及NPN管T2的电性参数、基极与地线GND之间的内阻大小直接相关，可以通过计算或者在有限次的试验，使得NPN管T1与NPN管T2同时导通即可。

所述调节寄生内阻r1以及r2的具体措施是：在图5所示结构中，通过调节伪栅700所定义的N型连接区601位置，使得N型连接区601更靠近与第一NMOS晶体管M1的漏极D1，而远离第二NMOS晶体管M2的漏极D2，既能使得寄生内阻r1小于寄生内阻r2。

上述实施例中，所述多指条形GGNMOS以包括两个并联的GGNMOS晶体管为例，容易说明本发明之优点。但在实际应用中，多指条形GGNMOS可能还包括2个以上GGNMOS晶体管，形成多个寄生NPN管的结构。

如图7所示，为本发明所述多指条形GGNMOS另一实施例的半导体结构图。所述多指条形GGNMOS的器件区I内形成有4个NMOS晶体管结构，其中相邻漏极之间的半导体衬底500内也形成了N型连接阱600，而源极、栅极均直接接地，为了简化半导体结构，所述NMOS晶体管中，相邻的源极还可以直接延伸连接，形成共用源极的结构；且各个NMOS晶体管的规格相同，相邻漏极的NMOS晶体管关于N型连接阱600对称设置。所述NMOS晶体管的漏极均通过N型连接阱600内的N型连接区601连接至外部电路，例如电源线VDD。

由于各个NMOS晶体管与互连区II的距离可能各不相同，因此N型连接阱600内的N型连接区601的具体位置也有所不同。具体的设置原则在前述实施例中已说明，本发明领域技术人员可以进一步扩展，不再进行赘述。等同的器件替换以及NMOS晶体管的个数增减均不脱离于本发明公开范围。

基于上述的多指条形GGNMOS，本发明还提供了一种静电保护电路，包括输入端、接地端以及至少两个位于同一衬底的GGNMOS；

所述衬底以及GGNMOS的源极、栅极均连接至接地端；

所述GGNMOS的漏极分别通过不同的分压电阻连接至输入端；

所述分压电阻为权利要求1所述N型连接阱内N型连接区与两侧漏极之间的寄生内阻。

作为优选的方案，所述各GGNMOS的规格相同。在使用时，将输入端连接外部需要静电保护的电路，而接地端连接地线。

其中，衬底电位较高的GGNMOS，与其连接的分压电阻的阻值也较大，当静电保护发生时，所述分压电阻能够降低加载于GGNMOS的漏极以及源极两端，也即寄生三极管集电极与发射极两端的电势差，用以补偿因为较高的衬底电位而导致所述寄生三极管的开启速度过快的问题，从而改善各GGNMOS的导通均匀性。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (7)

1.一种多指条形GGNMOS，其特征在于，包括：

P型半导体衬底，包括器件区；

形成于器件区内的至少两个NMOS晶体管；

位于相邻NMOS晶体管的漏极之间的半导体衬底内的N型连接阱，且所述N型连接阱与其两侧的漏极连接；

所述N型连接阱的表面区域内形成有N型连接区；

与器件区相邻的互连区；

所述N型连接区与靠近互连区的NMOS晶体管的漏极的距离大于与远离于互连区的NMOS晶体管的漏极的距离。

2.如权利要求1所述的多指条形GGNMOS，其特征在于，所述N型连接阱两侧的漏极延伸至N型连接阱内，与N型连接阱部分重叠。

3.如权利要求2所述的多指条形GGNMOS，其特征在于，所述N型连接区与两侧漏极之间的N型连接阱表面分别形成有伪栅。

4.如权利要求1所述的多指条形GGNMOS，其特征在于，所述相邻的NMOS晶体管关于N型连接阱对称，且规格相同。

5.如权利要求1所述的多指条形GGNMOS，其特征在于，所述互连区以及各NMOS晶体管的栅极、源极均接地，所述N型连接区接外部电路。

6.一种静电保护电路，包括输入端、接地端以及至少两个位于同一衬底的GGNMOS；其特征在于，

所述衬底以及GGNMOS的源极、栅极均连接至接地端；

所述GGNMOS的漏极分别通过不同的分压电阻连接至输入端；

所述分压电阻为权利要求1所述N型连接阱内N型连接区与两侧漏极之间的寄生内阻。

7.如权利要求6所述的静电保护电路，其特征在于，所述GGNMOS的规格相同。