CN104218077B - Esd晶体管 - Google Patents

Abstract

本发明提供了一种ESD晶体管。该ESD晶体管包括：在衬底上的集电极区；在衬底上的基极接触区；分离于基极接触区的发射极区；在集电极区垂直下方设置的下沉区；以及在下沉区之下水平设置的埋层。

Description

ESD晶体管

相关申请的交叉引用

本申请要求2013年5月31日在韩国知识产权局提交的韩国专利申请第10-2013-0062781号的权益，其全部公开内容通过引用并入本文用于所有的目的。

技术领域

本说明书涉及一种ESD晶体管，并且涉及通过在ESD晶体管中形成延伸的电流路径能够在降低钳位电压的同时分流高水平ESD电流的用于高压应用的ESD晶体管。

背景技术

静电放电(在下文中称为“ESD”)对于大多数集成电路或核心电路的可靠性是非常重要的。电路设计者可以通过利用与核心电路并联连接的ESD晶体管实现与I/O焊盘连接的并且连接到接地GND的ESD保护电路来保护核心电路。

图1是示出ESD保护电路的框图。

参照图1，ESD保护电路包括浮体晶体管101(或钳位电路(clamp))，该浮体晶体管101(或钳位电路)包括本体102、栅极103、源极104和漏极105。ESD保护电路通过浮体晶体管101的漏极105连接到I/O焊盘110并且通过浮体晶体管101的源极104连接到接地线120。浮体晶体管101的栅极103连接到源极104，核心电路130连接到漏极105和源极104，核心电路130与浮体晶体管101并联连接。

然而，具有所示出的构造的ESD保护电路在保持低钳位电压的同时在分流高水平ESD电流方面可能表现出困难。例如，在使用超过20V的高电压的晶体管中，源极104和漏极105中的掺杂浓度应该低以保持ESD保护电路中的高击穿电压。然而，在放电事件期间，由于在GGNMOS和双极结型晶体管(BJT)的操作中引起的高导通电压而导致ESD保护电路保护核心电路130的能力降低。即使在ESD保护电路导通的情况下，在高电流双极操作模式中也会由于柯克(Kirk)效应导致强突发击穿(strong snapback)。

进而，高导通电压和强突发击穿可能导致界面电流的产生和BJT导通电压的变化，这是由于在浮体晶体管101的漂移掺杂区和N+掺杂区之间存在的场绝缘膜(或场氧化物膜)周围可能产生的损坏而导致的。

发明内容

提供本发明内容来以简化形式介绍在下面具体实施方式中进一步描述的概念的节选。本发明内容无意于标识所要求保护主题的关键特征或必要特征，也无意于用来帮助确定所要求保护主题的范围。

在一个一般方面，提供了一种ESD晶体管，该ESD晶体管包括：在衬底上的集电极区；在衬底上的基极接触区；与基极接触区隔开的发射极区；设置在集电极区垂直下方的下沉区(sink region)；以及水平设置在下沉区之下的埋层。

埋层可以在下沉区和发射极区之下水平地延伸。

至少两个集电极区、至少两个基极接触区和至少两个下沉区可以分别对称地设置在发射极区的两侧；并且N埋层可以延伸以使在发射极区的两侧处的两个下沉区的下端部连接。

基极接触区可以包括掺杂有与基极接触区的掺杂剂不同导电类型的掺杂剂的一个或更多个反掺杂区(counter-doping region)。

ESD晶体管的一般方面还可以包括：靠近集电极区设置的分接区(tap region)。

ESD晶体管的一般方面还可以包括：设置在分接区与埋层之间的N阱区域。

ESD晶体管的一般方面还可以包括：设置在分接区之下与N阱区域接触的P阱区域。

ESD晶体管的一般方面还可以包括：设置在发射极区与基极接触区之间的第一绝缘膜；以及设置在基极接触区与集电极区之间的第二绝缘膜。

ESD晶体管的一般方面还可以包括：包围发射极区和基极接触区的基极区。

集电极区、基极接触区和发射极区可以均包括角部。

基极区与下沉区之间的水平距离可以大于基极区与埋层之间的垂直距离。

基极区可以还包括包围基极区的至少一个额外的掺杂区。

第二绝缘膜的水平距离可以大于基极区与埋层之间的垂直距离。

ESD晶体管可以配置成使得所施加的应力依次通过集电极区、埋层和发射极区。

ESD晶体管的一般方面还可以包括：连接在设置在发射极区上的发射极电极与设置在基极接触区上的基极电极之间的电阻器。

ESD晶体管可以为双极结型晶体管。

ESD晶体管的一般方面还可以包括：包括P阱和N阱的二极管。

在另一个一般方面，提供了一种ESD晶体管，该ESD晶体管包括：设置在衬底上的N阱；设置成与N阱接触的P阱；设置在衬底的表面上的集电极区、基极区和发射极区；连接发射极区和基极区的电阻器；以及连接P阱和N阱二极管。

电阻器可以包括多晶硅。

ESD晶体管的一般方面还可以包括：与集电极区连接的埋层。

ESD晶体管可以配置成使得所施加的应力依次通过集电极区、埋层和发射极区。

根据下面的具体实施方式、附图和权利要求，其他特征和方面将是明显的。

附图说明

图1是示出ESD保护电路的框图。

图2A是示出根据本发明内容的ESD晶体管的一个实施例的截面图。

图2B是示出ESD晶体管的另一实施例的截面图。

图3是示出在图2A和图2B中示出的ESD晶体管的基极接触区和绝缘膜的放大图的截面图。

图4是示出图2A和图2B中的基极接触区和绝缘膜的放大图的截面图。

图5是示出根据图2A和图2B中示出的所述实施例的用于高电压的ESD晶体管的平面图。

图6是示出静电保护电路的又一实施例的图。

图7是示出当正ESD应力流入ESD晶体管的集电极时ESD晶体管的一个实施例的与瞬态液相(TLP)应力脉冲特征对应的I-V曲线的曲线图。

在整个附图和具体实施方式中，除非另有说明或规定，相同的附图标记将被理解为指代相同元件、相同特征和相同结构。附图可能未按比例绘制，为了清楚、说明和方便起见，附图中的元件的相对尺寸、比例以及描述可以被放大。

具体实施方式

提供以下具体实施方式以帮助读者获得对本文中描述的方法、装置和/或系统的全面理解。然而，本文中描述的系统、装置和/或方法的各种改变、修改和等同物对本技术领域的普通技术人员是明显的。所描述的处理步骤和/或操作的进行是示例，但是除了步骤和/或操作必须按照一定顺序发生的情况之外，步骤和/或操作的顺序并不限于本文中所陈述的并且可以根据本领域中已知的进行改变。另外，为了增加清楚性和简明性，可以省略对本领域的普通技术人员是众所周知的功能和构造的描述。

本文中所描述的特征可以以不同形式实施，并且不应当被解释为限于本文所描述的实施例。相反，提供本文所描述的实施例使得本公开内容是彻底和完整的，并且向本领域的普通技术人员传达本公开内容的全部范围。

除非另有说明，第一层在第二层或衬底“上”的陈述被解释为既涵盖第一层直接接触第二层或衬底的情况又涵盖在在第一层和第二层或衬底之间设置有一个或更多其他层的情况。

空间上关系的表达，如“在…下方”，“在…之下”，“下”，“在…上方”，“上”等，可以用来方便地描述一个器件或多个元件与其他器件或在多个元件之间的关系。空间上关系的表达应该被理解为包含附图中所示出的方向，加上装置在使用或操作中的其他方向。此外，装置可以定向到其他方向，因此，空间上关系的表达的解释是基于定向的。

在本文中使用的例如“第一导电类型”和“第二导电类型”的表达可以指例如彼此相反的N或P型的导电类型，并且本文中说明和例示的实施例包括与其互补的实施例。利用ESD保护器件，在提供低钳位电压的同时分流高水平ESD电流的能力可以更好的保护内部电路，得到可靠的电子产品。

图2A和图2B是示出根据本发明内容的ESD晶体管的实施例的截面图。图3和图4是详细示出在图2A和图2B中的基极接触区和绝缘膜的多个实施例的截面图。图5是根据图2A和图2B中的ESD晶体管的一个实施例的平面图。

如图2A和图2B所示，用于高压应用的ESD晶体管的实施例包括：硅衬底300、N阱区域(DNW：深N阱)301、N+集电极区302、P型基极区304、P+基极接触区305、与基极接触区305隔开的N+发射极区307、以及垂直向下布置在N+集电极区302之下的N型下沉区309和N型埋层310。根据本公开内容的用于高电压的ESD晶体管是通过将N型埋层310和集电极区302连接到N型下沉区309并且然后在P型基极区304上形成N型发射极结来形成的BJT。

提供基极接触区305以通过注入高浓度的P+离子在基极电极306与P型基极区304之间形成欧姆接触电阻，以便当向P型基极区304施加电压时降低电阻。P型基极区304中的掺杂剂浓度可以低于基极接触区305中的掺杂剂浓度。

N型埋层310水平延伸以使在基极区304两侧处形成的N型下沉区309的下端部互相连接。在一个实施例中，埋层310可以与衬底300的顶表面隔开约2μm至20μm。

N型下沉区309为高度掺杂有以离子注入的N型物质的区域。

N型埋层310和N型下沉区309的掺杂浓度可以为10¹⁹/cm³或更高。即，可以设置N型埋层310的掺杂剂浓度为1.5×10¹⁹原子/cm³至1.9×10¹⁹原子/cm³，使得可以在集电极C与基极B之间或者在集电极C与发射极E之间维持恒定击穿电压BV。对于该结构，在P型基极区304中形成N型掺杂发射极区307。

因此，如图2A中所示，施加到集电极区302的应力电流的路径形成为在穿过垂直形成的N型下沉区309和水平布置的N型埋层310之后通过基极区304朝着发射极307的U形路径，使得在ESD晶体管内部维持相对长的电流路径(参见图2A中的虚线)。

在该实施例中，因为在用于超过20V的高电压的ESD晶体管中形成的延伸的电流路径而导致在应力电流流入期间热击穿电流和电压增加，所以可以有效地降低钳位电压并且有效地分流高水平ESD电流。

在集电极区302之下还可以提供有N型集电极扩展区311。集电极扩展区311用于使集电极区302垂直向下进一步延伸。

ESD晶体管还包括形成在发射极区307与基极接触区305之间的第一绝缘膜312和形成在基极接触区305与集电极区302之间的第二绝缘层313。

基极区304与N型下沉区309之间的水平距离A可以为基极区304与埋层310之间的垂直距离B的至少1.2倍。可替代地，第二绝缘层313的水平距离(即，整个水平距离A)可以为基极区304与埋层310之间的垂直距离B的至少1.2倍。这是因为当应力电流流到集电极302并且在第二绝缘膜313之下的表面上形成在基极电极305与集电极302之间的电流路径，所以可能早期产生热击穿并且在低电压水平下可能产生故障。

因此，在该实施例中，使基极区304与N型下沉区309之间的水平距离A或者使第二绝缘膜313的水平距离为基极区304与埋层310之间的垂直距离B的至少1.2倍，以防止响应于ESD应力的流入在第二绝缘层313的底部上产生横向电流路径。因此，响应于ESD应力的流入可以在早期稳定地产生击穿电压。

P型基极区304被构造成包围发射极区307和基极接触区305二者。

即，基极区304可以通过水平和垂直地完全包围N型发射极区307并且使N型发射极区307与集电极区302隔离而形成为BJT。为此，基极区304的深度可以设置为1μm至10μm。P型基极区304还可以包括包围基极区304的一个或更多个附加掺杂区318和319。

可以在P阱(PW)或高压P阱(DPW，深P阱)中形成附加掺杂区318和319。

为了适当调节与PW相邻的高压N阱(深N阱，DNW)之间的击穿电压BV，在本实施例中，在附加掺杂区318和319中形成附加P阱。高电压N阱(深N阱，DNW)之间的BV根据P阱的浓度而改变，因而可以根据在形成P阱时的合适的离子注入浓度来获得期望的BV。因而，可以增加器件性能的自由度。

此外，还包括通过第三绝缘膜314与集电极区302隔开的并且以P型高度掺杂的分接区316，在分接区316之下还可以包括PW区317。需要P+分接区以向衬底施加接地电压或负电压。在本实施例中，通过LOCOS形成第一绝缘膜312、第二绝缘膜313和第三绝缘膜314；然而，在其他实施例中，可以通过利用STI工艺形成绝缘膜312、绝缘膜313和绝缘膜314。

如图2B所示，在发射极电极308与基极电极306之间连接有电阻器402。该电阻器的电阻在10kΩ至500kΩ的范围内，并且可以由多晶硅或金属制成。在一种实施例中，使用多晶硅形成电阻器，这是因为多晶硅可以容易地调节以获得期望电阻。多晶硅的使用可以增加当形成双极性结时的ESD晶体管的效率。根据本发明内容的用于高电压的ESD晶体管可以是双极结型晶体管(BJT)。电阻器420用于调节基极B与发射极E之间的电位。即，电阻器420可以通过增加基极电位提供快速导通电压。因此，当向集电极C施加正应力时可以实现稳定的BJT特征。

因此，通过单独利用电阻器420可能降低ESD应力抗干扰水平。因而，在本实施例中，特定二极管410与外部电阻器420平行设置，使得能够获得更稳定的ESD保护电路。

在一个实施例中，由于二极管410与晶体管的电阻器420平行设置，所以可以获得用于高电压的更稳定的ESD晶体管。参照图2B，在衬底300上形成P+分接区316，并且在分接区316之下形成与N阱区域(DNW)301相邻的P阱区域(DPW)320。可以通过将P阱区域320与N阱区域301彼此接触来形成PN二极管410。可以在分接区316与埋层310之间或者在分接区310与集电极区302、以及在分接区310与和下沉区309之间设置N阱区域301以使得EST晶体管(其为BJT)与P+接头区316隔开。

ESD晶体管的二极管410可以防止由于单独利用电阻器420而降低ESD应力抗干扰水平。此外，二极管410可以有助于当向接地区施加应力时确保稳定的BJT，其中，使得接地区中的应力能够通过正向PN二极管410而移出I/O焊盘。应力不能通过ESD器件(其为BJT)移出，使得需要附加二极管。

如图3和图4所示，形成第一绝缘膜312和312a以防止由于在形成EST保护BJT时的硅化物工艺导致基极接触区305与发射极区307的短路。第一绝缘膜可以为二氧化硅膜或氮化硅膜。

参照图3，第一绝缘膜312可以通过LOCOS(硅的局部氧化)工艺形成的膜或STI隔离膜。此外，参照图4，可以在表面上形成第一绝缘膜312a并且该变型可以在根据多种制造工艺而选择性地使用。

此外，如图3所示，基极接触区305包括在基极接触区305的一部分处以与基极接触区305不同的导电类型掺杂的一个或更多个反掺杂区315。

即，通过在P+基极接触区305的一部分处在一个或更多个N型反掺杂区315上执行反掺杂为N型导体来增加P+基极接触区305与N+发射极区307之间的电阻。

如上所述，当执行用于增加电阻的反掺杂时，可以利用用于形成N+发射极区307或N+集电极区302的N+掺杂工艺而不是利用隔离工艺来在基极接触区305的相同区域上同时执行反掺杂。

因此，通过在P+基极接触区305中的两个或更多个位置处分开地形成N型反掺杂区315，根据N掺杂区的数量扩散N型掺杂剂，使得可以调节P+基极接触区305的电阻。当反掺杂区305之间的间隙大时，P+基极接触区305的电阻减小，然而当该间隙小时，P+基极接触区305的电阻增大，使得ESD保护器件的特征可以根据间隙距离进行调节。

通过调节晶体管的电阻，例如，BJT器件的电阻，可以通过快速增加响应于应力电流的输入的基极的电位来实现快速导通。如上所述，外部不需要添加特定晶体管，使得可以有助于器件的尺寸的减小。

此外，参照图5，在根据一种实施例的用于高电压的ESD晶体管中，集电极区302、基极接触区305和发射极区307均可以形成为在水平截面具有多个边缘的八角形。换言之，角为钝角，而不是90度角。

因此，在集电极区302、基极接触区305和发射极区307的水平横截面包括角部时，例如对于硅，角部基本上制成椭圆形或圆形的曲线，并且不存在尖锐的角部。因此，可以防止在低电压水平下由于电场在结构体的尖锐的角部处集中而产生的故障。

为此，发射极区307的截面积可以设置为10μm²或更大以与ESD应力对应，并且集电极区302和分接区317的截面积可以设置为发射极区307的截面积至少1.2倍。

图6是示出包括图2A和图2B的ESD晶体管的静电保护电路的一个实施例的电路图。

参照图6，静电保护电路的一个实施例为与用于高压应用的ESD晶体管结合的静电保护电路，该静电保护电路包括：在I/O焊盘400中的集电极C、基极电极B和发射极电极E。集电极C连接到I/O焊盘400，发射极电极E连接到接地电极GND，并且在P+分接区316与基极电极B之间连接有电阻器420。在发射极电极E与集电极C之间连接有二极管410，并且电阻器420与二极管410并联连接。

还包括与用于高压应用的ESD晶体管平行连接的核心电路430，二极管410与用于高电压的ESD晶体管440和核心电路430平行连接。二极管410沿着与集电极C相反的方向连接。用于高电压的ESD晶体管440可以为BJT。

在一种实施例中，因为在ESD保护电路中特定二极管410与电阻器420并联设置，所以可以提供更稳的ESD保护电路。

图7为示出了示出ESD保护器件响应于流入用于高压应用的ESD晶体管的集电极中的正ESD应力的TLP曲线的曲线图。曲线1对应于随着增加输入应力电压被测器件(DUT)结构的I-V曲线。以固定时间间隔(例如，100ns)向DUT结构施加输入应力电压。DUT结构为根据本公开内容的ESD保护器件。

曲线2对应于在施加每个ESD应力水平之后在反向电压下测量的漏电流。基于曲线2，无论器件是否正常操作都可以检测到漏电流。可以向器件施加高应力电压直到器件功能性失效为止。如果ESD保护器件失效了，则漏电流可能突然增加。

在图6中示出的实施例中，在通过添加由多晶硅或金属制成的电阻器420而形成的双极性结的情况下，当向集电极C施加正应力时可以实现稳定的BJT特征，如图7所示。电阻器420用于调节基极B与发射极E之间的电位。即，电阻器420可以通过增加基极的电位引起ESD晶体管的快速导通。因此，可以实现响应于施加到集电极C的正应力的稳定BJT特征。

然而，当施加负应力时，BJT沿着相反的方向按发射极E、基极B和集电极C的顺序导通，使得由于发射极E的薄结合而在低电压水平下容易产生故障。

因此，通过单独利用电阻器420可能降低ESD应力抗干扰水平，如在所示出的ESD保护电流的实施例中，特定二极管410与外部电阻器420平行设置，使得该电路能够提供更稳定的ESD保护。提供二极管410用于当向接地区施加应力时确保稳定的BJT特征，使得接地区中的应力能够通过正向PN二极管410移出到I/O焊盘。应力不能通过ESD器件移出，这是因为ESD晶体管为BJT。因而可以使用附加二极管用于接收应力。

因为如上所述在用于高电压的ESD晶体管的外部二极管与电阻器平行设置，所以可以通过利用二极管特征来防止二极管的劣化。

在以上所提供的ESD保护电路的多个实施例中，提供了一种通过形成通过ESD晶体管的延伸的电流路径可以降低钳位电压并且可以分流高水平的ESD电流的用于高压应用的ESD晶体管。

ESD晶体管可以通过在基极接触区中执行部分反掺杂能够快速响应于ESD事件。

此外，可以通过在ESD晶体管的外部设置并联的电阻器和二极管来在利用二极管特征的同时防止二极管的劣化。

虽然本公开内容包括具体实施例，但是对于本领域的普通技术人员明显的是可以在不违背权利要求及其等同物的精神和范围条件下对这些实施例在形式上或细节上进行大量修改。本文中所描述的实施例仅被视为是描述意义上的，并且不用于限制目的。在每个实施例中的各特征或各方面的描述被视为适用于其他实施例中的类似特征或方面。在所描述的技术以不同顺序执行的条件下，和/或在所描述的系统中的部件、体系结构、器件或电路以不同方式结合，和/或通过其他部分或其等同物代替或补充的条件下，可以实现合适的结果。因此，本公开内容的范围不受详细描述的限定，而是受到权利要求及其等同物的限定，在权利要求及其等同物的范围内的所有变化视为包括在本公开内容的范围内。

Claims (20)

1.一种ESD晶体管，包括：

在衬底上的集电极区；

在所述衬底上的基极接触区；

分离于所述基极接触区的发射极区；

在所述集电极区垂直下方设置的下沉区；以及

在所述下沉区之下水平设置的埋层，

其中所述ESD晶体管配置成使得所施加的应力依次通过所述集电极区、所述埋层和所述发射极区。

2.根据权利要求1所述的ESD晶体管，其中所述埋层在所述下沉区和所述发射极区之下水平地延伸。

3.根据权利要求1所述的ESD晶体管，其中至少两个集电极区、至少两个基极接触区和至少两个下沉区分别对称地设置在所述发射极区的两侧；以及

N埋层延伸以连接所述发射极区的两侧处的所述两个下沉区的下端部。

4.根据权利要求1所述的ESD晶体管，其中所述基极接触区包括掺杂有与所述基极接触区的掺杂剂不同导电类型的掺杂剂的一个或更多个反掺杂区。

5.根据权利要求1所述的ESD晶体管，还包括靠近所述集电极区设置的分接区。

6.根据权利要求5所述的ESD晶体管，还包括设置在所述分接区与所述埋层之间的N阱区域。

7.根据权利要求6所述的ESD晶体管，还包括设置在所述分接区之下与所述N阱区域接触的P阱区域。

8.根据权利要求1所述的ESD晶体管，还包括：

设置在所述发射极区与所述基极接触区之间的第一绝缘膜；以及

设置在所述基极接触区与所述集电极区之间的第二绝缘膜。

9.根据权利要求8所述的ESD晶体管，还包括包围所述发射极区和所述基极接触区的基极区。

10.根据权利要求1所述的ESD晶体管，其中所述集电极区、所述基极接触区和所述发射极区均包括角部。

11.根据权利要求9所述的ESD晶体管，其中所述基极区与所述下沉区之间的水平距离大于所述基极区与所述埋层之间的垂直距离。

12.根据权利要求9所述的ESD晶体管，其中所述基极区还包括至少一个包围所述基极区的附加掺杂区。

13.根据权利要求9所述的ESD晶体管，其中所述第二绝缘膜的水平距离大于所述基极区与所述埋层之间的垂直距离。

14.根据权利要求1所述的ESD晶体管，还包括连接在设置在所述发射极区上的发射极电极与设置在所述基极接触区上的基极电极之间的电阻器。

15.根据权利要求1所述的ESD晶体管，其中所述ESD晶体管为双极结型晶体管。

16.根据权利要求7所述的ESD晶体管，还包括：包含所述P阱和所述N阱的二极管。

17.一种ESD晶体管，包括：

设置在衬底上的N阱；

设置成与所述N阱接触的P阱；

设置在所述衬底的表面上的集电极区、基极区和发射极区；

连接所述发射极区和所述基极区的电阻器；以及

连接所述P阱和所述N阱的二极管。

18.根据权利要求17所述的ESD晶体管，其中所述电阻器包括多晶硅。

19.根据权利要求17所述的ESD晶体管，还包括：与所述集电极区连接的埋层。

20.根据权利要求19所述的ESD晶体管，其中所述ESD晶体管配置成使得所施加的应力依次通过所述集电极区、所述埋层和所述发射极区。