KR20140141848A - Esd 트랜지스터 - Google Patents
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Abstract
ESD 트랜지스터가 개시된다. 개시된 본 발명은 고전압 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있고 또한, 베이스 컨택 영역에 부분적 카운트 도핑을 실시하여 ESD에 대하여 빠른 응답이 가능함과 아울러, 래치-업의 위험성이 낮고, 다른 코어 회로 특성에 영향을 주지 않는 효과가 있으며, 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 동시에 다이오드의 열화를 방지할 수 있다.
Description
본 발명은 ESD 트랜지스터에 관한 것으로, 더욱 상세하게는 고전압용 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트(shunt)할 수 있도록 한 ESD 트랜지스터에 관한 것이다.
정전기 방전(electrostatic discharge; 이하 ESD라 약칭한다) 기술은 대부분의 종류의 집적 회로 또는 코어 회로(core circuit)의 신뢰성에 매우 중요하게 관련된다. 따라서, 회로 설계자는 코어 회로와 병렬로 접속된 ESD 트랜지스터를 사용하여 I/O패드를 접지(GND)에 접속하도록 정전기 보호 회로를 구성함으로써 코어 회로를 보호할 수 있다.
도 1은 종래 기술에 따른 ESD 보호 회로를 나타낸 블록 구성도이다.
도시된 바와 같이, 종래 기술에 따른 ESD 보호 회로는, 바디(102), 게이트(103), 소스(104) 및 드레인(105)을 갖는 플로팅-바디(floating-body) 트랜지스터(101)(또는 클램프)에 있어서 상기 드레인(105)을 통해 I/O패드(110)에 접속되고 그리고 소스(104)를 통해 접지(120)에 접속되도록 구성한다. 또한, 게이트(103)는 소스(104)에 접속되고, 회로 코어(130)는 플로팅-바디 트랜지스터(101)와 병렬로 드레인(105) 및 소스(104)에 접속된다.
그러나 이러한 종래 기술에 따른 ESD 보호 회로는, 낮은 클램핑 전압들을 유지하면서 높은 레벨들의 ESD 전류를 션트하기 어려운 문제점이 있었다. 특히, 20V 이상의 고전압(high voltage)을 사용하는 트랜지스터의 경우 높은 브레이크다운 전압(Break down Voltage)을 유지하기 위해서 소오스/드레인 부분이 낮은 도핑이 되도록 하여야 한다. 이는 ESD 동작에 있어 GGNMOS 및 BJT동작의 높은 턴온(turn-on) 전압을 유도하게 되어 그 보호 능력이 떨어지거나 설령 턴온된다고 하더라도 고전류 바이폴라 동작 모드에서 컬크 효과(kirk effect)로 인해 강한 스냅백(snapback) 동작을 일으킨다. 이는 드리프트 도핑(drift doping)영역과 N+ 도핑 영역 사이에 존재하는 필드절연막(field oxide) 근처에서 데미지(damage)가 발생되는 경우가 많아 계면 전류 발생 및 BJT 턴온 전압 변화에 영향을 주는 문제점이 있었다.
본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 고전압용 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있도록 하는 ESD 트랜지스터를 제공하는 목적이 있다.
또한, 베이스 컨택 영역에 부분적 카운트 도핑을 실시하여 ESD에 대하여 빠른 응답이 가능하도록 하는 ESD 트랜지스터를 제공하는 목적도 있다.
또한, 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 다이오드의 열화를 방지하는 ESD 트랜지스터를 제공하는 목적도 있다.
상기 목적을 달성하기 위한 본 발명의 일 특징은, 기판; 상기 기판 표면의 콜렉터 영역; 상기 기판 표면의 베이스 컨택 영역; 상기 베이스 컨택 영역과 이격된 에미터 영역; 상기 콜렉터 영역의 아래로 수직 방향으로 형성된 씽크 영역 및 상기 씽크 영역의 하단에 수평 방향으로 형성된 매립층;을 포함하는 ESD 트랜지스터를 제공한다.
상기 에미터 영역을 중심으로 상기 콜렉터 영역, 상기 베이스 컨택 영역 및 상기 씽크 영역이 대칭되도록 양측에 각각 형성되고, 상기 매립층은 양측의 상기 씽크 영역의 하단이 서로 연결되도록 연장 형성된다.
상기 베이스 컨택 영역은, 내부의 일 부분에 상기 베이스 컨택 영역과 다른 도전형으로 도핑된 하나 이상의 카운터 도핑 영역을 포함 할 수 있다.
상기 상기 콜렉터 영역 옆에 배치된 탭 영역을 더 포함 할 수 있다.
상기 탭 영역과 상기 매립층 사이에 배치된 N웰 영역을 더 포함 할 수 있다.
상기 탭 영역 아래에 상기 N웰 영역과 접촉하며 형성된 P웰 영역을 더 포함 할 수 있다.
상기 에미터 영역과 상기 베이스 컨택 영역 사이에 형성된 제1 절연막 및 상기 베이스 컨택 영역과 상기 콜렉터 영역 사이에 형성된 제2 절연막을 더 포함할 수 있다.
상기 에미터 영역과 상기 베이스 컨택 영역을 둘러싸고 있는 베이스 영역을 포함 할 수 있다.
상기 콜렉터 영역, 베이스 컨택 영역 및 에미터 영역은, 각각 모서리를 포함 할 수 있다.
상기 베이스 영역과 씽크 영역 사이의 수평 거리는 상기 베이스 영역과 매립층 사이의 수직 길이보다 크게 할 수 있다.
상기 베이스 영역은, 상기 베이스 영역을 감싸는 적어도 하나 이상의 추가 도핑 영역을 더 포함 할 수 있다.
상기 제2 절연막의 수평 거리는 상기 베이스 영역과 매립층 사이의 수직 길이보다 크게 할 수 있다.
상기 콜렉터 영역 사이에 인가된 스트레는 상기 콜렉터 영역과 상기 베이스 영역과 상기 에미터 영역을 통과하도록 유도될 수 있다.
상기 에미터 영역 상부에 형성된 에미터 전극과 상기 베이스 컨택 영역 상부에 형성된 베이스 전극 사이에 연결된 저항기를 더 포함 할 수 있다.
상기 ESD 트랜지스터는, BJT(Bipolar Junction Transistor)인 것이 바람직하다.
상기 P웰 및 N웰로 이루어진 다이오드를 더 포함 할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 기판; 상기 기판에 형성된 N형 웰; 상기 N형 웰과 접하여 형성된 P형 웰; 상기 기판의 표면에 형성된 콜렉터 영역, 베이스 영역 및 에미터영역; 상기 에미터 영역과 상기 베이스 영역을 연결하는 저항기; 상기 P형 웰과 상기 N형 웰을 연결하여 형성된 다이오드를 포함하는 ESD 트랜지스터를 제공한다.
상기 저항기는 폴리실리콘으로 이루어진 것이 바람직하다.
상기 콜렉터 영역과 연결된 매립층을 더 포함할 수 있다.
상기 콜렉터 영역 사이에 인가된 스트레는 상기 콜렉터 영역과 상기 베이스 영역과 상기 에미터 영역을 통과하도록 유도될 수 있다.
본 발명에 따른 고전압용 ESD 트랜지스터 및 그 정전기 보호 회로에 의하면, 고전압 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있는 효과가 있다.
또한, 베이스 컨택 영역에 부분적 카운트 도핑을 실시하여 ESD에 대하여 빠른 응답이 가능함과 아울러, 래치-업의 위험성이 낮고, 다른 코어 회로 특성에 영향을 주지 않는 효과도 있다.
또한, 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 다이오드의 열화를 방지하는 효과도 있다.
도 1은 종래 기술에 따른 ESD 보호 회로를 나타낸 블록 구성도,
도 2a 는 본 발명의 바람직한 일 실시예에 따른 ESD 트랜지스터를 나타낸 단면도,
도 2b는 본 발명의 바람직한 다른 실시예에 따른 ESD 트랜지스터를 나타낸 단면도,
도 3은 도 2a 및 2b의 베이스 컨택 영역 및 절연막 구조의 일 실시예를 상세히 나타낸 단면도,
도 4는 도 2a 및 2b의 베이스 컨택 영역 및 절연막 구조의 다른 실시예를 상세히 나타낸 단면도,
도 5는 도 2a 및 2b의 실시예에 따른 고전압용 ESD 트랜지스터의 평면도,
도 6는 본 발명의 바람직한 일 실시예에 따른 정전기 보호 회로를 나타낸 회로도,
도 7은 본 발명의 ESD 트랜지스터의 콜렉터 전극에 포지티브(positive) ESD 스트레스(stress)가 유입되었을 때 본 발명의 소자의 TLP특성을 표현한 그래프이다.
도 2a 는 본 발명의 바람직한 일 실시예에 따른 ESD 트랜지스터를 나타낸 단면도,
도 2b는 본 발명의 바람직한 다른 실시예에 따른 ESD 트랜지스터를 나타낸 단면도,
도 3은 도 2a 및 2b의 베이스 컨택 영역 및 절연막 구조의 일 실시예를 상세히 나타낸 단면도,
도 4는 도 2a 및 2b의 베이스 컨택 영역 및 절연막 구조의 다른 실시예를 상세히 나타낸 단면도,
도 5는 도 2a 및 2b의 실시예에 따른 고전압용 ESD 트랜지스터의 평면도,
도 6는 본 발명의 바람직한 일 실시예에 따른 정전기 보호 회로를 나타낸 회로도,
도 7은 본 발명의 ESD 트랜지스터의 콜렉터 전극에 포지티브(positive) ESD 스트레스(stress)가 유입되었을 때 본 발명의 소자의 TLP특성을 표현한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 특정 영역에 사용되는 N 또는 P형 물질은 서로 반대되는 도전형을 가리키는 것으로, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함할 수도 있으며, 이에 한정되지 않고 본 발명의 요지에 따라 다양한 변형실시가 가능할 것이다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 2a 및 2b는 본 발명의 바람직한 일 실시예 및 다른 실시예에 따른 ESD 트랜지스터를 나타낸 단면도이고, 도 3과 4는 도 2a 및 2b의 베이스 컨택 영역 및 절연막 구조의 다양한 실시예를 상세히 나타낸 단면도이며, 도 5는 도 2a 및 2b의 실시예에 따른 ESD 트랜지스터의 평면도이다.
도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 고전압용 ESD 트랜지스터는, 실리콘 기판(300), N웰 영역(DNW; Deep N-Well)(301), N+ 콜렉터 영역(302), P형 베이스 영역(304), P+ 베이스 컨택 영역(305), 베이스 컨택 영역(305)과 이격된 N+ 에미터 영역(307), N+ 콜렉터(302) 영역의 아래로 수직 방향으로 형성된 N형 씽크 영역(309) 및 N형 매립층(N-Buried Layer)(310)을 포함한다. 본 발명의 고전압용 ESD 트랜지스터는 N형 매립층(310)과 콜렉터 영역(302)을 N형 씽크 영역(309)로 연결한 후 P형 베이스 영역(304)에 N형 에미터 정션을 형성한 BJT로 구성된다.
여기서, 베이스 컨택 영역(305)은 P형 베이스 영역(304)에 전압을 인가할 때 저항을 낮춰 주기 위해 고농도의 P+ 이온을 주입하여 베이스 전극(306)과 P형 베이스 영역(304) 사이에 오믹 컨택(ohmic contact) 저항을 만들어 주기 위한 것이다. 이때, P형 베이스 영역(304)은 베이스 컨택 영역(305) 보다 더 낮은 농도를 갖는다.
또한, 베이스 영역(304)의 양측에 형성된 N형 씽크 영역(309)의 하단이 서로 연결되도록 N형 매립층(310)이 연장 형성된다. 상기 매립층(310)은 기판(300)의 상부 표면(top surface)로부터 2~20㎛정도 이격되는 것이 바람직하다.
또한, 상기 N형 씽크 영역(309)은 이온주입 공정으로 N형 물질이 고농도 도핑(high dopping)된 영역이다.
이때, 상기 N형 매립층(310)과 N형 씽크 영역(309)의 도핑 농도는 1E19 이상이 되도록 하는 것이 바람직하다. 즉, N형 매립층(310) 의 농도를 1.5E19~1.9E19 atoms/cm3의 농도로 설정하여 콜렉터(C)/베이스(B) 또는 콜렉터(C)/에미터(E) 간에 일정한 항복전압(BV)를 유지하게 할 수 있다. 상기와 같은 구성을 위하여, P형 베이스 영역(304) 내에 N형으로 도핑된 에미터 영역(307)을 형성한다.
따라서, 도 2a에 도시된 바와 같이, 콜렉터 영역(302)에 인가되는 스트레스 전류(stress current)의 방향은 수직으로 형성된 상기 N형 씽크 영역(309)과 수평으로 형성된 N형 매립층(310)을 거친 후 P형 베이스 영역(304)을 지나 에미터 영역(307) 방향으로 “U” 형상(shape)을 형성하면서 비교적 긴 전류 패스를 유지하게 된다(도 2a의 점선 표시 참조).
특히, 20V이상의 고전압용 ESD 트랜지스터의 내부에 긴 전류 패스를 형성하여 스트레스 전류 유입시 열적 항복(thermal breakdown) 전류 및 전압을 증가시키므로, 클램핑 전압을 낮추면서 높은 레벨의 ESD 전류를 션트할 수 있는 효과를 발휘할 수 있다.
또한, 상기 콜렉터 영역(302)의 하부에 N형 콜렉터 확장 영역(311)을 더 포함할 수 있다. 상기 콜렉터 확장 영역(311)은 상기 콜렉터 영역(302)을 수직방향의 하부로 더욱 확장시켜주는 역할을 수행한다.
에미터 영역(307)과 상기 베이스 컨택 영역(305) 사이에 형성된 제1 절연막(312); 및 상기 베이스 컨택 영역(305)과 상기 콜렉터 영역(302) 사이에 형성된 제2 절연막(313)을 포함한다.
여기서, 베이스 영역(304)과 N형 씽크 영역(309) 사이의 수평 거리(A)는 베이스 영역(304)과 매립층(310) 간의 수직 길이(B)보다 최소 1.2배 이상인 것이 바람직하다. 또는 상기 제2 절연막(313)의 수평 길이가 베이스 영역(304)과 매립층(310) 간의 수직 길이(B)보다 최소 1.2배 이상, 즉 상기 수평 거리(A) 이상인 것이 바람직하다. 이는 스트레스 전류가 콜렉터 전극(302)에 유입될 경우 베이스 전극(305)과 콜렉터 전극(302) 간의 전류 통로(current path)가 제2 절연막(313) 하부의 표면(surface)으로 형성될 경우, 열적 항복이 빨리 일어나 낮은 전압 수준에서 불량이 발생할 수 있기 때문이다.
따라서, 베이스 영역(304)과 N형 씽크 영역(309) 사이의 수평 거리(A) 또는 제2 절연막(313) 수평 길이가 베이스 영역(304)과 매립층(310) 간의 수직 길이(B)보다 최소 1.2배 이상으로 크게 형성하여 ESD stress 유입시 제2 절연막(313) 아래 표면 부분으로 측면전류경로(lateral current path)가 형성되지 않도록 한 것이다. 그래서 안전하게 초기 항복전압이 일어나도록 한다.
P형 베이스 영역(304)은, 상기 에미터 영역(307)과 상기 베이스 컨택 영역(305)을 둘러싸는 구조이다.
즉, 상기 베이스 영역(304)은 수평 및 수직방향으로 N-형 에미터 영역(307)을 완전히 감싸서 콜렉터 영역(302)으로부터 완전히 격리(isolation)하여 BJT를 형성하는 것이 바람직하다. 이를 위하여 베이스 영역(304)의 깊이를 1~10㎛ 로 설정하는 것이 더욱 바람직하다. 이때, P형 베이스 영역(304)은, 상기 베이스 영역(304)을 감싸는 적어도 하나 이상의 추가 도핑 영역(318, 319)을 더 포함할 수 있다.
상기 추가 도핑 영역(318, 319)은 각각 P웰(PW, P-Well) 또는 고전압 P웰 (Deep P-Well, DPW)로 형성할 수 있다.
상기 추가 도핑 영역(318, 319)에 추가 PWell 을 형성하게 되는 이유는 PW과 인접한 고전압 N웰 (deep Nwell, DNW) 사이의 항복 전압(breakdown voltage, BV) 을 적당히 조절하기 위함이다. P웰의 농도에 따라 고전압 N웰 (Deep Nwell, DNW) 사이의 BV 값이 달라지게 되는데, P웰 형성시 적합한 이온 주입 농도로 원하는 BV 값을 얻을 수 있다. 소자 성능에 대한 자유도를 높일 수 있다.
또한, 제3 절연막(314)을 통하여 상기 콜렉트 영역(302)과 이격되고, P형으로 고농도 도핑된 탭 영역(316)을 더 포함하며, 상기 탭 영역(316)의 하부에 PW 영역(317)을 더 포함할 수 있다. P+ 탭 영역은 기판에 접지 전압 또는 음의 전압을 걸어 주기 위해 필요하다. 상기 제1 내지 제3 절연막(312, 313, 314)은 본 발명의 실시예에서 LOCOS로 형성하였으나 STI로 형성될 수도 있다.
또한, 도 2b에 도시된 바와 같이 에미터 전극(308)과 베이스 전극(306) 사이에 연결된 저항기(420)가 존재한다. 상기 저항기(420)는 10~500Kohm 저항 값을 갖는다. 그리고 폴리실리콘(poly-Silicon) 물질 또는 금속(metal)물질을 이용하여 형성할 수 있다. 원하는 저항값을 용이하게 조정 가능한 폴리실리콘을 선호한다. BJT를 형성시 ESD에 대해서 효율을 높이기 위하여 사용된다. 본 발명에 따른 고전압용 ESD 트랜지스터는, BJT(Bipolar Junction Transistor)로 구성될 수 있다. 본 발명의 저항기(420)는 베이스(B) 와 에미터(E) 사이의 포텐셜(potential) 을 조정하는 역할을 한다. 즉 베이스 포텐셜을 올려 주어 빠른 턴-언(turn-on) 전압을 갖게한다. 그래서 콜렉터(C)에 스트레스(positive stress)가 인가될 때 안정적인 BJT 특성을 나타낼 수 있다.
그런데 저항기(420)의 단독 사용은 ESD 스트레스 면역 수준(stress immunity level)을 감소 시킬 수 있으므로, 본 발명의 바람직한 실시예에서는 외부 저항기(420)와 함께 별도의 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 ESD 보호 회로를 제공할 수 있다
본 발명의 바람직한 실시예에서는 트랜지스터의 저항기(420)와 함께 별도의 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 고전압용 ESD 트랜지스터를 제공할 수 있다. 도 2b에 도시된 바와 같이 상기 기판(300) 상의 P+ 탭 영역(316)을 형성하고 탭 영역(316) 아래에 N웰 영역(DNW)(301)과 접하는 P웰 영역(DPW)(320)를 형성한다. P웰 영역(320)과 N웰 영역(301)을 서로 접하게 하여 PN 다이오드(410)을 형성시킬 수 있다. N웰 영역 (301)은 탭 영역(316)과 매립층(310) 사이에 배치되거나 탭 영역(316)과 콜렉터 영역(302) 및 씽크 영역(309) 사이에 배치되어 BJT로 이루어진 ESD 트랜지스터와 P+ 탭 영역(316)을 분리하는 역할도 한다.
본 발명의 다이오드(410)는 저항기(420)의 단독 사용에 의한 ESD 스트레스 면역 수준(stress immunity level)을 감소를 막을 수 있다. 또한 접지 영역에 스트레스가 인가될 때 안정적인 BJT 특성을 확보하기 위한 것으로 접지 영역에 들어온 스트레스를 순방향의 PN 다이오드(410)를 통해서 입/출력 패드로 스트레스가 빠져 나갈 수 있도록 한다. BJT로 형성된 ESD 소자를 통해서 빠져 나갈 수 없기 때문에 추가의 다이오드가 필요한 것이다.
도 3 및 도 4에 도시된 바와 같이, ESD 보호 BJT를 형성할 때에 베이스 컨택 영역(305)과, 에미터 영역(307)이 실리사이드(silicide)공정으로 단락(short)되는 것을 방지하기 위해서 제1 절연막(312, 312a)를 형성한다. 여기서 제1 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
특히, 도 3에 도시된 바와 같이 LOCOS(Local Oxidation of Silicon) 또는 STI 분리막 형태의 제1 절연막(312)을 형성할 수 있다. 그리고 도 4에 도시된 바와 같이 표면에 제1 절연막(312a)을 형성할 수도 있으며, 이와 같은 변경은 본 발명의 요지에 의해 다양한 제조 공정에 따라 선택적으로 사용될 수 있다.
또한, 도 3에 도시된 바와 같이, 상기 베이스 컨택 영역(305)은, 내부의 일 부분에 상기 베이스 컨택 영역(305)과 다른 도전형으로 도핑된 하나 이상의 카운터 도핑 영역(315)을 포함한다.
즉, 도시된 바와 같이, P+ 베이스 컨택 영역(305)의 일 부분의 적어도 하나 이상의 N형의 카운터 도핑 영역(315)을 N형 도전체로 카운트 도핑(count-doping)함으로써 P+ 베이스 컨택 영역(305)과 N+ 에미터 영역(307) 사이에 저항(resistance)을 형성하게 하는 효과가 있다.
상기와 같이, 저항 증가를 위한 카운트 도핑을 실시할 때 별도의 공정을 사용하지 않고 N+ 에미터 영역(307)이나 N+ 콜렉터 영역(302)을 형성하기 위한 N+도핑 공정으로 베이스 컨택 영역(305)의 일부 영역에 동시에 카운트 도핑을 실시하는 것이 바람직하다.
따라서, P+ 베이스 컨택 영역(305) 내에 N형 도핑 영역(315)을 적어도 두개 이상의 복수의 위치에 나누어 형성함으로써, 그 개수에 따라 N형의 도펀드가 확산(diffusion)되어 P+ 베이스 컨택 영역(305)의 저항을 조절할 수 있는 장점이 있다. 이때, 상기 복수의 카운터 도핑 영역(315)의 간격이 넓으면 P+ 베이스 컨택 영역(305) 저항은 낮아지고 반대로 좁아진다면 P+ 베이스 컨택 영역(305)의 저항은 높아지게 되어 그 간격에 따라 ESD 보호소자의 특성을 조절할 수 있게 된다.
이렇게 트랜지스터 특히, BJT소자에 저항을 조절함으로써 스트레스 전류 유입시 보다 빠르게 베이스의 전위를 상승시켜서 빠른 턴온 전압을 갖게 할 수 있고, 별도로 외부에 저항기를 추가하지 않아도 되기 때문에 소자 사이즈의 소형화 에도 도움을 줄 수 있다.
또한 도 5에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 고전압용 ESD 트랜지스터는, 상기 콜렉터 영역(302), 베이스 컨택 영역(305) 및 에미터 영역(307)은, 그 수평 단면 형상이 각각 모서리를 포함한 8각형으로 형성할 수 있다.
따라서, 상기와 같이 콜렉터 영역(302), 베이스 컨택 영역(305) 및 에미터 영역(307)의 수평 단면을 모서리를 포함하도록 형성함으로써 특히 실리콘에서 모서리가 대략 타원형으로 구현되어 뾰족한 모서리가 생기지 않게 된다. 따라서, 뾰족한 구조의 모서리에서 일렉트릭 필드(electric field)가 집중되어 낮은 전압 수준에서 불량(failure)이 발생하는 것을 방지할 수 있다.
이를 위하여, 에미터 영역(307)의 단면적을 10 ㎛2 이상으로 설정하여 ESD 스트레스에 대응하게 하며, 콜렉터 영역(302)의 단면적과 탭 영역(317)의 단면적을 상기 에미터 영역(307) 단면적의 최소 1.2배 이상으로 설정하는 것이 바람직하다.
도 6은 앞의 도 2a 및 2b에 예시된 ESD 트랜지스터의 정전기 보호 회로를 나타낸 회로도이다.
도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 정전기 보호 회로는, 입/출력패드(400)에 콜렉터, 베이스 및 에미터 전극(C)(B)(E)을 갖는 고전압용 ESD 트랜지스터(440)가 결합되는 정전기 보호 회로에 있어서, 상기 콜렉터 전극(C)은 상기 입/출력패드(400)에 결합되고, 상기 에미터 전극(E)은 접지 전극(GND)에 결합되고, 상기 P+ 탭 영역(316)과 상기 베이스 전극(B) 사이에는 저항기(420)가 결합되며, 상기 접지 전극(E)과 상기 콜렉터 전극(C) 사이에는 다이오드(410)가 결합되되, 상기 저항기(420)와 상기 다이오드(410)는 서로 병렬로 연결된다.
상기 고전압용 ESD 트랜지스터(440)와 병렬로 연결되는 코어 회로(430)를 더 포함하고, 상기 다이오드(410)는 상기 고전압용 ESD 트랜지스터(440) 및 상기 코어 회로(430)와 병렬로 연결된다. 상기 다이오드(410)는 상기 콜렉터 전극(C)에 대하여 역방향으로 접속된다. 상기 고전압용 ESD 트랜지스터(440)는 BJT인 것이 바람직하다.
본 발명의 바람직한 실시예에서는 외부에 저항기(420)와 함께 별도의 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 ESD 보호 회로를 제공할 수 있다.
도 7은 본 발명의 고전압용 ESD 트랜지스터의 콜렉터 전극에 포지티브(positive) ESD 스트레스(stress)가 유입되었을 때 본 발명의 소자가 반응하는 I-V 커브(curve)를 나타내는 그래프이다.
본 발명의 바람직한 일 실시예로서, 도 6에 도시된 바와 같이 폴리실리콘(poly-Silicon) 물질 또는 금속(metal)물질을 이용하여 저항기(420)를 추가하여 BJT를 형성한다면, 도 7에 도시된 바와 같이 콜렉터(C)에 포지티브 스트레스(positive stress)가 인가될 때는 안정적인 BJT 특성을 나타낼 수 있다. 저항기(420)는 베이스(B)와 에미터(E) 사이의 전위를 조정하는 역할을 한다. 즉 베이스의 전위를 올려 주어 보다 빠른 턴-온(turn-on)을 유도한다. 그래서 콜렉터(C)에 스트레스(positive stress)가 인가될 때 안정적인 BJT 특성을 나타낼 수 있다.
하지만, 반대로 네거티브 스트레스(negative stress)가 인가될 시에는 에미터(E)-베이스(B)-콜렉터(C)의 순으로 역방향으로 BJT 턴온이 일어나 에미터(E)의 얇은 접합에 의한 낮은 전압에서도 불량이 발생하기 쉽다.
따라서, 저항기(420)의 단독 사용은 ESD 스트레스 면역 레벨(stress immunity level)을 감소시킬 수 있으므로, 본 발명의 바람직한 실시예에서는 외부 저항기(420)와 함께 별도의 다이오드(410)를 병렬로 구성함으로써 보다 안정적인 ESD 보호 회로를 제공할 수 있다. 다이오드(410) 역할은 접지 영역에 스트레스가 인가될 때 안정적인 BJT 특성을 확보하기 위한 것으로 접지 영역에 들어온 스트레스를 순방향의 PN 다이오드(410)를 통해서 입출력 패드로 스트레스가 빠져나갈 수 있도록 한다. BJT로 형성된 ESD 소자를 통해서 빠져나갈 수 없기 때문에 추가의 다이오드가 필요한 것이다.
또한, 이와 같이 고전압용 ESD 트랜지스터의 외부에 저항기와 함께 다이오드를 병렬로 구성하여 다이오드 특성을 이용하면서 동시에 다이오드의 열화를 방지하는 효과를 얻을 수 있다.
본 명세서에 기재된 본 발명의 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 관한 것이고, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. 따라서 본 발명은 상술한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 권리범위 내에 있게 된다.
300 : 기판 301 : N웰 영역
302 : 콜렉터 영역 303 : 콜렉터 전극
304 : 베이스 영역 305 : 베이스 컨택 영역
306 : 베이스 전극 307 : 에미터 영역
308 : 에미터 전극 309 : N형 씽크 영역
310 : N형 매립층 311 : 콜렉터 확장 영역
312, 313, 314 : 절연막 315 : 카운터 도핑 영역
316 : 탭 영역 317 : 추가 웰 영역
318, 319 : 추가 도핑 영역 320 : P웰 영역
400 : 입출력 패드 410 : 다이오드
420 : 저항기 430 : 코어 회로
440 : ESD 트랜지스터
302 : 콜렉터 영역 303 : 콜렉터 전극
304 : 베이스 영역 305 : 베이스 컨택 영역
306 : 베이스 전극 307 : 에미터 영역
308 : 에미터 전극 309 : N형 씽크 영역
310 : N형 매립층 311 : 콜렉터 확장 영역
312, 313, 314 : 절연막 315 : 카운터 도핑 영역
316 : 탭 영역 317 : 추가 웰 영역
318, 319 : 추가 도핑 영역 320 : P웰 영역
400 : 입출력 패드 410 : 다이오드
420 : 저항기 430 : 코어 회로
440 : ESD 트랜지스터
Claims (20)
- 기판;
상기 기판 표면의 콜렉터 영역;
상기 기판 표면의 베이스 컨택 영역;
상기 베이스 컨택 영역과 이격된 에미터 영역;
상기 콜렉터 영역의 아래로 수직 방향으로 형성된 씽크 영역 및
상기 씽크 영역의 하단에 수평 방향으로 형성된 매립층;을 포함하는 ESD 트랜지스터. - 제 1항에 있어서,
상기 에미터 영역을 중심으로 상기 콜렉터 영역, 상기 베이스 컨택 영역 및 상기 씽크 영역이 대칭되도록 양측에 각각 형성되고,
상기 매립층은 양측의 상기 씽크 영역의 하단이 서로 연결되도록 연장 형성된 ESD 트랜지스터. - 제 1항에 있어서,
상기 베이스 컨택 영역은,
내부의 일 부분에 상기 베이스 컨택 영역과 다른 도전형으로 도핑된 하나 이상의 카운터 도핑 영역을 포함하는 ESD 트랜지스터. - 제 1항에 있어서,
상기 콜렉터 영역 옆에 배치된 탭 영역을 더 포함하는ESD 트랜지스터. - 제 4항에 있어서, 상기 탭 영역과 상기 매립층 사이에 배치된 N웰 영역을 더 포함하는 ESD 트랜지스터.
- 제 5항에 있어서,
상기 탭 영역 아래에 상기 N웰 영역과 접촉하며 형성된 P웰 영역을 더 포함하는 ESD 트랜지스터. - 제 1항에 있어서,
상기 에미터 영역과 상기 베이스 컨택 영역 사이에 형성된 제1 절연막 및
상기 베이스 컨택 영역과 상기 콜렉터 영역 사이에 형성된 제2 절연막을 더 포함하는 ESD 트랜지스터. - 제 1항에 있어서,
상기 에미터 영역과 상기 베이스 컨택 영역을 둘러싸고 있는 베이스 영역을 포함하는 ESD 트랜지스터. - 제 1항에 있어서,
상기 콜렉터 영역, 베이스 컨택 영역 및 에미터 영역은, 각각 모서리를 포함하는ESD 트랜지스터. - 제 8항에 있어서,
상기 베이스 영역과 씽크 영역 사이의 수평 거리는 상기 베이스 영역과 매립층 사이의 수직 길이보다 크게 하는 ESD 트랜지스터. - 제 8항에 있어서,
상기 베이스 영역은,
상기 베이스 영역을 감싸는 적어도 하나 이상의 추가 도핑 영역을 더 포함하는 것을 특징으로 하는 ESD 트랜지스터. - 제 8항에 있어서,
상기 제2 절연막의 수평 거리는 상기 베이스 영역과 매립층 사이의 수직 길이보다 크게 하는 ESD 트랜지스터. - 제 8항에 있어서,
상기 콜렉터 영역 사이에 인가된 스트레스는 상기 콜렉터 영역과 상기 베이스 영역과 상기 에미터 영역을 통과하도록 유도된 ESD 트랜지스터. - 제 1항에 있어서,
상기 에미터 영역 상부에 형성된 에미터 전극과 상기 베이스 컨택 영역 상부에 형성된 베이스 전극 사이에 연결된 저항기를 더 포함하는 ESD 트랜지스터. - 제 1항에 있어서,
상기 ESD 트랜지스터는, BJT(Bipolar Junction Transistor)인 ESD 트랜지스터. - 제 6항에 있어서,
상기 P웰 및 N웰로 이루어진 다이오드를 더 포함하는 ESD 트랜지스터 - 기판;
상기 기판에 형성된 N형 웰;
상기 N형 웰과 접하여 형성된 P형 웰;
상기 기판의 표면에 형성된 콜렉터 영역, 베이스 영역 및 에미터 영역;
상기 에미터 영역과 상기 베이스 영역을 연결하는 저항기;
상기 P형 웰과 상기 N형 웰을 연결하여 형성된 다이오드를 포함하는 ESD 트랜지스터. - 제 17항에 있어서,
상기 저항기는 폴리 실리콘으로 이루어진 ESD 트랜지스터. - 제 17항에 있어서,
상기 콜렉터 영역과 연결된 매립층을 더 포함하는 ESD 트랜지스터. - 제 19항에 있어서,
상기 콜렉터 영역 사이에 인가된 스트레스는 상기 콜렉터 영역과 상기 베이스 영역과 상기 에미터 영역을 통과하도록 유도된 ESD 트랜지스터.
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